CN102623456A - 具有参考特征的垂直非易失性存储装置 - Google Patents

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Abstract

本发明提供了一种具有参考特征的垂直非易失性存储装置。一种垂直非易失性存储装置具有在其中限定的单元阵列区的基底。虚设结构靠近单元阵列区的边界处设置在基底上或基底中。所述存储装置还包括多条垂直堆叠的栅极导电线并在栅极导电线之间设置有绝缘层，所述多条导电栅极线和设置的绝缘层与垂直沟道区侧向相邻地设置并横跨虚设结构延伸，导电栅极线和绝缘层中的至少最上面的一个在虚设结构的交叉处具有表面变形，所述表面变形被构造为用作参考特征。虚设结构可包括沟槽，并且表面变形可包括在沟槽上方的凹进。

Description

具有参考特征的垂直非易失性存储装置
本申请要求于2011年2月1日在韩国知识产权局提交的第10-2011-0010306号韩国专利申请的权益，该申请的公开通过引用完全包含于此。
技术领域
本发明的主题涉及一种非易失性存储装置及其制造方法，更具体地讲，涉及一种垂直非易失性存储装置及其制造方法。
背景技术
目前需要电子产品更小且处理更多的数据。因此，存在提高在这种电子产品中使用的半导体存储装置的集成度的对应需求。提高非易失性半导体存储装置的集成度的一种技术为采用垂直晶体管结构，而不是采用传统的二维晶体管结构。
发明内容
根据本发明主题的一些实施例，一种存储装置包括基底和靠近基底的连接区的边界设置在基底上或中的虚设结构。存储装置还包括在基底的单元阵列区中设置在基底上的垂直沟道区。存储装置还包括多条垂直堆叠的导电栅极线并且在多条导电栅极线之间设置有绝缘层，所述多条导电栅极线和设置的绝缘层与垂直沟道区侧向相邻地设置并横跨虚设结构延伸，导电栅极线和绝缘层中的至少最上面的一个在虚设结构的交叉处具有表面变形，所述表面变形被构造为用作参考特征。虚设结构可包括沟槽，并且表面变形可包括在沟槽上方的凹进。
在又一实施例中，导电栅极线的端部被阶梯化。所述存储装置还可包括靠近连接区的与单元阵列区相对的边缘设置的第二虚设结构。第二虚设结构可包括虚设沟槽、虚设电阻器或虚设栅极结构。
进一步的实施例提供了包括靠近连接区的边界处在基底上或在基底中形成虚设结构并在基底上形成多个垂直堆叠导电层，多个垂直堆叠导电层之间设置有绝缘层并且多个垂直堆叠导电层覆盖虚设结构，以在堆叠的导电层和绝缘层中的至少最上面的一个处形成表面变形。利用表面变形作为参考使堆叠的导电层和绝缘层被图案化，以形成多条垂直堆叠的导电栅极线和导电栅极线之间设置的绝缘层。虚设结构可包括沟槽，并且表面变形可包括凹进。利用表面变形作为参考来图案化堆叠的导电层和绝缘层以形成多条垂直堆叠的导电栅极线和设置在导电栅极线之间的绝缘层的步骤可包括利用表面变形作为参考在连接区中形成导电栅极线的阶梯端部。可形成存储单元串，存储单元串包括从基底垂直延伸的沟道区并受多条导电栅极线控制。
根据本发明主题的一方面，提供了一种非易失性存储装置，所述非易失性存储装置包括：基底，在基底上限定了单元阵列区；虚设图案，位于单元阵列区的边缘处；多条导线，垂直堆叠在基底上以覆盖虚设图案并沿至少一个延伸方向延伸，至少一个延伸方向在虚设图案上变化，从而表示虚设图案的位置。
多条导线可沿第一方向延伸，并且延伸方向在虚设图案上变化为第一方向和第二方向之间的垂直于基底的预定方向。
多条导线可包括弯曲部分，所述弯曲部分向在虚设图案上向第二方向弯曲。
弯曲部分可包括具有与虚设图案的中心相同的中心的凹进部分。
虚设图案可沿垂直于第一方向和第二方向的第三方向延伸。
虚设图案可为用于测量的沟槽，所述沟槽形成在基底中并用作测量多条导线的端部的位置的参考点。
垂直非易失性存储装置还可包括位于单元阵列区外部的连接区和位于连接区外部的外围电路区，连接区和外围电路区限定在基底上，其中，用于驱动单元阵列的电路设置在外围电路区中，并且多条导线通过连接区中的布线连接到外围电路区的电路。
连接区可包括多个阶梯部分，通过使作为下面的线的导线的端部延伸得比作为上面的线的导线的端部长，其中，多个阶梯部分将导线的部分暴露预定的长度。
垂直非易失性存储装置还可包括接触塞，接触塞形成在导线的被多个阶梯部分暴露的部分中并将导线连接到外围电路。
当虚设图案为第一虚设图案时，垂直非易失性存储装置还可包括至少一个第二虚设图案，至少一个第二虚设图案形成在与外围电路区相邻的连接区中并用作测量导线的端部的位置的参考点。
至少一个第二虚设图案可具有与形成在外围电路区中的结构相同的结构。
第一虚设图案和第二虚设图案可被电隔离。
垂直非易失性存储装置还可包括在单元阵列区垂直延伸的多个沟道区，其中，多个存储单元串均包括多个存储单元和位于多个存储单元的一个侧的至少一个选择晶体管，并且所述多个存储单元串沿多个沟道区的外壁在基底上相互分开地垂直延伸。
多条导线可为多个存储单元和至少一个选择晶体管的栅极线。
根据本发明主题的另一方面，提供了一种垂直非易失性存储装置，所述垂直非易失性存储装置包括：基底；多条导线，垂直堆叠在基底上，沿一个方向延伸，并具有以向下阶梯化的方式形成的端部；至少一个虚设图案，在端部附近形成在基底上并被电隔离。
附图说明
由下面结合附图进行的详细描述，本发明主题的示例性实施例将被更清楚地理解，在附图中：
图1是根据本发明主题的一些实施例的非易失性存储装置的存储单元阵列的等效电路图；
图2是根据本发明主题的一些实施例的非易失性存储装置的存储单元串的等效电路图；
图3是示出了根据本发明主题的一些实施例的非易失性存储装置的结构的平面图；
图4是示出了根据本发明主题的第一实施例的非易失性存储装置的结构的透视图；
图5A至图5I是根据本发明主题的一些实施例的用于解释制造图4中的非易失性存储装置的方法的剖视图；
图6A至图6C是根据本发明主题的一些实施例的用于解释制造图4中的非易失性存储装置的方法的剖视图；
图7是示出了根据本发明主题的其它实施例的非易失性存储装置的结构的剖视图；
图8是示出了根据本发明主题的又一些实施例的非易失性存储装置的结构的剖视图；
图9是示出了根据本发明主题的其它实施例的非易失性存储装置的结构的透视图；
图10是根据本发明主题的一些实施例的非易失性存储装置的框图。
具体实施方式
现在将参照附图更充分地描述本发明的主题，在附图中示出了本发明主题的示例性实施例。然而，本发明的主题可以以很多不同的形式实施，并不应该被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将是彻底的和完整的，并将把本发明主题的构思充分地传达给本领域的普通技术人员。
预计会出现例如由制造技术和/或公差引起的示例的形状变化。因此，示例性实施例不应该被理解为限于在此示出的区域的具体形状，而应该包括例如由制造导致的形状变形。在附图中，相同的标号表示相同的特征。此外，在图中示出的区域实际上是示意性的，它们的形状可并不意图示出装置的区域的实际形状，也不意图限制示例性实施例的范围。
图1是根据本发明主题的一些实施例的非易失性存储装置的存储单元阵列10的等效电路图。在图1中，示出了具有垂直沟道结构的垂直NAND闪速存储装置的等效电路图。
参照图1，存储单元阵列10可包括多个存储单元串11。多个存储单元串11中的每个存储单元串可具有在垂直方向(即，z方向)上延伸的垂直结构，所述垂直方向垂直于基底(未示出)的主表面延伸的方向(在下文中，称作延伸方向)(即，x方向和y方向)。多个存储单元串11可构成存储单元块13。
多个存储单元串11中的每个存储单元串可包括多个存储单元MC1至MCn、串选择晶体管SST和地选择晶体管GST。在每个存储单元串11中，地选择晶体管GST、多个存储单元MC1至MCn和串选择晶体管SST可在垂直方向(即，z方向)上串联布置。多个存储单元MC1至MCn可存储数据。多条字线WL1至WLn可分别结合到存储单元MC1至MCn，以控制存储单元MC 1至MCn。多个存储单元MC1至MCn的数量可根据非易失性存储装置的容量适当确定。
沿y方向延伸的多条位线BL1至BLm可连接到布置在存储单元块13的第一列至第m列中的存储单元串11的第一端，例如，可连接到串选择晶体管SST的漏极侧。另外，共源线CSL可连接到存储电极串11的另一端，例如，可连接到地选择晶体管GST的源极侧。
沿x方向延伸的字线WL1至WLn均可连接到多个存储单元串11的存储单元MC1至MCn的栅极。当驱动字线WL1至WLn时，数据可在多个存储单元MC1至MCn中被编程、读取或擦除。
每个存储单元串11中的串选择晶体管SST可设置在位线BL1至BLm与存储单元MC1至MCn之间。在存储单元块13中，每个串选择晶体管SST可响应于连接到串选择晶体管SST的栅极的串选择线SSL来控制多条位线BL1至BLm与多个存储单元MC1至MCn之间的数据传输。
地选择晶体管GST可设置在多个存储单元MC1至MCn和共源线CSL之间。在存储单元块13中，每个地选择晶体管GST可响应于连接到地选择晶体管GST的栅极的地选择线GSL来控制多个存储单元MC1至MCn和共源线CSL之间的数据传输。
图2是根据本发明主题的一些实施例的非易失性存储装置的存储单元串的等效电路图。在图2中，示出了包括在具有垂直沟道结构的垂直NAND闪速存储装置中的一个存储单元串11A的等效电路图。在图1和图2中，相同的特征用相同的标号表示，因此根据参照图1的上述描述将不再参照图2进行详细的描述。
在图1中，串选择晶体管SST是单个的晶体管。然而，在图2中，在位线BL和存储单元MC1至MCn之间串联布置两个串选择晶体管SST1和SST2。串选择线SSL可共同连接到串选择晶体管SST1和SST2的栅极。与图1中的第一串选择线SSL1和第二串选择线SSL2类似，串选择线SSL可为多条串选择线中的在存储单元块中的一条串选择线。
此外，在图1中，地选择晶体管GST为单个晶体管。然而，在图2中，在多个存储单元MC1至MCn和共源线CSL之间串联布置两个地选择晶体管GST1和地选择晶体管GST2。地选择线GSL可共同连接到地选择晶体管GST1和地选择晶体管GST2的栅极。与图1中的第一地选择线GSL1和第二地选择线GSL2类似，地选择线GSL可为多条地选择线中的在存储单元块中的一条地选择线。类似地，与图1中的位线BL1至BLm类似，位线BL可对应于存储单元块的多条位线中的任意一条位线。
图3是示出了根据本发明主题的一些实施例的非易失性存储装置100的结构的平面图。参照图3，非易失性存储装置100可包括单元阵列区C、连接区D和连接区D外部的外围电路区(未示出)。
多个存储单元、电连接到存储单元的位线190及栅极线151至158(用150共同表示)设置在单元阵列区C中。由于栅极线150包括导电材料，所以栅极线150可被称作导线。栅极线150可沿x方向延伸，位线190可沿与x方向垂直的y方向延伸。可以以Z字形方式将多个沟道区130设置在单元阵列区C中，并且沟道区130电连接到位线190。在与连接区D相邻的单元阵列区C中，第一虚设沟槽110可与位线190平行地延伸。
连接区D形成在单元阵列区C和外围电路区(未示出)之间。栅极线150从单元阵列区C延伸到连接区D，并且栅极线150以这样的方式延伸，即，从最下层151到最上层158按照阶梯的方式，栅极线150中的特定的一条栅极线的延伸长度比紧邻的下面的栅极线150的延伸长度短预定长度L1。将栅极线150与外围电路区电连接的布线结构可包括集成的字线221至228(用220共同表示)和接触塞201至208(用200共同表示)。在连接区D的与连接区D接触单元阵列区C的一侧相对的一侧，可在连接区D的边缘上形成第二虚设沟槽210，第二虚设沟槽210与第一虚设沟槽110平行地延伸。
外围电路区设置在连接区D外部。在外围电路区中，可设置用于驱动存储单元的电路和用于读取存储在存储单元中的信息的电路。
非易失性存储装置100包括设置在与连接区D相邻的单元阵列区C中和/或设置在与外围电路区相邻的连接区D中的一个或多个虚设沟槽，即，第一虚设沟槽110和第二虚设沟槽210。可使用第一虚设沟槽110和第二虚设沟槽210进行测量。因此，当形成延伸到不同长度的栅极线150的端部时，可通过利用第一虚设沟槽110和第二虚设沟槽210作为参考点测量距离来准确地控制端部的位置。另外，在没有不良接触的情况下，栅极线150可随后连接到接触塞200。
图4是示出了根据本发明主题的一些实施例的非易失性存储装置1000的结构的透视图，其示出了与图3中的线I-I’对应的部分。在图4中，可不示出构成图2中的存储单元串的一些组件。例如，没有示出存储单元串的位线。
参照图4，非易失性存储装置1000包括单元阵列区C和连接区D。单元阵列区C包括设置在基底100上的沟道区130和沿沟道区130的侧壁设置的多个存储单元串。可以沿在x方向上设置的沟道区130的外围在x方向上布置多个存储单元串。与图2中的串11A类似，存储单元串可从基底100沿沟道区130的侧壁在z方向上延伸。每个存储单元串可包括两个地选择晶体管GST1和GST2、多个存储单元MC1、MC2、MC3和MC4以及两个串选择晶体管SST1和SST2，如图4所示。
基底100可具有沿x方向和y方向延伸的主表面。基底100可包括半导体材料，所述半导体材料例如为第IV族半导体、第III-V族化合物半导体或第II-VI族氧化物半导体。例如，第IV族半导体可包括硅、锗或硅锗。基底100可设置为块体晶片或外延层。
第一虚设沟槽110可形成在与连接区D相邻的单元阵列区C中的基底100中。第一虚设沟槽110可沿y方向延伸。为了当利用第一虚设沟槽110作为参考点测量栅极线150的端部的位置时有助于测量并提高测量可靠性，第一虚设沟槽110可具有距离栅极线150的端部中的至少一个例如10微米(μm)或更小的预定距离。
在第一虚设沟槽110上，栅极线150可在第一虚设沟槽110上方凹进。具体地讲，栅极线150可在第一虚设沟槽110上方大致沿z方向向基底100凹进。
在图4中，垂直堆叠的多条导线(例如，栅极线150)覆盖虚设图案(例如，第一虚设沟槽110)，并在与虚设图案的交叉处具有表面变形(例如，凹进S)，所述表面变形指示所述多条导线下面的虚设图案的位置。最上面的绝缘层169中的凹进S可具有弯曲的形状并可指向第一虚设沟槽110。凹进S可形成在与第一虚设沟槽110的中心基本对齐的位置处。凹进S可具有预定的深度，从而在平面中进行测量时被识别作为参考点。
图4中的第一虚设沟槽110是用于测量栅极线150的端部的位置的图案的示例，但是本发明主题不限于使用沟槽形成测量特征。例如，在一些实施例中，虚设图案可形成在基底100的顶表面上，从而在栅极线150中形成凸起块。
具有柱形形状的沟道区130可设置在基底100上并可从基底100沿z方向延伸。沟道区130可在x方向和y方向上相互分隔开，并可以在x方向上以Z字形方式设置。即，在x方向上彼此相邻布置的沟道区130可设置成在y方向上错开。另外，尽管在图4中的两列中沟道区130错开，但是本发明主题不限于此。例如，沟道区130可以以Z字形方式设置成在三列或更多列中错开。沟道区130可以以例如环形形状形成。沟道区130可以以沟道区130的底表面直接接触基底100的方式电连接到基底100。沟道区130可包括诸如多晶硅或单晶硅的半导体材料。半导体材料可为未掺杂或可包括p型或n型杂质。埋置的绝缘层170可分别形成在沟道区130中。
绝缘区(未示出)可沿y方向形成在沟道区130的两侧表面上。在绝缘区下方，杂质区(未示出)可与基底100的主表面相邻地布置并沿x方向延伸且在y方向上相互分隔开。各个杂质区可沿y方向设置在沟道区130中的相邻的沟道区对之间。杂质区可为源区，并可与基底100的其他区域形成PN结。图1和图2中的共源线CSL可连接到杂质区(未示出)。
导电层193可形成在埋置的绝缘层170的顶表面上并可电连接到沟道区130。导电层193可包括例如掺杂的多晶硅。导电层193可用作串选择晶体管SST1和SST2的漏区。
布置在y方向上的第一串选择晶体管SST1可通过导电层193共同连接到位线BL(见图2)。位线(未示出)可具有形状为沿y方向延伸的线形的图案，并可通过形成在导电层193中的位线接触塞(未示出)进行电连接。另外，布置在y方向上的第一地选择晶体管GST1可电连接到与第一地选择晶体管GST1相邻的杂质区(未示出)。
多条栅极线150可沿沟道区130的侧表面布置并在z方向上与基底100分隔开。栅极线150可为地选择晶体管GST1和GST2、多个存储单元MC1、MC2、MC3和MC4以及串选择晶体管SST1和SST2的栅极。栅极线150可共同连接到沿x方向布置的相邻的存储单元串。串选择晶体管SST1和SST2的栅极线157和158可连接到串选择线SSL(见图2)。存储单元MC1、MC2、MC3和MC4的栅极线153、154、155和156可连接到对应的字线，像图2中的字线WL1至WLn。地选择晶体管GST1和GST2的栅极线151和152可连接到地选择线GSL(见图2)。栅极线150可包括金属膜，例如钨(W)。另外，尽管图4中未示出，但是栅极线150还可包括扩散阻挡层(未示出)，并且扩散阻挡层可包括由例如氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)构成的组中选择的任何一种。
栅极介电膜140可设置在沟道区130和栅极线150之间。尽管图4中未示出，但是每个栅极介电膜140可包括从沟道区130顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。
隧道绝缘层可通过Fowler-Nordheim(F-N)隧道效应使电荷隧穿到电荷存储层。隧道绝缘层可包括例如氧化硅。电荷存储层可为电荷捕获层或浮置栅极导电膜。例如，电荷存储层可包括量子点或纳米晶。量子点或纳米晶可包括导体，例如半导体或金属的微小颗粒。阻挡绝缘层可包括高k介电材料。这里，术语“高k介电材料”指的是介电常数高于氧化物膜的介电常数的介电材料。
层间绝缘层160中的各个层间绝缘层可设置在相邻的栅极线150的对之间。层间绝缘层160可布置成沿x方向延伸并在z方向相互分开，像栅极线150一样。层间绝缘层160的侧表面可接触沟道区130。层间绝缘层160可包括例如氧化硅或氮化硅。
尽管图4中示出了四个存储单元，即，存储单元MC1、MC2、MC3和MC4，但是本发明主题不限于此，可根据非易失性存储装置1000的容量布置更多或更少的存储单元。另外，存储单元串的串选择晶体管SST1和SST2及地选择晶体管GST1和GST2成对布置。由于串选择晶体管SST1和SST2及地选择晶体管GST1和GST2的数量为两个或更多，所以栅极线151、152、157和158在z方向上的栅极长度比串选择晶体管和地选择晶体管的数量为1个时的栅极长度小的多，从而无空隙地填充层间绝缘层160。然而，本发明主题不限于此，并且在一些实施例中，每个存储单元串可包括一个串选择晶体管SST和一个地选择晶体管GST，如图1所示。另外，串选择晶体管SST和地选择晶体管GST可具有与存储单元MC1、MC2、MC3和MC4的结构不同的结构。
连接区D是栅极线150和层间绝缘层160延伸所在的区域，并包括由栅极线150和层间绝缘层160形成的阶梯部分。阶梯部分可以以上层的栅极线150和层间绝缘层160比下层的栅极线150和层间绝缘层160短预定的长度L1的形式形成。用于连接集成的字线220(见图3)的接触塞200(见图3)可形成在阶梯部分中。
第二虚设沟槽210设置在连接区D的外边缘上。在与连接区D接触单元阵列区C的一侧相对的连接区D的一侧，连接区D接触外围电路区(未示出)，并且第二虚设沟槽210可与外围电路区相邻地设置。第二虚设沟槽210比第一虚设沟槽110深，但是本发明主题不限于此。在一些实施例中，第二虚设沟槽210可形成在与连接区D相邻的外围电路区(未示出)中。在任何情况下，第二虚设沟槽210可距离栅极线150的端部中的至少一个端部具有预定的距离(例如，10μm或更小)，即，距离阶梯部分具有预定的距离，从而当使用第二虚设沟槽210作为参考点测量端部的位置时有助于测量并提高测量的可靠性。
外围电路区(未示出)可沿x方向设置在连接区D的外部。尽管图4中未示出，但是诸如高电压晶体管、低电压晶体管和电阻器的组件可形成在外围电路区中。
在图4中，当形成栅极线150的阶梯部分时，可通过利用第一虚设沟槽110和第二虚设沟槽210作为参考点来测量阶梯部分的长度。对于靠近由第一虚设沟槽110形成的凹进部分S的栅极线150，通过使用凹进部分S作为参考点来测量距离凹进部分S的距离D1。另外，对于靠近第二虚设沟槽210的栅极线150，可通过利用第二虚设沟槽210作为参考点来测量距离第二虚设沟槽210的距离D2。因此，可准确地形成栅极线150的阶梯部分。
从沿图4中的y方向的剖视图可以看出，图5A至图5I是示出了根据本发明主题的一些实施例的制造图4中的非易失性存储装置1000的操作的剖视图。参照图5A，第一虚设沟槽110形成在基底100中。第一虚设沟槽110可形成在与连接区D相邻的单元阵列区C中。第一虚设沟槽110的深度、宽度和形状通常可根据非易失性存储装置1000的结构而变化。
多个层间牺牲层181至188(由180共同表示)和多个层间绝缘层161至169(由160共同表示)交替地形成在形成有第一虚设沟槽110的基底100上。层间牺牲层180和层间绝缘层160可从第一层间绝缘层161开始交替地堆叠在基底100上，如图5A所示。由于第一虚设沟槽110，层间牺牲层180和层间绝缘层160向层间牺牲层凹进，并且在第九层间绝缘层169上形成顶部凹进S。
层间牺牲层180可由可相对于层间绝缘层160被选择性蚀刻的材料形成。即，层间牺牲层180可由可被蚀刻而层间绝缘层160很少蚀刻或不蚀刻的材料形成。这种蚀刻选择性可指蚀刻层间牺牲层180的速率与蚀刻层间绝缘层160的速率的比率。例如，层间绝缘层160可为氧化硅膜和氮化硅膜中的至少一个，层间牺牲层180可由与层间绝缘膜160的材料不同且从硅膜、氧化硅膜、碳化硅膜和氮化硅膜中选择的材料形成。
如图5A所示，层间绝缘膜160的厚度可不同。层间绝缘膜160中的最下层的第一层间绝缘膜161可具有相对薄的厚度，而最上层的第九层间绝缘膜169可具有相对厚的厚度。然而，层间绝缘膜160和层间牺牲层180的厚度可以按各种方式改变，并且构成层间绝缘膜160和层间牺牲层180的膜的数量也可以按照各种方式改变。
第一掩模层120a形成在层间绝缘膜160和层间牺牲层180上。第一掩模层120a为用于在连接区D中切割从单元阵列区C延伸的层间绝缘膜160和层间牺牲层180的层。第一掩模层120a可包括例如光致抗蚀剂。可选地，第一掩模层120a可形成为包括光敏材料和非光敏材料的复合层。第一掩模层120a可形成为延伸到第二层间绝缘层162和第一层间牺牲层181所延伸到的位置。可选地，第一掩模层120a可形成为延伸到第一层间绝缘层161、第二层间绝缘层162和第一层间牺牲层181所延伸到的位置。可通过测量距离由第一虚设沟槽110形成的凹进S的距离而清楚地知道形成第一掩模层120a的位置。
参照图5B，执行蚀刻并去除层间绝缘膜160和层间牺牲层180的被第一掩模层120a暴露的部分的工艺。可通过利用干蚀刻或湿蚀刻的各向异性蚀刻来执行蚀刻和去除工艺。如果利用干蚀刻，则可利用顺序蚀刻堆叠的层间绝缘膜160和层间牺牲层180的部分的多个步骤来执行蚀刻和去除工艺。
参照图5C，可执行修整图5B中的第一掩模层120a的工艺。可通过利用干蚀刻或湿蚀刻来执行修整工艺。由于修整工艺，去除第一掩模层120a的边缘以形成覆盖减小的区域的第二掩模层120b。由于修整工艺，可减小第一掩模层120a的高度。第二掩模层120b可形成为延伸到第三层间绝缘层163和第二层间牺牲层182所延伸到的位置。可通过测量距离由第一虚设沟槽110形成的凹进S的距离而清楚地知道形成第二掩模层120b的位置。
参照图5D，执行蚀刻和去除工艺，在所述蚀刻和去除工艺中，通过利用图5C中的第二掩模层120b按照与图5B中使用的方式相同的方式来蚀刻和去除层间绝缘膜160和层间牺牲层180的部分。还可执行蚀刻和去除工艺直至第二层间牺牲层182。
接下来，按照与图5C中使用的方式相同的方式对第二掩模层120b执行修整工艺。因此，形成覆盖了减小的区域的第三掩模层120c，并且第三掩模层120c可形成为延伸到第四层间绝缘层164和第三层间牺牲层183所延伸到的位置。
按照与参照图5B至图5D描述的方式相同的方式，可重复地执行去除层间绝缘膜160和层间牺牲层180的部分的工艺以及修整第三掩模层120c的工艺。利用这个工艺，形成了如图5E所示的具有阶梯部分的层间绝缘膜160和层间牺牲层180。修整工艺是在特定的蚀刻条件下将掩模层120a、120b和120c去除预定的长度的工艺。因此，由于通过利用掩模层120a、120b和120c将层间绝缘膜160和层间牺牲层180重复去除预定的长度，所以根据下层的位置可相对地确定阶梯部分的位置。因此，会难以控制阶梯部分的绝对位置。根据本发明主题的一些实施例，由于在测量距离凹进S的距离时可执行每个修整工艺，所以可准确地控制栅极线150的端部的位置。
参照图5E，连接区绝缘层175可形成在包括阶梯部分的层间绝缘膜160和层间牺牲层180上。连接区绝缘层175可包括与层间绝缘膜160的材料相同的材料。可在首先形成外围电路区(未示出)之后，可形成单元阵列区C和连接区D。在这种情况下，由于形成了连接区绝缘层175并执行平坦化工艺，所以单元阵列区C、连接区D和外围电路区的高度可相同。
接下来，可形成穿过层间绝缘膜160和层间牺牲层180的第一开口Ta。第一开口Ta可为均在z方向上具有深度的孔。另外，第一开口Ta可在x方向和y方向上相互分隔开(见图4)。
第一开口Ta的形成可包括在层间绝缘膜160和层间牺牲层180中形成限定第一开口Ta的位置的预定掩模图案，以及通过利用预定的掩模图案作为蚀刻掩模来各向异性蚀刻层间绝缘膜160和层间牺牲层180。由于蚀刻包括两种不同类型的膜的结构，所以多个第一开口Ta的侧壁不会垂直于基底100的顶表面。例如，第一开口Ta的宽度可向着基底100的顶表面减小。
第一开口Ta可形成为暴露基底100的顶表面，如图5E所示。另外，尽管在图5E中未示出，但是作为在各向异性蚀刻步骤中的过蚀刻结果，可将第一开口Ta下方的基底100蚀刻至预定的深度。
参照图5F，沟道区130可形成在第一开口Ta的内壁和底表面上。通过利用原子层沉积(ALD)或化学气相沉积(CVD)可将沟道区130形成为具有预定的厚度，例如，厚度为第一开口Ta的宽度的大约1/50至1/5。沟道区130可通过直接接触第一开口Ta的底表面上的基底100来电连接到基底100。
接下来，可用埋置绝缘层170来填充第一开口Ta。可选地，在形成埋置绝缘层170之前，还可执行在包括氢或重氢的气体气氛下对包括沟道区130的结构进行热处理的氢退火步骤。由于氢退火步骤，可减少沟道区130中存在的晶体缺陷。
平坦化工艺可去除覆盖连接区绝缘层175的非必要半导体材料和非必要绝缘材料。可利用蚀刻工艺等部分地去除埋置绝缘层170的上部，可在去除的部分上沉积用于形成导电层193的材料。再一次，可执行平坦化工艺以形成导电层193。
参照图5G，形成通过其暴露基底100的第二开口(未示出)。尽管在图5G中未示出，但是第二开口可沿y方向形成在沟道区130之间，并可沿x方向延伸。
可通过利用蚀刻工艺来去除通过第二开口暴露的层间牺牲层180的部分。由于去除了层间牺牲层180的部分，所以可形成限定在层间绝缘膜160之间的多个侧表面开口T1。可通过侧表面开口T1来部分暴露沟道区130的侧壁。
参照图5H，栅极介电膜140可形成在沟道区130和层间绝缘膜160的通过第二开口和侧表面开口T1暴露的部分上。每个栅极介电膜140可包括从沟道区130顺序堆叠的隧道绝缘层142、电荷存储层144和阻挡绝缘层146。可通过利用ALD、CVD或物理气相沉积(PVD)来形成隧道绝缘层142、电荷存储层144和阻挡绝缘层146。
可用导电材料填充第二开口和侧表面开口T1。可部分蚀刻导电材料来形成第三开口(未示出)。可在与第二开口相同的位置处以相同的形状形成第三开口。因此，由于导电材料仅填充在图5G中的侧表面开口T1中，所以可形成栅极线150。接下来，可用绝缘材料填充第三开口。
参照图5I，位线190可形成在导电层193上。导电层193可用作位线接触塞，并且可选地，单独的位线接触塞可形成在导电层193中。位线190可沿y方向延伸(见图4)。
电连接到栅极线150的接触塞200形成在连接区D中。接触塞200形成为不同的深度以接触栅极线150。当接触塞的深度的增加时，即，当接触塞200的底表面向基底100的顶表面靠近时，接触塞200在与栅极线150的接触表面的宽度可减小。集成的字线220可形成在接触塞200上。集成的字线220可与位线190平行地形成，并可将形成在同一高度的相邻的存储单元串的多条栅极线150连接。
图6A至图6C是示出了根据本发明主题的进一步的实施例的制造图4中的非易失性存储装置1000的操作的剖视图。图6A至图6C是从图4中的y方向看在外围电路区P和连接区D制造非易失性存储装置1000的操作的剖视图。
参照图6A，第二虚设沟槽210形成在基底100的连接区D中，外围沟槽260形成在外围电路区P中。
可通过在基底100上形成焊盘层(未示出)和掩模层(未示出)，形成光致抗蚀剂图案(未示出)并蚀刻基底100来形成第二虚设沟槽210和外围沟槽260，其中，通过光致抗蚀剂图案暴露将形成第二虚设沟槽210和外围沟槽260的部分。可通过各向异性蚀刻工艺(例如，等离子体蚀刻工艺)来形成沟槽210和260。在形成第二虚设沟槽210和外围沟槽260之后，可另外执行改善绝缘性能的离子注入工艺。
可使用绝缘材料来填充第二虚设沟槽210和外围沟槽260。例如，可利用例如CVD来形成绝缘材料。绝缘材料可为氧化物、氮化物或它们的组合。绝缘材料可为例如包括缓冲氧化物膜、沟槽线氮化物膜和埋置氧化物膜的复合膜。可选地，绝缘材料可为高温氧化物(HTO)、高密度等离子体(HDP)、正硅酸乙酯(TEOS)、硼磷硅酸盐玻璃(BPSG)和未掺杂的硅酸盐玻璃(USG)中的任意一种。在形成绝缘材料之后，可另外执行获得具有高密度的膜的退火工艺。
可执行平坦化工艺，例如，化学机械抛光(CMP)。填充有绝缘材料的第二虚设沟槽210和外围沟槽260可用作隔离膜，并且可用隔离膜限定基底100的有源区。
在示出的实施例中，在同一工艺中，第二虚设沟槽210可与外围沟槽260一起形成。因此，不需要形成作为虚设结构的一个示例的第二虚设沟槽210的单独工艺。另外，由于第二虚设沟槽210形成为比外围区P更靠近连接区D，所以可有助于测量并可减小测量误差。
参照图6B，作为形成外围电路区P的组件的工艺的一部分，掩模层120形成在连接区D和设置在与连接区D接触外围电路区P的一侧相对的连接区D的一侧的单元阵列区(未示出)。
诸如外围晶体管270的组件可形成在外围电路区P中。每个外围晶体管270可包括外围栅极绝缘膜272、外围栅极分隔件274和外围栅电极276。在图6B中，外围晶体管270为表示形成在外围电路区P中的半导体组件的示例性结构。可在外围绝缘层290之间形成包括外围接触塞282和布线280的布线结构。
尽管在图6B中首先形成外围电路区P，然后形成单元阵列区(未示出)和连接区D的组件，但是本发明主题的实施例不限于此。例如，在形成第二虚设沟槽210和外围沟槽260之后，可首先在单元阵列区(未示出)和连接区D中形成存储单元晶体管。
参照图6C，作为在单元阵列区(未示出)和连接区D中形成组件的工艺的一部分，在外围电路区P中形成掩模层(未示出)。与参照图5A至图5I描述的操作类似，在单元阵列区(未示出)和连接区D中形成存储单元串。具体地讲，在与以上参照图5A至图5D描述的栅极线修整工艺相似的栅极线修整工艺过程中，可通过测量距离第二虚设沟槽210的距离来精确地控制掩模层120a、120b和120c的位置。与以上参照图5E描述的工艺相似，连接区绝缘层175可形成在单元阵列区、连接区D和外围电路区P中，然后可执行平坦化工艺。
图7是示出了根据本发明主题的另外的实施例的非易失性存储装置2000a的结构的剖视图。在图7中，与图4至图5I中示出的特征相似的特征用相似的标号表示，因此根据上述对这些特征的描述将不再对它们进行详细解释。参照图7，非易失性存储装置2000a包括设置在连接区D的远离单元阵列区C的一侧上的虚设栅极230。例如，虚设栅极230可包括栅极绝缘膜232、栅极分隔件234和栅电极236。另外，由于出于测量距离的目的形成了虚设栅极230，所以虚设栅极230可形成为电隔离。
可通过与参照图6A至图6C描述的制造单元阵列区C、连接区D和外围电路区P的方法相似的工艺来形成非易失性存储装置2000a。即，可与外围晶体管270一起形成虚设栅极230，而不是图6A至图6C中的第二虚设沟槽210。在这种情况下，当形成参照图6B描述的外围电路区P时，形成在连接区D中形成的掩模层120，使得形成虚设栅极230的区域被进一步暴露预定的长度L2。
在图7中，由于虚设栅极230形成在连接区D的外边缘上，所以虚设栅极230可用作形成栅极线150的端部的阶梯部分时位置测量的参考点。用于形成作为虚设结构的一个示例的虚设栅极230的单独工艺不是必需的。另外，由于与外围电路区域的组件相比，虚设栅极230形成得更靠近连接区D，所以可有助于测量并可减小测量误差。
图8是根据本发明主题的又一些实施例的非易失性存储装置2000b的结构的剖视图。在图8中，与图4至图5I中的特征相同的特征用相同的标号表示，因此将不再给出对它们的进一步详细描述。参照图8，非易失性存储装置2000b包括设置在连接区D的远离单元阵列区C的一侧上的虚设电阻器240。例如，虚设电阻器240可包括多晶硅或金属。
虚设电阻器240可形成为具有与形成在外围电路区(未示出)中的电阻器结构相似的结构。可以以与参照图6A至图6C描述的制造单元阵列区C、连接区D和外围电路区P的方法相似的工艺来形成非易失性存储装置2000b。具体地讲，可与外围电路区P的电阻器(未示出)一起形成虚设电阻器240，而不是第二虚设沟槽210。在这种情况下，当形成参照图6B描述的外围电路区P时，可形成在连接区D中形成的掩模层120，使得形成虚设电阻器240的区域还被暴露预定的长度L3。
在图8中，由于虚设电阻器240形成在连接区D的外边缘上，所以虚设电阻器240可用作形成栅极线150的端部的阶梯部分时位置测量的参考点。由于作为虚设结构的一个示例的虚设电阻器240与外围电路区的电阻器一起形成，所以不需要单独的工艺。另外，由于与外围电路区域的组件相比，虚设电阻器240形成地更靠近连接区D，所以可有助于测量并可减小测量误差。
图9是示出了根据本发明主题的另外的实施例的非易失性存储装置3000的结构的透视图，示出了与图3中的线I-I’对应的部分。在图9中，可不示出构成图1中的存储单元串的一些特征。例如，可不示出存储单元串的位线。
参照图9，非易失性存储装置3000包括单元阵列区C和连接区D。单元阵列区C包括设置在基底上的沟道区330和沿沟道区330的侧壁设置的多个存储单元串。可围绕沿x方向布置的沟道区330沿x方向布置多个存储单元串。根据图9中示出的结构，可沿沟道区330的侧表面布置与图1和图2中的从基底300沿z方向延伸的存储单元串11或11A相似的存储单元串。存储单元串可包括一个地选择晶体管GST、多个存储单元MC1、MC2、MC3和MC4以及一个串选择晶体管SST。
基底300可具有沿x方向和y方向延伸的主表面。基底300可包括半导体材料，例如，第IV族半导体、第III-V族化合物半导体或第II-VI族氧化物半导体。基底300可设置为块体晶片或外延层。
第一虚设沟槽310可位于与连接区D相邻的单元阵列区C中的基底300上。第一虚设沟槽310可沿y方向延伸。第一虚设沟槽310可具有距离栅极线351至356(用350共同表示)的端部中的至少一个的预定距离，例如，10μm或更小的距离。在与第一虚设沟槽310叠置处，栅极线350可由于第一虚设沟槽310而表现出凹进。
在图9中，凹进可具有向第一虚设沟槽310凹进的弯曲形状。凹进S形成在最上面的第七层间绝缘层367中。凹进S可靠近第一虚设沟槽310的中心形成。凹进S可具有预定的深度以在平面中进行测量时被识别为参考点。
具有柱形形状的沟道区330可设置在基底300上并沿z方向延伸。沟道区330可在x方向和y方向上相互分开，并可沿x方向以Z字形方式设置。沟道区330可以以例如环形形状形成。沟道区330可以以沟道区330的底表面直接接触基底300的方式电连接到基底300。沟道区330可包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可未被掺杂或者可包括p型或n型杂质。埋置绝缘层370可形成在沟道区330中。
沿y方向设置的串选择晶体管SST可通过导电层393共同连接到位线BL(见图1)。位线(未示出)可具有形状为沿y方向延伸的线形的图案，并可通过形成在导电层393中的位线接触塞(未示出)电连接。另外，沿y方向设置的地选择晶体管GST可电连接到与地选择晶体管GST相邻的杂质区(未示出)。
多条栅极线150可沿沟道区330的侧表面布置并在z方向上与基底300分开。栅极线350可为地选择晶体管GST、多个存储单元MC1、MC2、MC3和MC4及串选择晶体管SST的栅极。栅极线350可共同连接到沿x方向布置的相邻的存储单元串。串选择晶体管SST的栅极线356可连接到串选择线SSL(见图1)。存储单元MC1、MC2、MC3和MC4的栅极线352、353、354和355可连接到字线WL1、WL2、WLn-1和WLn(见图1和图2)。地选择晶体管GST的栅极线351可连接到地选择线GSL(见图1)。栅极线350可包括金属薄膜，例如钨(W)。另外，尽管图9中未示出，但是扩散阻挡层可包括从氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)组成的组中选择的任意一种。
栅极介电膜340可设置在沟道区330和栅极线350之间。尽管图9中未示出，每个栅极介电膜340可包括从沟道区330顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。
多个层间绝缘层360可设置在栅极线350之间。层间绝缘层360还可以布置成沿x方向延伸并在z方向上相互分开，像栅极线350一样。层间绝缘层360的一个侧表面可接触沟道区330。层间绝缘层360可包括氧化硅或氮化硅。
连接区D是栅极线350和层间绝缘层360延伸所在的区域，并包括由栅极线350和层间绝缘层360形成的阶梯部分。阶梯部分可以以这样的方式形成，即，上层的栅极线350和层间绝缘层360比下层的栅极线350和层间绝缘层360短预定长度L4。用于连接集成的字线220(见图3)的接触塞200(见图3)可形成在阶梯部分中。
第二虚设沟槽410设置在连接区D的外边缘上。在与连接区D的接触单元阵列区C的一侧相对的连接区D的一侧处，连接区D可接触外围电路区(未示出)，并且第二虚设沟槽410可设置成与外围电路区相邻。第二虚设沟槽410可比第一虚设沟槽310深，但是本实施例不限于此。可选地，第二虚设沟槽410可形成在与连接区D相邻的外围电路区(未示出)中。在任何情况下，第二虚设沟槽410可具有距离阶梯部分的至少一个(即，栅极线350的端部)的预定距离，例如，10μm或更小的距离。
外围电路区(未示出)可沿x方向设置在连接区D外部。尽管在图9中未示出，但是可在外围电路区中形成诸如高电压晶体管、低电压晶体管和电阻器的组件。
在图9中，当形成栅极线350的阶梯部分时，可通过利用第一虚设沟槽310和第二虚设沟槽410作为参考点来测量阶梯部分的长度。对于靠近由第一虚设沟槽310形成的凹进部分S的栅极线350，可通过利用第一虚设沟槽310作为参考点来测量距离凹进部分S的距离D3。另外，对于靠近第二虚设沟槽410的栅极线350，可利用第二虚设沟槽410作为参考点来测量距离第二虚设沟槽410的距离D4。因此，可在栅极线350的端部的精确位置处形成阶梯部分。
图10是根据本发明主题的一些实施例的非易失性存储装置700的框图。参照图10，在非易失性存储装置700中，NAND单元阵列750可结合到芯电路单元770。例如，NAND单元阵列750可包括分别根据本发明主题的上述实施例的非易失性存储装置1000、2000a、2000b和3000中的任何一个。芯电路单元770可包括控制逻辑771、行解码器772、列解码器773、感测放大器774和页缓冲器775。
控制逻辑771可与行解码器772、列解码器773、感测放大器774和页缓冲器775通信。行解码器772可通过多条串选择线SSL、多条字线WL和多条地选择线GSL与NAND单元阵列750通信。列解码器773可通过多条位线BL与NAND单元阵列750通信。当从NAND单元阵列750输出信号时，感测放大器774可连接到列解码器773，并且当信号被发送到NAND单元阵列750时，感测放大器774可不连接到列解码器773。
例如，控制逻辑771可将行寻址信号发送到行解码器772，行解码器772可对行寻址信号进行解码，并通过串选择线SSL、字线WL和地选择线GSL将行寻址信号发送到NAND单元阵列750。控制逻辑771可将列寻址信号发送到列解码器773或页缓冲器775，列解码器773可对列寻址信号进行解码并通过多条位线BL将列寻址信号发送到NAND单元阵列750。NAND单元阵列750的信号可通过列解码器773被发送到感测放大器774，被感测放大器774放大，然后通过页缓冲器775被发送到控制逻辑771。
尽管已经参照本发明主题的示例性实施例具体示出和描述了本发明主题，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在此做出形式和细节上的各种改变。

Claims (16)

1.一种垂直非易失性存储装置，所述垂直非易失性存储装置包括：
基底，具有限定的单元阵列区；
虚设图案，在基底上靠近所述单元阵列区的边缘设置；
垂直堆叠的多条导线，位于基底上，覆盖虚设图案并在与虚设图案的交叉处具有表面变形，所述表面变形指示所述多条导线下面的虚设图案。
2.根据权利要求1所述的垂直非易失性存储装置，其中，虚设图案包括沟槽。
3.根据权利要求1所述的垂直非易失性存储装置，其中，基底还包括与单元阵列区相邻地设置的连接区和在连接区的与单元阵列区相对的一侧与连接区相邻地设置的外围电路区，其中，用于驱动单元阵列的电路设置在外围电路区中，其中，所述多条导线通过连接区中的布线连接到外围电路区的电路。
4.根据权利要求3所述的垂直非易失性存储装置，其中，所述多条导线在连接区具有阶梯结构。
5.根据权利要求4所述的垂直非易失性存储装置，所述垂直非易失性存储装置还包括连接区中的多个接触塞，所述多个接触塞中的各个接触塞接触所述多条导线中的对应的端部。
6.根据权利要求1所述的垂直非易失性存储装置，其中，当虚设图案包括第一虚设图案时，所述垂直非易失性存储装置还包括在与外围电路区相邻的连接区中设置的至少一个第二虚设图案，所述至少一个第二虚设图案被构造为作为测量所述多条导线的端部的位置的参考点。
7.根据权利要求6所述的垂直非易失性存储装置，其中，所述至少一个第二虚设图案具有与形成在外围电路区中的结构相同的结构。
8.根据权利要求6所述的垂直非易失性存储装置，其中，第一虚设图案和第二虚设图案被电隔离。
9.根据权利要求1所述的垂直非易失性存储装置，所述垂直非易失性存储装置还包括多个分开的存储单元串，多个存储单元串从基底垂直延伸并包括各自的分开的沟道区，所述沟道区从单元阵列区中的基底垂直延伸并由所述多条导线控制。
10.根据权利要求9所述的垂直非易失性存储装置，其中，所述多条导线用作存储单元串的栅极线。
11.一种垂直非易失性存储单元，所述垂直非易失性存储单元包括：
基底；
多条导线，垂直堆叠在基底上，沿一个方向延伸，并具有以向下的阶梯的方式形成的端部；
至少一个虚设图案，在所述端部附近形成在基底上并被电隔离。
12.一种垂直非易失性存储装置，所述垂直非易失性存储装置包括：
基底；
虚设结构，在基底的连接区的边界附近位于基底上或基底中；
垂直沟道区，在基底的单元阵列区中设置在基底上；
多条垂直堆叠的导电栅极线，在多条导电栅极线之间设置有绝缘层，所述多条导电栅极线和设置的绝缘层与垂直沟道区侧向相邻地设置并横跨虚设结构延伸，导电栅极线和绝缘层中的至少最上面的一个在虚设结构的交叉处具有表面变形，所述表面变形被构造为用作参考特征。
13.根据权利要求12所述的垂直非易失性存储装置，其中，虚设结构包括沟槽，并且表面变形包括在沟槽上方的凹进。
14.根据权利要求12所述的垂直非易失性存储装置，其中，导电栅极线的端部被阶梯化。
15.根据权利要求14所述的垂直非易失性存储装置，所述垂直非易失性存储装置还包括靠近连接区的与单元阵列区相对的边缘设置的第二虚设结构。
16.根据权利要求15所述的垂直非易失性存储装置，其中，第二虚设结构包括虚设沟槽、虚设电阻器或虚设栅极结构。
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