CN104253130A - 半导体器件 - Google Patents

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Abstract

本公开提供了一种半导体器件。半导体器件包括在衬底的顶表面上方间隔开的栅极结构。栅极结构包括在与衬底的顶表面平行的第一方向上延伸的水平电极。隔离绝缘层填充栅极结构之间的间隔。多个单元柱贯穿水平电极并连接到衬底。多个单元柱包括最小间隔，该最小间隔由多个单元柱中的任两个之间的最短距离限定。水平电极的厚度大于单元柱的最小间隔。

Description

半导体器件
技术领域
本发明涉及半导体器件，更具体地，涉及垂直半导体器件。
背景技术
为了提供越来越提高的性能和更低的成本，半导体器件已经随着时间变得更高度集成。半导体器件的集成密度是直接影响半导体器件的成本的主要因素。单位存储器单元占据的面积主要决定了常规二维(2D)存储器的集成密度。常规2D存储器器件的集成密度的提高受到用于形成精细图案(其尺寸通常以纳米测量)的技术的极大影响。然而，为了形成这些精细图案，需要价格极高的设备，当2D存储器器件的集成密度继续增加时，存在影响这种技术的实际限制和经济限制。
已经提出了三维(3D)半导体器件以解决上述问题，该3D半导体器件包括三维布置的存储器单元的块。然而，与2D半导体存储器器件相比，3D半导体存储器器件的制造是昂贵的，并且存在关于提供可靠的产品特性的担忧。
发明内容
这里公开的本发明的实施方式提供能够提高可靠性的半导体器件。
在一个方面中，一种半导体器件可以包括：多个栅极结构，在衬底的顶表面上方间隔开，该多个栅极结构包括在与衬底的顶表面平行的第一方向上延伸的水平电极。隔离绝缘材料设置在栅极结构之间，多个单元柱贯穿水平电极并连接到衬底。水平电极的厚度大于第一间隔，该第一间隔由多个单元柱中的任两个之间的最短距离限定。
在一些实施方式中，水平电极的厚度大于单元柱的第二间隔，该第二间隔由多个单元柱中的最靠近隔离绝缘材料的两个相邻单元柱之间的最短距离限定。
在一些实施方式中，单元柱的第二间隔大于单元柱的第一间隔。
在一些实施方式中，多个单元柱包括最靠近隔离绝缘材料的侧面的第一单元柱和次最靠近(next nearest to)隔离绝缘材料的侧面的第二单元柱，第一单元柱和第二单元柱布置成Z字形(zigzag)。
在一些实施方式中，一对直接相邻的第一单元柱之间的距离等于或大于一对直接相邻的第二单元柱之间的距离。第一单元柱的直径可以小于第二单元柱的直径。一对直接相邻的第一单元柱之间的距离可以大于第一单元柱中的一个第一单元柱与第二单元柱中的最靠近第一单元柱中的该一个第一单元柱的一个第二单元柱之间的距离。
在一些实施方式中，多个单元柱还包括第三最靠近(third-nearest to)隔离绝缘材料的侧面的第三单元柱；第一至第三单元柱布置成Z字形。在一些实施方式中，第二单元柱中的一个和第一单元柱中的与其最靠近的一个之间的距离大于第二单元柱中的一个和第三单元柱中的与其最靠近的一个之间的距离。
在另一个方面中，一种半导体器件包括：栅极结构，设置在衬底上方，每个栅极结构包括垂直堆叠的水平电极以及在水平电极之间的绝缘图案。第一隔离绝缘层设置在栅极结构之间。多个单元柱贯穿栅极结构并连接到衬底。栅极结构中的每个水平电极的厚度大于相邻的单元柱之间的距离，其中单元柱贯穿水平电极。
在一些实施方式中，每个栅极结构包括水平间隔开的第一和第二最上部水平电极。
在一些实施方式中，该半导体器件还包括第二隔离绝缘层，该第二隔离绝缘层填充沟槽，该沟槽在每个栅极结构中的第一和第二最上部水平电极之间贯穿水平电极和绝缘图案。该沟槽暴露衬底并在第一方向上延伸。
在一些实施方式中，沟槽设置在每个栅极结构的中心部分中的单元柱之间。第二隔离绝缘层与最靠近第二隔离绝缘层的单元柱之间的距离小于一对直接相邻的单元柱之间的距离。
在一些实施方式中，该半导体器件还包括：虚设柱，穿过水平间隔开的第一和第二最上部水平电极之间的栅极结构延伸到衬底。
在一些实施方式中，虚设柱设置在每个栅极结构的中心部分中的单元柱之间，虚设柱和与其相邻的单元柱布置成Z字形。
在一些实施方式中，虚设柱中的一个虚设柱与单元柱中的最靠近虚设柱中的该一个虚设柱的一个单元柱之间的距离大于一对直接相邻的单元柱之间的距离。
在一些实施方式中，单元柱是半导体柱。在此情况下，半导体器件还可以包括：在每个半导体柱与每个水平电极之间的电荷存储元件。
在一些实施方式中，电荷存储元件包括：电荷存储层；阻挡绝缘层，在电荷存储层与每个水平电极之间；以及隧道绝缘层，在电荷存储层和每个半导体柱之间。
在一些实施方式中，该半导体器件还包括：公共源极线，提供在与第一隔离绝缘层重叠的衬底中；以及位线，耦接到单元柱。
在一些实施方式中，单元柱是导电柱，半导体器件还包括：电荷存储元件，在每个导电柱与每个水平电极之间。在此情况下，电荷存储元件可以为可变电阻图案。
在另一个方面中，一种半导体器件包括：多个栅极结构，在衬底的顶表面上方间隔开。该多个栅极结构包括在与衬底的顶表面平行的第一方向上延伸的水平电极。隔离绝缘材料设置在栅极结构之间。多个单元柱贯穿水平电极并连接到衬底。多个单元柱包括最小间隔，该最小间隔由多个单元柱中的任两个之间的最短距离限定。水平电极的厚度大于单元柱的最小间隔。
在一些实施方式中，多个单元柱包括单元柱的第二最小间隔，该第二最小间隔由多个单元柱中的最靠近隔离绝缘材料的两个相邻单元柱之间的最短距离限定。水平电极的厚度大于单元柱的第二最小间隔。单元柱的第二最小间隔可以大于单元柱的第一最小间隔。
在一些实施方式中，多个单元柱包括最靠近隔离绝缘材料的第一单元柱和其次最靠近隔离绝缘材料的第二单元柱。第一单元柱和第二单元柱布置成Z字形。一对直接相邻的第一单元柱之间的距离可以等于或者大于一对直接相邻的第二单元柱之间的距离。
在一些实施方式中，第一单元柱的直径小于第二单元柱的直径。一对直接相邻的第一单元柱之间的距离可以大于第一单元柱中的一个第一单元柱与第二单元柱中的最靠近第一单元柱中的该一个第一单元柱的一个第二单元柱之间的距离。
根据另一个方面，一种半导体器件包括设置在衬底上方的第一和第二间隔开的栅极结构。每个栅极结构包括垂直堆叠的水平电极和在水平电极之间的绝缘图案。第一隔离绝缘层设置在栅极结构之间，多个单元沟道结构贯穿栅极结构并连接到衬底。栅极结构中的每个水平电极的厚度大于相邻的单元沟道结构之间的距离，其中单元沟道结构贯穿水平电极。
在一些实施方式中，每个栅极结构包括水平间隔开的第一和第二最上部水平电极。
第一和第二栅极结构的每个还可以包括填充沟槽的第二隔离绝缘层，该沟槽从栅极结构的顶表面经过垂直堆叠的水平电极延伸到衬底。该沟槽可以提供在每个栅极结构的中心部分中的单元沟道结构之间。第二隔离绝缘层与最靠近第二隔离绝缘层的单元沟道结构之间的距离可以小于一对直接相邻的单元沟道结构之间的距离。
在一些实施方式中，虚设柱经过水平间隔开的第一和第二最上部水平电极之间的栅极结构延伸到衬底。虚设柱可以设置在每个栅极结构的中心部分中的单元沟道结构之间，虚设柱和与其相邻的单元沟道结构可以布置成Z字形。虚设柱和单元沟道结构之间的距离可以小于一对直接相邻的单元沟道结构之间的距离。
在一些实施方式中，单元沟道结构是半导体柱，在每个半导体柱与每个水平电极之间具有电荷存储元件。电荷存储元件可以包括电荷存储层、在电荷存储层与每个水平电极之间的阻挡绝缘层以及在电荷存储层与每个半导体柱之间的隧道绝缘层。电荷存储元件可以是可变电阻图案。
根据另一个方面，一种半导体器件包括：栅极结构，设置在衬底上方，栅极结构包括垂直堆叠的水平电极以及在水平电极之间的绝缘图案。隔离绝缘层沿着栅极结构的一侧延伸。第一多个单元柱贯穿栅极结构并连接到衬底，第一多个单元柱的每个柱具有第一直径并位于与隔离绝缘层相距第一距离处。第二多个单元柱贯穿栅极结构并连接到衬底，第二多个单元柱的每个柱具有第二直径并位于与隔离绝缘层相距第二距离处。第一直径小于第二直径，第一距离小于第二距离。
在一些实施方式中，水平电极中的至少一个的厚度大于第一多个单元柱中的相邻柱之间的距离，其中所述柱贯穿水平电极。单元柱的每个可以包括内部柱形绝缘层和外部筒形导电层。
在一些实施方式中，第一多个单元柱包括第一列单元柱，第二多个单元柱包括第二列单元柱，第一列单元柱和第二列单元柱布置成Z字形。多个电荷存储元件可以位于垂直堆叠的水平电极与第一和第二多个单元柱之间。
根据其他的方面，一种提供半导体器件的方法包括：提供设置在衬底上方的栅极结构，该栅极结构包括垂直堆叠的水平电极和在水平电极之间的绝缘图案。还提供沿着栅极结构的一侧延伸的隔离绝缘层。还提供贯穿栅极结构并连接到衬底的第一多个单元柱，第一多个单元柱布置在与相邻于隔离绝缘层的栅极结构的侧面平行的列中。还提供贯穿栅极结构并连接到衬底的第二多个单元柱，第二多个单元柱布置在平行于并且相邻于第一多个单元柱的列中。水平电极中的至少一个的厚度大于第一多个单元柱中的相邻柱之间的距离，其中柱贯穿水平电极。
在一些实施方式中，第一和第二多个单元柱被提供为布置成Z字形图案的第一和第二列单元柱。第一列柱可以提供为具有第一直径的柱，第二列柱可以提供为具有小于第一直径的第二直径的柱。
在一些实施方式中，沟槽被提供在栅极结构中，其穿过水平电极和绝缘图案延伸到衬底。虚设柱可以提供在沟槽中。
附图说明
考虑附图和伴随的详细描述，本发明将变得更明显。
图1为示出根据本发明的实施方式的半导体器件的示意性方框图；
图2为示出图1的存储器单元阵列的示例的方框图；
图3为示出根据本发明的一些实施方式的半导体器件的存储器块的透视图；
图4A和图4B为图3的部分“A”的实施方式的放大图；
图5A至图5D为图3的部分“A”的实施方式的放大图；
图6A至图6D为图3的部分“A”的实施方式的放大图；
图7A为示出图3的存储器块的单元柱的布置的平面图；
图7B为示出图3的存储器块的水平电极的形状的平面图；
图7C为沿着图7B的线I-I’截取的截面图；
图8A至图13A和图16A是示出制造对应于图7B的实施方式的阶段的平面图；
图8B至图13B和图16B是对应于图7C的截面图；
图14是图13A的部分“B”的放大图，以示出用于水平电极的导电层的填充；
图15A是根据一般技术的对应于图14的截面图的图示；
图15B是根据本发明的方面的对应于图14的截面图的图示；
图17是示出根据本发明的方面的半导体器件的存储器块的另一实施方式的透视图；
图18A是示出图17的存储器块的单元柱的布置的平面图；
图18B是示出图17的存储器块的水平电极的形状的平面图；
图18C是沿着图18B的线I-I’截取的截面图；
图19A至图24A是示出对应于图18B的制造阶段的平面图；
图19B至图24B是对应于图18C的截面图；
图25是示出根据本发明的方面的半导体器件的存储器块的另一个实施方式的透视图；
图26A是示出图25的存储块的单元柱的布置的示例的平面图；
图26B是示出图25的存储块的水平电极的形状的平面图；
图26C是沿着图26B的线I-I’截取的截面图；
图27A至图32A是示出对应于图26B的制造阶段的平面图；
图27B至图32B是对应于图26C的截面图；
图33是示出根据本发明的方面的半导体器件的存储器块的另一个实施方式的透视图；
图34A是示出图33的存储器块的单元柱的布置的示例的平面图；
图34B是示出图33的存储器块的水平电极的形状的平面图；
图34C是沿着图34B的线I-I’截取的截面图；
图35A至图38A是示出对应于图34B的制造阶段的平面图；
图35B至图38B是示出对应于图34C的截面图；
图39是示出包括根据本发明的实施方式的半导体器件的电子系统的示例的示意方框图；图40是示出包括根据本发明的实施方式的半导体器件的存储器系统的示例的示意方框图；以及图41是示出包括根据本发明的实施方式的半导体器件的信息处理系统的示例的示意方框图。
具体实施方式
现在在下文将参照附图更全面地描述本发明的示例性实施方式和方面。本发明的优点和特征及其实现方法将从以下参照附图更详细描述的示例性实施方式而变得明显。然而，应当指出，本发明不限于以下的示例性实施方式，而是可以以不同的形式实施。因此，实施方式仅被提供来公开本发明并让本领域技术人员理解如何实施和使用本发明。在附图中，本发明的方面不限于这里提供的特定示例。还应指出，为了清晰，一些特征被夸大。
这里使用的术语仅为了描述特定实施方式的目的，而不旨在限制本发明。如这里使用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文另外明确地指示。如这里使用的，术语“和/或”包括相关列举项目的一个或多个的任意和所有组合。将理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在居间元件。
类似地，将理解，当一个元件诸如层、区域或衬底被称为“在”另一元件“上”时，它可以直接在该另一元件上，或者可以存在居间元件。相反，术语“直接”表示不存在居间元件。将进一步理解，术语“包括”、“包含”和/或“具有”当在这里使用时，指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但是并不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
为了易于描述，这里可以使用空间关系术语诸如“下面”、“之下”、“下”、“之上”、“上”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，空间关系术语旨在涵盖附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“之下”或“下面”的元件将取向为在其他元件或特征“之上”。因此，术语“之下”能够涵盖“之上”和“之下”两种取向。器件可以另外地取向(旋转90度或在其他取向)，这里使用的空间关系描述语被相应地解释。
此外，这些空间关系术语诸如“之上”和“之下”当在这里使用时具有它们通常宽泛的含义—例如，元件A能够在元件B上方，即使当在两个元件上向下观看时它们之间没有重叠(就如同天空中的某物通常在地面上的某物上方，即使没有在正上方)。
另外，详细描述中的实施方式将以截面图作为本发明的实施方式的理想示范性视图来描述。因此，示范性视图的形状可以根据制造技术和/或可允许的误差而修改。因而，本发明的实施方式没有被限制到示例性视图中所示的特定形状，而是可以包括可根据制造工艺产生的其他形状。在附图中举例示出的区域具有一般的特性，并被用于示出元件的特定形状。因此，这不应被解释为限制本发明的范围。
还将理解，虽然这里可以使用术语第一、第二、第三等来描述不同的元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在一些实施方式中的第一元件可以在其他实施方式中被称为第二元件而没有背离本发明的教导。这里解释和示出的本发明的方面的示范性实施方式包括其互补对应物。在整个说明书中相同的附图标记或者相同的附图标识表示相同的元件。
此外，这里参照作为理想化的示范性图示的截面图和/或平面图来描述示范性实施方式。因此，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因而，示范性实施方式不应被解释为限于这里示出的区域的形状，而是包括由例如制造引起的形状的偏差。例如，示出为矩形的蚀刻区域将通常具有圆化的特征或弯曲的特征。因此，在附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制示例实施方式的范围。
如这里使用的，术语诸如“相同”、“平面的”或者“共平面的”在指代取向、布局、位置、形状、尺寸、数量或者其他测量时，其不一定表示恰好相同的取向、布局、位置、形状、尺寸、数量或者其他测量，而是旨在涵盖在可接受变化之内的几乎相同的取向、布局、位置、形状、尺寸、数量或者其他测量，该可接受变化可能例如由于制造工艺而发生。
除非另行定义，这里使用的所有术语(包括技术术语和科学术语)都具有本公开所属领域内的普通技术人员所通常理解的同样的含义。还将理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域和/或本申请的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
在本说明书中，单元柱之间的距离被定义为彼此相邻的一对单元柱的外侧壁之间的最短距离。在本说明书中，水平电极的厚度和相邻的单元柱之间的距离的比较被提供在该结构中的基本上相同的水平处，诸如在衬底上方的相同高度处。
现在将参照附图详细地描述本发明的各个方面的实施方式。
图1是示出根据本发明的实施方式的半导体器件的示意方框图。参照图1，根据本发明的实施方式的半导体器件可以包括存储器单元阵列10、地址解码器20、读/写电路30、数据输入与输出(I/O)电路40和控制逻辑电路50。
存储器单元阵列10可以通过多个字线WL连接到地址解码器20并可以通过位线BL连接到读/写电路30。存储器单元阵列10包括多个存储器单元。例如，存储器单元阵列10可以配置为在一个存储器单元中存储一个或多个位。
地址解码器20可以通过字线WL连接到存储器单元阵列10。地址解码器20配置为响应于控制逻辑电路50的控制而操作。地址解码器20可以从半导体器件的外部接收地址信号ADDR。地址解码器20解码接收的地址信号ADDR的行地址信号以选择多个字线WL中的相应的字线。另外，地址解码器20解码接收的地址信号ADDR的列地址信号，然后将解码的列地址信号传输到读/写电路30。例如，地址解码器20可以包括众所周知的部件，诸如行解码器、列解码器和地址缓冲器。
读/写电路30可以通过位线BL连接到存储器单元阵列10并可以通过数据线DL连接到数据I/O电路40。读/写电路30可以响应于控制逻辑电路50的控制而操作。读/写电路30配置为接收解码的列地址信号。读/写电路30通过利用解码的列地址来选择位线BL中的一个。例如，读/写电路30从数据I/O电路40接收数据并将接收的数据写入到存储器单元阵列10中。读/写电路30从存储器单元阵列10读出数据并将读出的数据传输到数据I/O电路40。读/写电路30可以从存储器单元阵列10的第一存储区读出数据并可以将读出的数据写入到存储器单元阵列的第二存储区中。例如，读/写电路30可以配置为执行回拷(copy-back)操作。
读/写电路30可以包括诸如页缓冲器(或页寄存器)和列选择电路的部件。在其他的实施方式中，读/写电路30可以包括诸如感测放大器、写驱动器和列选择电路的部件。
数据I/O电路40可以通过数据线DL连接到读/写电路30。数据I/O电路40响应于控制逻辑电路50的控制而操作。数据I/O电路40配置为与外部系统交换数据DATA。数据I/O电路40配置为通过数据线DL将从外部系统传输的数据DATA传输到读/写电路30。数据I/O电路40配置为将通过数据线DL从读/写电路30传输的数据DATA输出到外部系统。例如，数据I/O电路40可以包括诸如数据缓冲器的部件。
控制逻辑电路50可以连接到地址解码器20、读/写电路30以及数据I/O电路40。控制逻辑电路50被配置为控制半导体器件的操作。控制逻辑电路50可以响应于从外部系统传输的控制信号CTRL来操作。
图2是示出图1的存储器单元阵列的示例的方框图。参照图2，存储器单元阵列10可以包括多个存储器块BLK1至BLKN。存储器块BLK1至BLKN的每个可以具有三维(3D)结构(例如，垂直结构)。例如，存储器块BLK1至BLKN的每个可以包括在垂直方向上延伸的多个单元串。
图3是示出根据本发明的一些方面的半导体器件的存储器块的一部分的透视图。参照图3，衬底110被提供。衬底110可以具有第一导电类型(例如，P型)。缓冲电介质层121提供在衬底110上。缓冲电介质层121可以例如是硅氧化物层。栅极结构的水平电极和绝缘图案125提供在缓冲电介质层121上方。水平电极彼此间隔开使绝缘图案125位于其间。
水平电极包括第一至第七水平电极G1至G7，如图3所示。G6和G7可以被称为最上部栅极结构，因为它们位于其各自的栅极结构中任意电极中的衬底110上方的最远处。如图3中可以看到，在包含G7的栅极结构中，存在通过该栅极结构中的沟槽分离的两个最上部电极。
绝缘图案125可以包括硅氧化物。缓冲电介质层121可以比绝缘图案125薄。水平电极G1至G7可以包括诸如掺杂的硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任意组合的材料。图4A示出水平电极G1至G7的细节，以G4为例，说明性地形成为包括掺杂的硅、金属(例如钨)或金属氮化物。图4B示出水平电极G1至G7的另一示例，其中每个水平电极包括掺杂的多晶硅P和金属硅化物M。图4A和图4B的其他细节可以在下面对图5A的描述中找到。
中空区域S可以提供在水平电极G1至G7中。中空区域S对应于栅极结构中没有填充构成水平电极G1至G7的材料的空区域。每个中空区域S的横截面可以具有狭缝形状。绝缘图案125和水平电极G1至G7被垂直地堆叠，并在与由衬底110的顶表面限定的平面平行的第一方向D1上延伸。每个栅极结构G可以包括堆叠的绝缘图案125和水平电极G1至G7。栅极结构G可以在与第一方向D1交叉的第二方向D2上彼此面对，第二方向D2说明性地垂直于D1并平行于衬底110的顶表面的平面。
在图3中，在一个栅极结构G中示出多个最上部的水平电极和一个最下部的水平电极。然而，这不是对本发明的限制。最上部的第六和第七水平电极G6和G7可以在第二方向D2上彼此分离，并可以在第一方向D1上延伸。在图3中，最上部的水平电极是两个。然而，本发明不限于此。最上部的水平电极可以是两个或更多个。
在第一方向D1上延伸的隔离区131可以提供在栅极结构G之间。隔离区131和栅极结构G可以在第二方向D2上交替地布置。隔离区131可以用第一隔离绝缘层136填充，如图7B和图7C所示。公共源极线CSL提供在隔离区131下方的衬底110中。公共源极线CSL可以彼此间隔开，并可以在衬底110中在第一方向D1上延伸。公共源极线CSL可以具有与第一导电性不同的第二导电性(例如，N型)。虽然没有在图3中示出，但是公共源极线CSL可以包括提供在衬底和最下部的第一水平电极G1之间并在第一方向D1上延伸的导线。
如图3和图7C所示，多个单元柱PL贯穿水平电极G1至G7并连接到衬底110。每个单元柱PL具有从衬底110向上(即，在第三方向D3上，垂直于D1和D2以及衬底110的顶表面)延伸的长轴。多个单元柱PL可以布置成Z字形。换句话说，多个单元柱PL可以交替地在第一方向D1上偏移。单元柱PL的第一端部可以连接到衬底110，单元柱PL的第二端部可以连接到在第二方向D2上延伸的上部互连。上部互连可以包括在第二方向上延伸并彼此相邻的第一上部互连BL1和第二上部互连BL2。
数据存储元件135可以提供在每个单元柱PL与水平电极G1至G7的每个之间。可选地，栅极绝缘层而不是数据存储元件135可以提供在每个单元柱PL与最上部和最下部的水平电极G1、G6和G7的每个之间。
在一个方面中，单元柱PL可以包括半导体材料。每个单元柱PL可以例如具有实心的柱形结构或中空的圆柱形结构(例如，通心粉形状)。具有通心粉形状的单元柱PL的内部区域可以用填充绝缘层127填充。填充绝缘层127可以由硅氧化物层形成。单元柱PL与衬底110可以是具有连续结构的半导体。在这种情况下，单元柱PL可以是单晶半导体。可选地，衬底110和每个单元柱PL可以在两者之间具有不连续的界面。在这种情况下，单元柱PL可以是具有多晶或非晶结构的半导体柱。导电图案128可以提供在每个单元柱PL的一个端部上。
尽管所示出的实施方式示出了具有大致圆形横截面的单元柱PL，但是本发明的方面并不要求这种特定的结构。其他的结构诸如具有可以不同地是椭圆形、六边形、矩形等的横截面的垂直延伸的单元沟道结构可以被用来实现柱。在考虑柱的直径是重要的情况下，技术人员将理解如何确定具有非圆形横截面的柱的有效直径(例如，对于等边六边形通常使用一个边的长度的两倍，或者对于矩形使用角落至角落的对角线长度，或者对于椭圆形使用大直径和小直径的平均值，等)。此外，本发明的方面的实施方式可以包括其他的单元沟道结构，这些其他的单元沟道结构不能被称为柱。术语单元沟道结构是指其通常用于栅电极，例如在不同的图4至图6中所示，其中单元沟道结构(例如，单元柱)提供晶体管沟道，诸如在存储器单元或者选择晶体管中使用的类型。
多个单元串可以提供在上部互连BL1和BL2与公共源极线CSL之间。上部互连BL1和BL2可以是快闪存储器器件的位线。一个单元串可以包括连接到上部互连BL1和BL2之一的上部选择晶体管、连接到公共源极线CSL的下部选择晶体管以及提供在上部选择晶体管与下部选择晶体管之间的多个存储器单元。第一水平电极G1可以是下部选择晶体管的下部选择栅极。第二至第五水平电极G2至G5可以是多个存储器单元的单元栅极。第六和第七水平电极G6和G7可以是上部选择晶体管的上部选择栅极。多个存储器单元提供在一个单元柱PL上。下部选择栅极可以是快闪存储器器件的接地选择栅极。上部选择栅极可以是快闪存储器器件的串选择栅极。
图5A至图5D是图3的部分“A”的放大图，并且类似于图4A和图4B，示出电极G4作为用于电极G1至G7的结构的实施方式的示例。参照图5A，数据存储元件135可以包括与水平电极G1至G7的每个相邻的阻挡绝缘层135c、与每个单元柱PL相邻的隧道绝缘层135a以及在阻挡绝缘层135c与隧道绝缘层135a之间的电荷存储层135b。数据存储元件135可以在水平电极G1至G7与绝缘图案125之间延伸。阻挡绝缘层135c可以包括高k电介质层(例如，铝氧化物层或铪氧化物层)。阻挡绝缘层135c可以是由多个薄膜构成的多层。例如，阻挡绝缘层135c可以包括铝氧化物层和/或铪氧化物层，铝氧化物层和铪氧化物层的堆叠顺序可以是不同的。电荷存储层135b可以是包括导电纳米颗粒的绝缘层或电荷捕获层。电荷捕获层可以包括例如硅氮化物层。隧道绝缘层135a可以包括硅氧化物层。
参照图5B至图5D，数据存储元件135的至少一部分可以在绝缘图案125和单元柱PL之间延伸(不同于图3、图4A、图4B和图5A的所示出的实施方式)。参照图5B，隧道绝缘层135a可以延伸为设置在单元柱PL和绝缘图案125之间，电荷存储层135b和阻挡绝缘层135c可以延伸为设置在水平电极G1至G7的每个和绝缘图案125之间。参照图5C，隧道绝缘层135a和电荷存储层135b可以延伸为设置在单元柱PL和绝缘图案125之间，阻挡绝缘层135c可以延伸为设置在水平电极G1至G7的每个和绝缘图案125之间。参照图5D，隧道绝缘层135a、电荷存储层135b以及阻挡绝缘层135c可以延伸为设置在单元柱PL和绝缘图案125之间。
在另一个方面中，单元柱PL可以是导电柱。单元柱PL可以包括诸如掺杂的半导体、金属、导电金属氮化物、金属硅化物以及纳米结构(例如，碳纳米管或石墨烯)的导电材料中的至少一种。电荷存储元件135可以是可变电阻图案。可变电阻图案可以包括具有可变电阻特性的一种或多种材料。换句话说，具有可变电阻特性的材料的电阻是可变的。
图6A至图6D是图3的部分“A”的放大图。参照图6A，数据存储元件135可以被限制在每个水平电极G1至G7和每个单元柱PL之间。可选地，参照图6B和图6C，数据存储元件135可以延伸为设置在单元柱PL和绝缘图案125之间或者在每个水平电极G1至G7和绝缘图案125之间。
在一些实施方式中，数据存储元件135可以包括其电阻可通过利用经过与其相邻的电极的电流产生的热而改变的材料。例如，数据存储元件135可以包括相变材料。相变材料可以包括锑(Sb)、碲(Te)和硒(Se)中的至少一种。例如，相变材料可以包括硫族化物，其包括约20％至约80％的碲(Te)、约5％至约50％的锑(Sb)、以及锗(Ge)。此外，相变材料还可以包括杂质，该杂质包括氮(N)、氧(O)、碳(C)、铋(Bi)、铟(In)、硼(B)、锡(Sn)、硅(Si)、钛(Ti)、铝(Al)、镍(Ni)、铁(Fe)、镝(Dy)和镧(La)中的至少一种。可选地，可变电阻图案可以由例如GeBiTe、InSb、GeSb和GaSb中的一种形成。
在其他的实施方式中，数据存储元件135可以包括薄层结构，该薄层结构的电阻能够通过流经该薄层结构的电流利用自旋扭矩转移而改变。数据存储元件135可以具有被配置为表现磁阻特性的薄层结构。数据存储元件135可以包括至少一种铁磁材料和/或至少一种反铁磁材料。
在其他的实施方式中，数据存储元件135可以包括钙钛矿化合物或过渡金属氧化物的至少一种。例如，数据存储元件135可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、(Pr,Ca)MnO3(PCMO)、锶钛氧化物、钡锶钛氧化物、锶锆氧化物、钡锆氧化物和钡锶锆氧化物中的至少一种。
根据本发明的另一方面，现在参照图6D，一些实施方式包括进一步形成在每个数据存储元件135与水平电极G1至G7中的一些或全部之间的具有自整流特性的至少一种材料SW(例如，PN结二极管)。
在下文将更详细地描述根据本发明的一些实施方式的包括栅极结构和单元沟道结构诸如柱的半导体器件的方面。图7A为示出图3的存储器块的单元柱的布置的平面图。图7B为示出图3的存储器块的水平电极的形状的平面图。图7C为沿着图7B的线I-I’截取的截面图。在图7A和图7B中，为了附图的简化，数据存储元件135没有被示出。
参照图7A、图7B和图7C，隔离区131用第一隔离绝缘层136填充。如图7B和图7C所示，中空区域S提供在单元柱PL之间的水平电极G1至G7中。
单元柱PL可以包括第一组PLG1和第二组PLG2。每个组PLG1和PLG2可以包括在最靠近第一隔离绝缘层136的第一部分中的第一单元柱PL1和在其次最靠近第一隔离绝缘层136的第二部分中的第二单元柱PL2。所述部分可以被称为列，因为它们是在方向D1上延伸的柱的列形布置。组PLG1和PLG2可以在第二方向D2上彼此相邻。一个组(例如，PLG1)可以直接相邻于且平行于另一个组(例如，PLG2)。第二单元柱PL2可以在第一方向D1上从第一单元柱PL1偏移。偏移距离可以为单元柱在第一方向D1上的节距的大约一半。第一单元柱PL1和第二单元柱PL2可以在第一方向D1上彼此交替地偏移。
如图7A至图7C所示，一个组(例如，PLG1)的单元柱PL1和PL2可以以与相邻于该一个组的另一个组(例如，PLG2)相同的形式布置。通过如图7A和图7B所示的柱的间隔，六个柱PL的组可以形成基本等边六边形图案，如也在图14中示出的。可选地，一个组(例如，PLG1)的单元柱和相邻于该一个组的另一个组(例如，PLG2)的单元柱可以是镜面对称的(见图18A，其中PLG1和PLG2关于沟槽132的纵轴是镜面对称的)。在图7A至图7C中，一个组具有沿着两列布置的单元柱PL1和PL2。然而，本发明的实施方式不限于此。在其他的实施方式中，例如，一个组可以具有沿着两列或更多列布置的单元柱。在图7A至图7C中，两个组设置为在一个栅极结构中彼此平行。然而，本发明不限于此。两个或更多个组可以设置为在一个栅极结构中彼此平行。
一个组PLG1或PLG2的单元柱可以耦接到一个上选择栅极G6或G7。
根据本发明的实施方式，如图7A和图7C所示，水平电极G1至G7的每个的厚度Lg大于最靠近第一隔离绝缘层136且彼此直接相邻的单元柱(例如，第一单元柱PL1)之间的距离另外，水平电极G1至G7的每个的厚度Lg可以大于彼此直接相邻的单元柱PL之间的距离和中的最小值。一般来说，Lg可以大于任意柱与其最靠近的相邻柱之间的任意距离。
单元柱PL之间的距离可以是不均匀的。单元柱之间的距离被定义为彼此相邻的一对单元柱的侧壁之间的距离。靠近第一隔离绝缘层136并且彼此相邻的至少一对单元柱之间的距离可以大于远离第一隔离绝缘层136并且彼此相邻的至少一对单元柱之间的距离。换句话说，最靠近第一隔离绝缘层136并且彼此相邻的单元柱之间的距离可以大于其他单元柱之间的距离。
单元柱之间的距离可以取决于单元柱的节距和/或单元柱的直径来确定。例如，最靠近第一隔离绝缘层136的第一单元柱PL1的直径R1可以小于远离第一隔离绝缘层136的第二单元柱PL2的直径R2。
直接相邻的第一单元柱PL1之间的距离可以大于直接相邻的第二单元柱PL2之间的距离直接相邻的第一单元柱PL1之间的距离可以大于第一单元柱PL1中的一个和与其最靠近的第二柱PL2中的一个之间的距离直接相邻的第二单元柱PL2之间的距离可以小于第一单元柱PL1中的一个和与其最靠近的第二单元柱PL2中的一个之间的距离直接相邻的第二单元柱PL2之间的距离可以大于在栅极结构G的中心部分中直接相邻的单元柱之间的距离换句话说，直接相邻的第二单元柱PL2之间的距离可以大于第一组PLG1的第二单元柱PL2中的一个和与其最靠近的第二组PLG2的第二单元柱PL2中的一个之间的距离
上部互连可以包括第一上部互连BL1和第二上部互连BL2。在一个组中的第一单元柱PL1和第二单元柱PL2可以通过不同的上部互连而连接。第一组PLG1的第一单元柱PL1和第二组PLG2的第二单元柱PL2可以连接到第一上部互连BL1。第一组PLG1的第二单元柱PL2和第二组PLG2的第一单元柱PL1可以连接到第二上部互连BL2。第一上部互连BL1可以直接相邻于第二上部互连BL2。
现在将参照图8A至图13A和图16A(其为对应于图7B的平面图)以及图8B至图13B和图16B(其为对应于图7C的截面图)来描述制造图3的半导体器件的方法。
参照图8A和图8B，提供衬底110。衬底110可以具有第一导电类型(例如，P型)。缓冲电介质层121可以形成在衬底110上。缓冲电介质层121可以例如为硅氧化物层。缓冲电介质层121可以通过例如热氧化工艺来形成。牺牲层123和绝缘层124可以提供为交替地堆叠在缓冲电介质层121上。最上面的绝缘层的厚度可以大于其他绝缘层的厚度。绝缘层124可以为例如硅氧化物层。牺牲层123可以包括具有不同于缓冲电介质层121和绝缘层124的湿蚀刻特性的材料。例如，每个牺牲层123可以包括硅氮化物层、硅氮氧化物层、多晶硅层、或多晶硅锗层。牺牲层123和绝缘层124可以通过例如化学气相沉积(CVD)方法形成。
参照图9A和图9B，单元孔126形成为贯穿缓冲电介质层121、牺牲层123和绝缘层124。单元孔126暴露衬底110。单元孔126的布置可以与参照图7A描述的单元柱PL的布置相同。
参照图10A和图10B，单元柱PL分别形成在单元孔126中。在一个方面中，单元柱PL可以包括具有第一导电类型的半导体层。半导体层可以形成为部分地填充单元孔126，然后绝缘材料可以形成在半导体层上以完全地填充单元孔126。半导体层和绝缘材料可以被平坦化以暴露最上面的绝缘层。因此，单元柱PL可以形成为具有中空圆筒形状，其内部区域用填充绝缘层127填充。在其他的实施方式中，半导体层可以形成为完全填充单元孔126。在这种情况下，填充绝缘层被省略。单元柱PL的上端部可以凹陷得低于最上部的绝缘层的顶表面。导电图案128可以分别形成在单元孔126中的凹陷的单元柱PL上。导电图案128可以由导电材料诸如掺杂的多晶硅或金属形成。第二导电类型的掺杂剂离子可以被注入到导电图案128和单元柱PL的上部分中以形成漏极区。例如，第二导电类型可以是N型。
在另一个方面中，单元柱PL可以包括导电材料诸如掺杂的半导体材料、金属、导电的金属氮化物、金属硅化物以及纳米结构(例如，碳纳米管或石墨烯)中的至少一种。
参照图11A和图11B，绝缘层124、牺牲层123以及缓冲电介质层121可以被连续地图案化以形成彼此间隔开的隔离区131。隔离区131可以在第一方向上延伸并可以暴露衬底110。图案化的绝缘层124对应于绝缘图案125。
参照图12A和图12B，由隔离区131暴露的牺牲层123可以被选择性地去除以形成凹入区域133。凹入区域133对应于牺牲层123被去除的区域。凹入区域133由单元柱PL和绝缘图案125限定。如果牺牲层123包括硅氮化物层或硅氮氧化物层，则牺牲层123的去除工艺可以利用包括磷酸的蚀刻溶液来执行。单元柱PL的侧壁被凹入区域133部分地暴露。
参照图13A和图13B，数据存储元件135形成在每个凹入区域133中。
在一个方面中，数据存储元件135可以包括接触单元柱PL的隧道绝缘层、在隧道绝缘层上的电荷存储层、以及在电荷存储层上的阻挡绝缘层(见图5A)。在此情况下，单元柱PL可以是半导体柱。隧道绝缘层可以包括硅氧化物层。通过凹入区域133暴露的单元柱PL可以被热氧化以形成隧道绝缘层。可选地，隧道绝缘层可以通过原子层沉积(ALD)工艺来形成。电荷存储层可以是包括导电纳米颗粒的绝缘层或电荷捕获层。电荷捕获层可以包括例如硅氮化物层。阻挡绝缘层可以包括高k电介质层(例如，铝氧化物层或铪氧化物层)。阻挡绝缘层可以是由多个薄膜构成的多层。例如，阻挡绝缘层可以包括铝氧化物层和/或铪氧化物层，铝氧化物层和铪氧化物层的堆叠顺序可以是不同的。电荷存储层和阻挡绝缘层的每个可以通过具有良好的台阶覆盖特性的原子层沉积(ALD)方法和/或化学气相沉积(CVD)方法来形成。可选地，如果数据存储元件135具有图5B至图5D的结构中的一种，则被包括在数据存储元件135中的隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个可以在形成单元柱PL之前形成在单元孔126中。
在另一个方面中，数据存储元件135可以是可变电阻图案(见图6A至图6C)。可变电阻图案可以包括具有通过使电流从其流过而选择性改变的电阻的材料中的至少一种。换言之，可变电阻图案可以包括具有可变电阻特性的材料。在此情况下，单元柱PL可以是包括至少一种导电材料诸如掺杂的半导体、金属、导电的金属氮化物、金属硅化物以及纳米结构(例如，碳纳米管或石墨烯)的导电柱。如果数据存储元件135包括图6B的结构，则数据存储元件135可以在形成单元柱PL之前形成在单元孔126中。
导电层134形成在凹入区域133中的数据存储元件135上。导电层134可以由诸如掺杂的多晶硅层、金属层(例如，钨层)、金属氮化物层以及金属硅化物层的材料形成。导电层134可以通过CVD方法或ALD方法形成。如果导电层134是金属硅化物层，则形成导电层134可以包括：形成多晶硅层、去除多晶硅层的与隔离区131相邻的部分以使多晶硅层凹进、在凹进的多晶硅层上形成金属层、热处理金属层、以及去除未反应的金属层。用于金属硅化物层的金属层可以包括钨、钛、钴或镍。
图14是图13A的部分“B”的放大图以示出用于水平电极的导电层的填充。图15A是根据一般技术的对应于图14的截面图的图示。图15B是根据本发明的方面的对应于图14的截面图的图示。间隔①、②和④分别对应于图7A中对于和所示的相关位置。
参照图14，将更详细地描述用导电层134填充凹入区域133的工艺。导电层134从隔离区131提供到凹入区域133中。
参照图14和图15A，在一般技术中，凹入区域133的高度Lg(即，每个水平电极的厚度)小于最靠近隔离区131并且彼此相邻的单元柱PL之间的距离因此，随着时间过去(t1→t2)，在远离隔离区131的单元柱之间的间隔④用导电层134完全填充之前，最靠近隔离区131的单元柱之间的间隔①用导电层134填充或堵住。因此，在导电层134内产生大的中空区域S。随着与隔离区131的距离增加，导电层134的水平厚度可以逐渐地减小。中空区域S可能彼此连接以在一个方向(例如，第一方向D1)上延伸。
在此情况下，会导致各种问题。首先，水平电极的电阻会增加。特别地，与远离隔离区131的第二单元柱PL2相邻形成的水平电极的电阻会非常大。因此，施加到相邻于第二单元柱PL2的数据存储元件的电压或电流会小于施加到相邻于第一单元柱PL1的数据存储元件的电压或电流。其次，绝缘图案125、数据存储元件135和/或单元柱PL可能在后续的工艺期间被渗入到或限制在中空区域S中的化学物质损坏。因此，水平电极之间和/或水平电极与单元柱之间的电绝缘特性会恶化。数据存储元件135的数据存储特性会受到不利影响。
参照图15B，根据本发明的实施方式，凹入区域133的高度Lg(即，每个水平电极的厚度)大于单元柱PL之间的距离和因此，在初始时间t1，远离隔离区131的单元柱之间的间隔④用导电层134完全地填充，但是靠近隔离区131的单元柱PL之间的间隔①、②和③没有用导电层134完全地填充。随着时间过去(t1→t2)，靠近隔离区131的单元柱PL之间的间隔用导电层134顺序地填充。换言之，导电层134将间隔④、③、②和①以此顺序填充。因此，在导电层134内的中空区域S不会产生，或者中空区域S的尺寸可以被减小或最小化。
此外，由于单元柱PL如参照图7A所述地布置，所以导电层134可以容易地提供到单元柱PL之间的凹入区域133中。因此，中空区域S的尺寸可以被更多地减小，或者中空区域S可以被去除。
参照图16A和图16B，形成在凹入区域133之外的导电层134被去除。因此，水平电极G1至G7形成在凹入区域133中。如参照图7A所述，最上部的水平电极被分成第六水平电极G6和第七水平电极G7。第六水平电极G6和第七水平电极G7在第一方向上延伸。
隔离区131中的导电层被去除以暴露衬底110。第二导电类型的掺杂剂离子可以大量地(heavily)提供到暴露的衬底110中，从而形成公共源极线CSL。
再次参照图7B和图7C，第一隔离绝缘层136形成为填充隔离区131。布置在第二方向上的单元柱PL可以共同地连接到一个上部互连BL1或BL2。
根据本发明的方面，通过控制单元柱PL的布置和水平电极G1至G7的厚度，可以改善水平电极的导电性、电绝缘特性和/或数据存储特性。
图17是示出根据本发明的半导体器件的存储器块的另一实施方式的透视图。图18A是示出图17的存储器块的单元柱的布置的平面图。图18B是示出图17的存储器块的水平电极的形状的平面图。图18C是沿着图18B的线I-I'截取的截面图。在图18中，为了附图的简化，没有示出数据存储元件135。
在本实施方式中，将省略或简要地提及对于与参照图3和图7A至图7C所描述的相同的技术特征的描述。将主要地描述本实施方式与图3和图7A至图7C的实施方式之间的差异。
参照图17、图18A、图18B和图18C，一组单元柱(例如，PLG1)和与其相邻的另一组(例如，PLG2)可以包括镜面对称布置的单元柱。可选地，彼此相邻的组PLG1和PLG2可以具有以相同的形式布置的单元柱(见图7A)。
上部互连可以包括第一上部互连BL1和第二上部互连BL2。在一个组中的第一单元柱PL1和第二单元柱PL2可以连接到彼此不同的上部互连。第一组PLG1的第一单元柱PL1和第二组PLG2的第一单元柱PL1可以连接到第一上部互连BL1。第一组PLG1的第二单元柱PL2和第二组PLG2的第二单元柱PL2可以连接到第二上部互连BL2。第一上部互连BL1直接相邻于第二上部互连BL2。
每个栅极结构G可以被分成在第二方向D2上彼此分离的子栅极结构。沟槽132可以贯穿栅极结构G以暴露衬底110并可以在第一方向D1上延伸。沟槽132可以提供在位于栅极结构的中心部分中的单元柱PL之间。沟槽132可以提供在最上部的水平电极G6和G7之间。第二隔离绝缘层137填充沟槽132。第二隔离绝缘层137的宽度可以小于第一隔离绝缘层136的宽度。
根据本发明的方面，水平电极G1至G7的每个的厚度Lg大于最靠近第一隔离绝缘层136并且彼此直接相邻的单元柱(即，第一单元柱PL1)之间的距离此外，水平电极G1至G7的每个的厚度Lg可以大于相邻的单元柱之间的距离和中的最小值。单元柱之间的距离和可以大于最靠近第二隔离绝缘层137的单元柱与第二隔离绝缘层137之间的距离
现在将参照图19A至图24A和图19B至图24B描述制造图17的半导体器件的方法，图19A至图24A是对应于图18B的平面图，图19B至图24B是对应于图18C的截面图。
参照图19A至图21A和图19B至图21B，通过参照图8A至图10A和图8B至图10B描述的方法，单元柱PL可以形成为贯穿堆叠在衬底110上的缓冲电介质层121、牺牲层123和绝缘层124。单元柱PL可以如参照图18A所述地布置。
参照图22A和图22B，缓冲电介质层121、牺牲层123和绝缘层124可以被图案化以形成暴露衬底110并在第一方向上延伸的沟槽132。第二隔离绝缘层137形成为填充沟槽132。第二隔离绝缘层137可以例如为硅氧化物层。隔离区131被形成。沟槽132形成在隔离区131之间。图案化的绝缘层124是绝缘图案125。
参照图23A和图23B，被隔离区131暴露的牺牲层123被选择性地去除以形成凹入区域133，如参照图12A和图12B所述的。
参照图24A和图24B，水平电极可以通过参照图14、图15A、图15B、图16A和图16B描述的方法来形成。第二隔离绝缘层137可以进一步减小由置换工艺引起的水平电极内中空区域S的大小，或者可以导致中空区域S的完全消除。
第二导电类型的掺杂剂离子可以大量地提供到暴露的衬底110中以形成公共源极线CSL。再次参照图18B和图18C，第一隔离绝缘层136可以形成为填充隔离区131。布置在第二方向D2上的单元柱PL可以共同连接到一个上部互连BL1或BL2。
图25是示出根据本发明的方面的半导体器件的存储器块的另一个实施方式的透视图。图26A是示出图25的存储器块的单元柱的布置的示例的平面图。图26B是示出图25的存储器块的水平电极的形状的平面图。图26C是沿着图26B的线I-I’截取的截面图。
在本实施方式中，将省略或简要地提及对于与参照图17和图18A至图18C所描述的相同的技术特征的描述。将主要地具体描述本实施方式与图17和图18A至图18C的实施方式之间的差异。
参照图25、图26A、图26B和图26C，虚设柱DL提供在虚设孔138中，虚设孔138贯穿最上部的水平电极G6和G7之间的栅极结构G以暴露衬底110。虚设柱DL布置在第一方向D1上。
虚设柱DL提供在位于栅极结构G的中心部分中的单元柱PL之间。虚设柱DL可以是绝缘柱。虚设柱DL的顶表面可以低于单元柱PL的顶表面。虚设柱DL和与其相邻的单元柱PL(例如，第二单元柱PL2)可以沿着第一方向D1布置成Z字形的布局或取向。虚设柱DL的直径可以不同于单元柱PL的直径。例如，虚设柱DL的直径可以等于或者小于单元柱PL的直径。
根据本发明的方面，水平电极G1至G7的每个的厚度Lg大于最靠近第一隔离绝缘层136并且彼此直接相邻的单元柱(即，第一单元柱PL1)之间的距离水平电极G1至G7的每个的厚度Lg可以大于直接相邻的柱PL和DL之间的距离和中的最小值。单元柱PL之间的距离 和可以大于虚设柱DL和与其最靠近的单元柱之间的距离相邻于第一单元柱PL1的中空区域S可以具有小于相邻于虚设柱DL的中空区域的尺寸或者可以不存在。虚设柱DL可以在第一方向D1和第二方向D2上将相邻于虚设柱DL的中空区域S分离。
现在将参照图27A至图32A和图27B至图32B描述制造图25的半导体器件的方法，图27A至图32A为对应于图26B的平面图，图27B至图32B为对应于图26C的截面图。
参照图27A至图29A和图27B至图29B，通过参照图8A至图10A和图8B至图10B描述的方法，单元柱PL可以形成为贯穿堆叠在衬底110上的缓冲电介质层121、牺牲层123和绝缘层124。单元柱PL可以如参照图26A所述地布置。
参照图30A和图30B，虚设孔138形成为贯穿绝缘层124、牺牲层123和缓冲电介质层121。虚设孔138暴露衬底110。虚设孔138可以提供在单元柱PL之间，所述单元柱PL设置在后续工艺中形成的栅极结构G的中心部分中。虚设孔138布置在第一方向上。虚设孔138和与其直接相邻的单元柱PL(例如，第二单元柱PL2)可以沿着第一方向布置成Z字形形式。虚设孔138的直径可以小于单元柱PL的直径。
虚设柱DL分别形成在虚设孔138中。虚设柱DL可以由绝缘材料(例如，硅氧化物)形成。
参照图31A、图32A、图31B和图32B，水平电极(G1至G7)可以通过参照图14、图15A、图15B、图16A和图16B描述的方法形成。虚设柱DL可以进一步减小由置换工艺引起的水平电极内中空区域S的大小，或者可以完全消除任何中空区域S。特别地，由于虚设柱DL形成在最远离隔离区131的单元柱PL之间，所以可以有效地减小最远离隔离区131的单元柱PL之间的中空区域S的尺寸，或者可以消除中空区域S。
最上部的水平电极可以沿着虚设柱DL切割，以分成第六水平电极G6和第七水平电极G7。此时，虚设柱DL将如图32B所示地凹进。
第二导电类型的掺杂剂离子可以大量地提供到被隔离区131暴露的衬底110中，从而形成公共源极线CSL。再次参照图26B和图26C，第一隔离绝缘层136可以形成为填充隔离区131。布置在第二方向D2上的单元柱PL可以共同连接到一个上部互连BL1或BL2。
图33是示出根据本发明的方面的半导体器件的存储器块的另一个实施方式的透视图。图34A是示出图33的存储器块的单元柱的布置的示例的平面图。图34B是示出图33的存储器块的水平电极的形状的平面图。图34C是沿着图34B的线I-I’截取的截面图。在图34B中，为了附图简化的目的，没有示出数据存储元件135。
参照图33、图34A、图34B和图34C，将描述根据另一些实施方式的半导体器件。在本实施方式中，将省略或简要地提及对于与参照图17和图18A至图18C所描述的相同的技术特征的描述。将主要地详细描述本实施方式与图17和图18A至图18C的实施方式之间的差异。
虚设柱DL可以具有与单元柱PL相同的结构，不同于参照图25和图26A至图26C描述的实施方式。在以下的附图中，虚设柱DL的阴影被示出为不同于单元柱PL的阴影，以便将虚设柱DL与单元柱PL区分开。虚设柱DL的直径可以不同于单元柱PL的直径。例如，虚设柱DL的直径可以大于单元柱PL的直径。虚设绝缘图案129可以被额外地提供以将虚设柱DL的上部分彼此连接。虚设绝缘图案129可以在第一方向D1上延伸。
根据本发明的方面，水平电极G1至G7的每个的厚度Lg大于最靠近第一隔离绝缘层136并且彼此直接相邻的单元柱(即，第一单元柱PL1)之间的距离水平电极G1至G7的每个的厚度Lg可以大于直接相邻的柱PL和DL之间的距离和中的最小值。单元柱PL之间的距离 和可以大于虚设柱DL和与其最靠近的单元柱PL之间的距离相邻于第一单元柱PL1的中空区域S的尺寸可以小于相邻于虚设柱DL的中空区域S的尺寸，或者可以不存在相邻于第一单元柱PL1的中空区域。虚设柱DL可以在第一方向D1和第二方向D2上将相邻于虚设柱DL的中空区域S分离。
在下文将描述制造图33的半导体器件的方法。
参照图35A和图35B，通过参照图27A、图28A、图27B和图28B描述的方法，孔形成为贯穿缓冲电介质层121、牺牲层123和绝缘层124。孔可以包括单元孔126和虚设孔138。虚设孔138可以在与栅极结构G的中心部分对应的区域中提供在单元孔126之间。虚设孔138布置在第一方向D1上。虚设孔138和与其直接相邻的单元孔126可以沿着第一方向布置成Z字形形式。虚设孔138的直径可以等于或者大于单元孔126的直径。单元孔126和虚设孔138布置成与参照图34A描述的单元柱PL和虚设柱DL相同的形式。
参照图36A和图36B，单元柱PL和虚设柱DL分别形成在单元孔126和虚设孔138中。尽管单元孔126的直径不同于虚设孔138的直径，但是单元柱PL的结构可以与虚设柱DL的结构相同。单元柱PL和虚设柱DL可以是半导体柱或导电柱，如上所述。
参照图37A和图37B，绝缘层124、牺牲层123以及缓冲电介质层121被连续地图案化以形成彼此间隔开的隔离区131。隔离区131在第一方向上延伸并暴露衬底110。图案化的绝缘层124对应于绝缘图案125。
被隔离区131暴露的牺牲层123被选择性地去除以形成凹入区域133。凹入区域133对应于牺牲层123被去除的区域。凹入区域133被单元柱PL、虚设柱DL和绝缘图案125限定。如果牺牲层123包括硅氮化物层或硅氮氧化物层，则牺牲层123可以利用包括磷酸的蚀刻溶液去除。单元柱PL和虚设柱DL的侧壁的部分被凹入区域133暴露。
参照图38A和图38B，水平电极可以通过参照图14、图15A、图15B、图16A和图16B描述的方法形成。虚设柱DL可以进一步减小由置换工艺引起的水平电极内的中空区域S的尺寸，或者可以去除中空区域S。
最上部的水平电极可以沿着虚设柱DL切割，以分成第六水平电极G6和第七水平电极G7。
第二导电类型的掺杂剂离子可以大量地提供到暴露的衬底110中以形成公共源极线CSL。
在下文，再次参照图34B至图34C，第一隔离绝缘层136形成为填充隔离区131。布置在第二方向上的单元柱PL可以共同连接到一个上部互连BL1或BL2。虚设绝缘图案129可以额外地提供在第二水平电极G6与第七水平电极G7之间。虚设绝缘图案129可以将虚设柱DL的上部分彼此连接，并可以在第一方向上延伸。
在本发明的范围之内，以上描述的实施方式可以以不同的形式结合。
图39是示出包括根据本发明实施例的半导体器件的电子系统的示例的示意方框图。
参照图39，根据本发明的实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)单元1120、存储器器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器器件1130和接口单元1140中的至少两个可以通过数据总线115彼此耦接。数据总线1150可以对应于数据通过其传输的路径。存储器器件1130可以包括根据本发明的实施方式的半导体器件中的至少一个。
控制器1110可以包括微处理器、数字信号处理器、微控制器和具有与其任一个类似的功能的其他逻辑器件中的至少一个。I/O单元1120可以包括键区、键盘和/或显示单元。存储器器件1130可以存储数据和/或指令。接口单元1140可以发送电数据到通信网络或可以从通信网络接收电数据。接口单元1140可以通过无线或电缆操作。例如，接口单元1140可以包括用于无线通信的天线或者用于电缆通信的的收发器。虽然没有在附图中示出，但是电子系统1100还可以包括快速动态随机存取存储器(DRAM)器件和/或快速静态随机存取存储器(SRAM)器件，其用作用于改善控制器1110的操作的高速缓冲存储器。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或其他的电子产品。其他的电子产品可以通过无线接收或发送信息数据。
图40是示出包括根据本发明的实施方式的半导体器件的存储器系统的示例的示意方框图。
参照图40，存储器系统1200包括存储器器件1210。存储器器件1210可以包括根据上述实施方式的半导体器件中的至少一个。另外，存储器器件1210还可以包括另一种类型的半导体存储器器件(例如，DRAM器件和/或SRAM器件)。存储器系统1200可以包括控制主机与存储器器件1210之间的数据通信的存储器控制器1220。存储器器件1210和/或控制器1220可以包括根据本发明的实施方式的至少一种半导体器件。
存储器控制器1220可以包括控制存储器系统1200的整个操作的中央处理器(CPU)1222。此外，存储器控制器1220可以包括被用作CPU1222的操作存储器的SRAM器件1221。而且，存储器控制器1220还可以包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以被配置为包括存储器系统1200与主机之间的数据通信协议。存储器接口单元1225可以将存储器控制器1220连接到存储器器件1210。此外，存储器控制器1220还可以包括错误检查和校正(ECC)块1224。ECC块1224可以检测并校正从存储器器件1210读出的数据的错误。尽管没有在附图中示出，但是存储器系统1200还可以包括存储代码数据以与主机进行接口的只读存储器(ROM)器件。存储器系统1200可以被用作便携式数据存储卡。可选地，存储器系统1200可以被实现为用作计算机系统的硬盘的固态盘(SSD)。
图41是示出包括根据本发明的实施方式的半导体器件的信息处理系统的示例的示意方框图。
参照图41，根据根据本发明的实施方式的闪存系统1310被安装在信息处理系统诸如移动设备或台式计算机中。根据本发明的实施方式的信息处理系统1300可以包括通过系统总线760电连接到闪存系统1310的调制解调器1320、中央处理器(CPU)1330、随机存取存储器(RAM)1340和用户接口单元1350。闪存系统1310可以与上述存储器系统基本上相同。闪存系统1310可以包括存储器控制器1312和闪存1311。闪存系统1310可以存储由CPU1330处理的数据或从信息处理系统1300的外部输入的数据。这里，闪存系统1310可以实现为固态盘(SSD)。在此情况下，信息处理系统1300可以在闪存系统1310中可靠地存储大量数据。这种可靠性的提高能够使闪存系统1310保留用于错误校正的资源，从而可以为信息处理系统1300提供高速数据交换功能。虽然没有在附图中示出，但是信息处理系统1300还可以包括应用芯片组、照相机图像处理器(CIS)和/或输入/输出装置。
另外，以上描述的半导体器件和存储器系统可以利用不同的封装技术来封装。例如，根据上述实施方式的闪存装置和存储器系统可以利用以下中的任一种来封装：层叠封装(POP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、华夫管芯封装(die in waffle pack)技术、晶圆式管芯(diein wafer form)技术、板上芯片(COB)技术、陶瓷双列直插封装(CERDIP)技术、塑料度量四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外型集成电路(SOIC)技术、窄间距小外形封装(SSOP)技术、薄小外形封装(TSOP)技术、薄四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造封装(WFP)技术和晶圆级处理堆叠封装(WSP)技术。
根据本发明的实施方式，可以减小通过置换工艺形成的水平电极内的中空区域的尺寸。另外，本发明的实施方式可以抑制或者消除彼此连接而在一个方向上延伸的中空区域的形成。因此，可以减少增大水平电极的电阻的问题。另外，可以抑制绝缘图案、数据存储元件和/或单元柱被渗入到中空区域中或限制在中空区域中的化学物质损坏。因此，可以改善水平电极之间和/或单元柱与水平电极之间的电特性以及单元特性。另外，可以改善数据存储元件的数据存储特性的性能和可靠性。
虽然已经参照示例实施方式描述了本发明，但是对于本领域技术人员将是显然的，可以进行各种变化和修改而不背离本发明的精神和范围。因此，应当理解，以上的实施方式不是限制性的，而是说明性的。因此，本发明的范围将由权利要求及其等同物的最宽可允许的解释来确定，而不应受到以上描述的限制或限定。
本申请要求于2013年6月27日在韩国知识产权局提交的韩国专利申请No.10-2013-0074592的优先权，其公开内容通过引用整体结合于此。

Claims (25)

1.一种半导体器件，包括：
多个栅极结构，在衬底的顶表面上方间隔开，所述多个栅极结构包括在与所述衬底的所述顶表面平行的第一方向上延伸的水平电极；
隔离绝缘材料，设置在所述栅极结构之间；以及
多个单元柱，贯穿所述水平电极并连接到所述衬底，
其中所述水平电极的厚度大于由所述多个单元柱中的任两个之间的最短距离限定的第一间隔。
2.根据权利要求1所述的半导体器件，其中所述水平电极的厚度大于所述单元柱的第二间隔，所述第二间隔由所述多个单元柱中的最靠近所述隔离绝缘材料的两个相邻单元柱之间的最短距离限定。
3.根据权利要求2所述的半导体器件，其中所述单元柱的所述第二间隔大于所述单元柱的所述第一间隔。
4.根据权利要求1所述的半导体器件，其中所述多个单元柱包括最靠近所述隔离绝缘材料的第一单元柱和次最靠近所述隔离绝缘材料的第二单元柱。
5.根据权利要求4所述的半导体器件，其中所述第一单元柱和所述第二单元柱布置成Z字形。
6.根据权利要求4所述的半导体器件，其中一对直接相邻的第一单元柱之间的距离等于或大于一对直接相邻的第二单元柱之间的距离。
7.根据权利要求4所述的半导体器件，其中第一单元柱的直径小于第二单元柱的直径。
8.根据权利要求6所述的半导体器件，其中所述一对直接相邻的第一单元柱之间的距离大于所述第一单元柱中的一个与所述第二单元柱中的一个之间的距离，所述第二单元柱中的一个最靠近所述第一单元柱中的一个。
9.根据权利要求4所述的半导体器件，其中所述多个单元柱还包括第三最靠近所述隔离绝缘材料的第三单元柱；并且
其中所述第一单元柱至第三单元柱布置成Z字形。
10.根据权利要求9所述的半导体器件，其中所述第二单元柱中的一个和所述第一单元柱中的与其最靠近的一个之间的距离大于所述第二单元柱中的一个和所述第三单元柱中的与其最靠近的一个之间的距离。
11.一种半导体器件，包括：
栅极结构，设置在衬底上方，所述栅极结构的每个包括垂直堆叠的水平电极以及在所述水平电极之间的绝缘图案；
第一隔离绝缘层，设置在所述栅极结构之间；以及
多个单元柱，贯穿所述栅极结构并连接到所述衬底，
其中所述栅极结构中的所述水平电极的每个的厚度大于相邻的单元柱之间的距离，其中所述单元柱贯穿所述水平电极。
12.根据权利要求11所述的半导体器件，其中所述栅极结构的每个包括水平间隔开的第一最上部水平电极和第二最上部水平电极。
13.根据权利要求12所述的半导体器件，还包括：
第二隔离绝缘层，填充所述第一最上部水平电极和所述第二最上部水平电极之间的沟槽，所述沟槽从所述栅极结构的顶表面穿过所述垂直堆叠的水平电极延伸到所述衬底。
14.根据权利要求13所述的半导体器件，其中所述沟槽提供在每个所述栅极结构的中心部分中的单元柱之间；并且
其中所述第二隔离绝缘层与最靠近所述第二隔离绝缘层的单元柱之间的距离小于一对直接相邻的单元柱之间的距离。
15.根据权利要求12所述的半导体器件，还包括：
虚设柱，在水平间隔开的所述第一最上部水平电极和所述第二最上部水平电极之间穿过所述栅极结构延伸到所述衬底。
16.根据权利要求15所述的半导体器件，其中所述虚设柱设置在每个所述栅极结构的中心部分中的单元柱之间；以及
其中所述虚设柱和与其相邻的所述单元柱布置成Z字形。
17.根据权利要求16所述的半导体器件，其中所述虚设柱中的一个虚设柱与所述单元柱中的最靠近所述虚设柱中的一个虚设柱的一个单元柱之间的距离小于一对直接相邻的单元柱之间的距离。
18.根据权利要求11所述的半导体器件，其中所述单元柱是半导体柱，所述半导体器件还包括：
电荷存储元件，在每个所述半导体柱与每个所述水平电极之间。
19.根据权利要求18所述的半导体器件，其中所述电荷存储元件包括：电荷存储层；阻挡绝缘层，在所述电荷存储层与每个所述水平电极之间；以及隧道绝缘层，在所述电荷存储层和每个所述半导体柱之间。
20.根据权利要求19所述的半导体器件，还包括：
公共源极线，提供在与所述第一隔离绝缘层重叠的所述衬底中；以及
位线，耦接到所述单元柱。
21.根据权利要求11所述的半导体器件，其中所述单元柱是导电柱，所述半导体器件还包括：
电荷存储元件，在每个所述导电柱与每个所述水平电极之间，
其中所述电荷存储元件为可变电阻图案。
22.一种半导体器件，包括：
栅极结构，设置在衬底上方，所述栅极结构包括垂直堆叠的水平电极以及在所述水平电极之间的绝缘图案；
隔离绝缘层，沿着所述栅极结构的一侧延伸；
第一多个单元柱，贯穿所述栅极结构并连接到所述衬底，所述第一多个单元柱中的每个柱具有第一直径并位于与所述隔离绝缘层相距第一距离处；以及
第二多个单元柱，贯穿所述栅极结构并连接到所述衬底，所述第二多个单元柱中的每个柱具有第二直径并位于与所述隔离绝缘层相距第二距离处，其中
所述第一直径小于所述第二直径，所述第一距离小于所述第二距离。
23.根据权利要求22所述的半导体器件，其中所述水平电极中的至少一个具有比所述第一多个单元柱中的相邻柱之间的距离大的厚度，其中所述柱贯穿所述水平电极。
24.根据权利要求22所述的半导体器件，其中所述第一多个单元柱包括第一列单元柱，所述第二多个单元柱包括第二列单元柱，所述第一列单元柱和所述第二列单元柱布置成Z字形图案。
25.根据权利要求22所述的半导体器件，还包括：多个电荷存储元件，位于所述垂直堆叠的水平电极与所述第一和第二多个单元柱之间。
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