CN108711573A - 存储器元件及其制备方法 - Google Patents

Abstract

本发明公开了一种存储器元件及其制备方法。其中，所述存储器元件，包括：半导体衬底、第一导体层、多个绝缘层、多个第二导体层，至少一个接触插塞以及至少一个虚拟插塞(dummy plug)。第一导体层，位于该半导体衬底上。多个绝缘层，位于第一导体层上；多个第二导体层，与这些绝缘层交错叠层，且和第一导体层电性隔离。接触插塞穿过这些绝缘层和这些第二导体层，与这些第二导体层电性隔离，且与第一导体层电性接触。虚拟插塞，穿过这些绝缘层和这些第二导体层，与接触插塞对应，且与第一导体层及这些第二导体层电性隔离。

Description

存储器元件及其制备方法

技术领域

本发明是有关于一种非易失性存储器(Non-Volatile Memory，NVM)元件及其制备方法。特别是有关于一种具有立体叠层结构的非易失性存储器元件及其制备方法。

背景技术

非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来存储数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。

制备非易失性存储器元件，例如具有垂直通道的NAND闪存的方法，一般是先以多绝缘层和导体层交错叠层在半导体衬底上形成多层叠层结构，再于多层叠层结构中形成贯穿开口，将衬底暴露于外；并依序在贯穿开口的侧壁上形成存储层与通道层，例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层以及多晶硅通道层，从而在存储层、通道层以及多晶硅层上定义出多个存储单元，并且使通道层与位于衬底上的底部共享源极线(CommonSource Line，CSL)电性连接。之后，再以穿过多层叠层结构的接触插塞，将底部共享源极线经由位于多层叠层结构上方的内联机连接至源极控制电路。

然而，随着非易失性存储器元件的存储器密度增加，多层叠层结构的叠层也随之增加，接触插塞的工艺应力以及构成叠层结构的绝缘层和导体层的材料应力随之增加，会使用来形成接触插塞的贯穿开口变型(deformed)。进而影响后续填充接触插塞的导电材料的步骤，导致接触插塞产生弯曲(bended)现象，严重影响存储器元件的可靠度。

因此，有需要提供一种垂直通道闪存元件及其制备方法，来解决已知技术所面临的问题。

发明内容

本发明的一实施例公开一种存储器元件，包括：半导体衬底、第一导体层、多个绝缘层、多个第二导体层，至少一个接触插塞以及至少一个虚拟插塞(dummy plug)。第一导体层，位于该半导体衬底上。多个绝缘层，位于第一导体层上；多个第二导体层，与这些绝缘层交错叠层，且和第一导体层电性隔离。接触插塞穿过这些绝缘层和这些第二导体层，与这些第二导体层电性隔离，且与第一导体层电性接触。虚拟插塞与接触插塞对应，穿过这些绝缘层和这些第二导体层，并与第一导体层和这些第二导体层电性隔离。

本发明的另一个实施例是公开一种存储器元件的制备方法，包括下述步骤：首先，提供一个多层叠层结构，使多层叠层结构具有多个绝缘层和多个材质层交错叠层于第一导体层上，并使这些材质层和第一导体层隔离。接着，形成至少一个虚拟插塞，穿过这些绝缘层和这些材质层，且与这些材质层和第一导体层电性隔离。对应虚拟插塞，形成至少一个接触插塞，穿过这些绝缘层和这些材质层，且使接触插塞与这些材质层电性隔离，并与第一导体层电性接触。

根据上述实施例，本发明是在提供一种立体存储器元件及其制备方法。其是在半导体衬底的第一导体层上形成一种具有多个绝缘层和多个第二导电层交错叠层的多层叠层结构。之后，在多层叠层结构中形成穿过绝缘层和第二导电层的存储层和通道层，从而在这些第二导电层与存储层和通道层重叠的区域(intersection points)形成多个存储单元。后续，在多层叠层结构中形成穿过绝缘层和第二导电层，并且与第一导体层电性接触的至少一接触插塞。而在尚未形成接触插塞之前，先在多层叠层结构中形成至少一个位置与结构与接触插塞对应的虚拟插塞。

其中，虚拟插塞具有与接触插塞不同的材质。在本说明书的一些实施例中，虚拟插塞的刚性(stiffness)可以小于接触插塞的刚性，用来缓冲制备接触插塞的工艺应力。而在本说明书的另一些实施例中，虚拟插塞的硬度可以大于接触插塞的硬度，用来抵消绝缘层和第二导电层的材料应力，强化多层叠层结构，以提供制备接触插塞的工艺更大的工艺裕度(process window)，大幅增进存储器元件的可靠度。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A至图1K是根据本说明书的一实施例所绘示的制备存储器元件的工艺结构剖面示意图；

图2A至图2C是根据本说明书的另一实施例所绘示的制备存储器元件的部分工艺结构剖面示意图；

图3A至图3E是根据本说明书的又一实施例所绘示的制备存储器元件的部分工艺结构剖面示意图；以及

图4A至图4H是根据本说明书的再一实施例所绘示的制备存储器元件的部分工艺结构剖面示意图。

【符号说明】

100、200、300、400：存储器元件

101：半导体衬底

102：第一导体层

103：隔离层

105、405：第二导电层

107：存储层

108：通道层

109：绝缘材料

110、410：多层叠层结构

110a、410a：第一贯穿开口

111-115：牺牲层

116：焊垫

117：覆盖层

118、318、418：第二贯穿开口

119、219、319、419：虚拟插塞

120、320、420：第三贯穿开口

121-125：绝缘层

126、326：凹室

127、327、427：接触插塞

128、328、428：间隙壁介电层

129、129a、429、429a：存储单元

130：位线

131：内联机

132：层间介电层

219a：介电隔离层

219b：导电材质

Z：Z轴方向

具体实施方式

本发明是提供一种半导体元件及其制备方法，可改善已知半导体元件的工艺可靠度。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一存储器元件及其制备方法作为优选实施例，并配合所附附图作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求。本领域技术人员将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图的中，相同的元件，将以相同的元件符号加以表示。

请参照图1A至图1K，图1A至图1K是根据本说明书的一实施例所绘示的制备存储器元件100的工艺结构剖面示意图。在本实施例的中，存储器元件100是一种垂直通道NAND闪存元件。制备存储器元件100的方法包括下述步骤：

首先，在半导体衬底101上形成第一导体层102；并且在第一导体层102上形成隔离层103。再在隔离层103上提供一多层叠层结构110(如图1A所绘示)。在本说明书的一些实施例中，半导体层衬底101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料所构成。隔离层103可以由介电材料，例如硅氧化物(oxide)、硅氮氧化物(oxynitride)、碳化硅(Silicon carbide)、硅酸盐(silicate)或上述的任一组合所构成。第一导体层102可以是由沉积于半导体层衬底101上表面的导电材质，例如可多晶硅(poly-silicon)、掺杂的半导体材质、金属或上述的任意组合所构成。也可以是由定义于半导体层衬底101中的离子掺杂区域所构成。在本实施例之中，半导体衬底101是由p型掺杂的多晶硅所构成；第一导体层102是位于半导体衬底101中的n型掺杂区域。隔离层103是由硅氧化物所构成。隔离层103的厚度实质为500埃(angstrom，)。

多层叠层结构110包括形成在隔离层103上的多个牺牲层111-115以及多个绝缘层121-125。绝缘层121-125和牺牲层111-115是相互平行，并且沿着Z轴方向彼此交错叠层在隔离层103上。在本实施例之中，绝缘层125位于多层叠层结构110的顶层，牺牲层111位于多层叠层结构110的最底层，而与隔离层103直接接触。换言之，牺牲层111-115是通过隔离层103以及绝缘层121-125和第一导体层102彼此电性隔离。

在本说明书的一些实施例中，牺牲层111-115和绝缘层121-125可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，所制备而成。而且，牺牲层111-115和绝缘层121-125的材料必须不同。例如，牺牲层111-115可以是由含硅氮化物(nitride)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合所构成。绝缘层121-125可以由与牺牲层111-115不同的介电材料，例如硅氧化物、碳化硅(silicon carbide)、硅酸盐或上述的任一组合所构成。在本实施例中，牺牲层111-115是由厚度实质为520埃的氮化硅所构成。绝缘层121-125是由厚度实质为280埃的二氧化硅(SiO₂)所构成。

接着，对多层叠层结构110进行刻蚀工艺，以形成多个第一贯穿开口110a，贯穿多层叠层结构110以及隔离层103，从而将一部分的第一导体层102暴露于外(如图1B所绘示)。在本说明书的一些实施例中，形成第一贯穿开口110a的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺(anisotropic etching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层叠层结构110和隔离层103进行刻蚀。从而在多层叠层结构110和隔离层103之中形成多个沿着Z轴方向向下延伸的贯穿孔(第一贯穿开口110a)，将位于第一贯穿开口110a的底面的一部分第一导体层102，以及用来作为第一贯穿开口110a的侧壁的一部分绝缘层121-125、牺牲层111-115和隔离层103暴露出来。

之后，在第一贯穿开口110a的侧壁上依序形成存储层107和通道层108，并将存储层107夹设于通道层108与经由第一贯穿开口110a暴露于外的一部分牺牲层111-115之间(如图1C所绘示)。在本说明书的一些实施中，形成存储层107的步骤包括：首先通过沉积工艺，例如低压化学气相沉积工艺形成具有，例如氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构(但不以此为限)，且共形地平面覆盖于多层叠层结构110的表面以及第一贯穿开口110a侧壁及底部的复合层。之后，以刻蚀工艺移除位于第一贯穿开口110a底部的一部分氧化硅-氮化硅-氧化硅、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅结构，将一部分的第一导体层102暴露于外。

形成存储层107之后，再通过沉积工艺，例如低压化学气相沉积工艺，形成由硅、锗或其他掺杂或无掺杂的半导体材质所构成的通道层108，使其共形毯覆于存储层107以及暴露于外的第一导体层102上。在本实施例中，通道层108是由无掺杂的多晶硅所构成。再以绝缘材料109，例如二氧化硅或其他合适的介电材料，填充第一贯穿开口110a。在回蚀绝缘材料109之后，在绝缘材料109上方形成焊垫116，并且形成覆盖层117来覆盖多层叠层结构110以及焊垫116(如图1D所绘示)。在本说明书的一实施例中，覆盖层117包括硅氧化物。

之后，进行另一个刻蚀工艺，在多层叠层结构110中形成至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构110和隔离层103的第二贯穿开口118，并将绝缘层121-125和牺牲层111-115以及第一导体层102部分地暴露于外(如图1E所绘示)。在本说明书的一些实施例中，第二贯穿开口118是由多个贯穿多层叠层结构110的狭缝(slits)所构成。

接着，在第二贯穿开口118中填充与牺牲层111-115不同的介电材料，从而在每一个第二贯穿开口118中形成一个虚拟插塞119(如图1F所绘示)。例如在本实施例中，构成虚拟插塞119的介电材料可以是，硅氧化物、碳化硅、硅酸盐或上述的任一组合。

之后再进行一次刻蚀工艺，在多层叠层结构110中形成至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构110和隔离层103的第三贯穿开口120，并将绝缘层121-125和牺牲层111-115以及第一导体层102部分地暴露于外(如图1G所绘示)。在本说明书的一些实施例中，第三贯穿开口120是由多个贯穿多层叠层结构110，宽度比第二贯穿开口118宽的狭缝所构成。且每一个第三贯穿开口120的位置，是对应至少一个第二贯穿开口118(虚拟插塞119)。

后续，移除剩余的牺牲层111-115。在本实施例之中，是采用磷酸(H3PO4)溶液通过第三贯穿开口120将剩余的牺牲层111-115予以移除，从而在绝缘层121-125及隔离层103之间形成多个凹室126并将一部分的存储层107暴露于外。之后，通过沉积工艺，例如低压化学气相沉积工艺，形成多个第二导电层105填充于被移除的剩余牺牲层111-115原来的位置上(凹室126之中)，进而在每一个第二导电层105与存储层107和通道层108重叠的区域形成一个存储单元129，并在多层叠层结构110中形成存储器阵列(如图1H所绘示)。在本说明书的一些实施例中，第二导电层105可以是由多晶硅、金属或其他导电材质所构成。在本实施例之中，第二导电层105可以是钨(W)金属层。在本实施例中，在形成第二导电层105之前，还包括以低压化学气相沉积工艺，在用来定义凹室126的一部分的存储层107以及绝缘层121-125的侧壁上形成材质为氧化铝(Al2O3)的高介电系数栅氧化层(未绘示)。

在形成第二导电层105之后，通过沉积工艺，例如低压化学气相沉积工艺，在第三贯穿开口120的侧壁及底部上形成间隙壁介电层(dielectric spacer)128。在本说明书的一些实施例之中，形成间隙壁介电层128的步骤，包括先通过沉积工艺，在凹室126和第三贯穿开口120中沉积外延硅，然后进行低温硅氧化工艺(Low Temperature Oxidation，LTO)，在300℃至450℃的低温下通过反应气体，从而在第三贯穿开口120的侧壁与底部形成硅氧化物层，并且填满凹室126(如图1I所绘示)。

在移除位于第三贯穿开口120的底部的一部分间隙壁介电层128之后，通过沉积工艺，例如低压化学气相沉积工艺，在第三贯穿开口120中填充导电材料，例如金属硅化物、金属(例如，钛(Ti)、钨、铝(Al)、铜(Cu)、金(Au)、银(Ag)或上述的合金)、金属氧化物(例如，氮化钛(TiN))或其他合适的导电材质，从而在每一个第三贯穿开口120中形成一个接触插塞127，并与第一导体层102电性接触，且通过该间隙壁介电层128与第二导体层105电性隔离(如图1J所绘示)。

后续，经由一连串后段工艺(未绘示)，在覆盖层117上方形成层间介电层132；再在层间介电层132上形成多条位线130，使位线130经由内联机131与焊垫116电性接触。之后，完成如图1K所绘示存储器元件100的制备。在本说明书的一些实施例中，由最下层的第二导体层105与存储层107和通道层108所形成的存储单元129a，可作为存储器元件100接地选择晶体管(Ground Selection Transistor，GST)；第一导体层102可作为存储器元件100的底部共享源极线。而位于存储器阵列中的其他存储单元129，可经由位线130耦接至译码器，例如行译码器或列译码器或(未绘示)。

在本发明的一些实施例中，构成接触插塞127的材料与构成虚拟插塞119的材料不同，虚拟插塞119的硬度实质小于接触插塞127的硬度；且虚拟插塞119先于接触插塞127形成于多层叠层结构110中。因此，虚拟插塞119可以用来缓冲制备接触插塞127的工艺应力。在本说明书的另一些实施例中，虚拟插塞119的硬度可以大于接触插塞127的硬度，可以抵消绝缘层121-125和第二导电层105的材料应力，强化多层叠层结构110，以提供制备接触插塞的工艺更大的工艺裕度，大幅增进存储器元件100的可靠度。

请参照图2A至图2C，图2A至图2C是根据本说明书的另一实施例所绘示的制备存储器元件200的部分工艺结构剖面示意图。在本实施例之中，存储器元件200也是一种具有垂直通道的NAND闪存元件。制备存储器元件200的方法大致与制备存储器元件100的方法类似。差别仅在于制备虚拟插塞219的流程和材料，与制备存储器元件100的虚拟插塞119的流程和材料有所不同。由于，存储器元件200的其他元件的制备方式与材料已详述于图1A至图1K的实施例之中，相同的工艺并不再此赘述。以下仅详述制备虚拟插塞219的方法。

虚拟插塞219的制备由图1E开始，包括下述步骤：首先于图1E所绘示的第二贯穿开口118的侧壁与底部上形成一个介电隔离层219a(如图2A所绘示)。之后，再在第二贯穿开口118中填充与后续形成的接触插塞127不同的导电材料219b，从而在第二贯穿开口118中形成虚拟插塞219。并通过介电隔离层219a使导电材料219b与牺牲层111-115隔离(如图2B所绘示)。在本实施例中，导电材料219b可以包括多晶硅。后续，再在图2B的结构中进行如图1G至图1K的工艺，完成如图2C所绘示的存储器元件200的制备。

在本实施例中，导电材料219b可以是由多晶硅所构成。由于，虚拟插塞219的硬度实质小于接触插塞127的硬度；且虚拟插塞219先于接触插塞127形成于多层叠层结构110中，因此可以用来缓冲制备接触插塞127的工艺应力，提供制备接触插塞的工艺更大的工艺裕度，大幅增进存储器元件200的可靠度。

请参照图3A至图3E，图3A至图3E是根据本说明书的又一实施例所绘示的制备存储器元件300的部分工艺结构剖面示意图。在本实施例之中，存储器元件300也是一种具有垂直通道的NAND闪存元件。制备存储器元件300的方法大致与制备存储器元件100的方法类似。差别仅在于制备虚拟插塞319和接触插塞327的流程顺序，与制备存储器元件100的虚拟插塞119和接触插塞127的流程有所不同。由于，存储器元件300的其他元件的制备方式与材料已详述于图1A至图1D的实施例之中，相同的工艺并不再此赘述。以下仅详述制备虚拟插塞319和接触插塞327的方法。

制备虚拟插塞319和接触插塞327的由图1D开始，包括下述步骤：在图1D所绘示的结构上进行一个刻蚀工艺，在多层叠层结构110中形成至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构110和隔离层103的第二贯穿开口318，以及至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构110和隔离层103的第三贯穿开口320，分别将绝缘层121-125、牺牲层111-115以及第一导体层102部分地暴露于外(如图3A所绘示)。在本说明书的一些实施例中，第二贯穿开口318是由多个贯穿多层叠层结构110的狭缝所构成。第三贯穿开口320则是由多个贯穿多层叠层结构110，宽度尺寸比第二贯穿开口318还大的狭缝所构成。且每一个第三贯穿开口320的位置至少与一个第二贯穿开口318对应。

接着，移除剩余的牺牲层111-115。在本实施例之中，是采用磷酸溶液通过第二贯穿开口318和第三贯穿开口320将剩余的牺牲层111-115予以移除，从而在绝缘层121-125及隔离层103之间形成多个凹室326并将一部分的存储层107暴露于外。后续，通过沉积工艺，例如低压化学气相沉积工艺，形成多个第二导电层105填充于被移除的剩余牺牲层111-115原来的位置上(凹室326之中)，进而在每一个第二导电层105与存储层107和通道层108重叠的区域形成一个存储单元129，并在多层叠层结构110中形成存储器阵列(如图3B所绘示)。在本说明书的一些实施例中，第二导电层105可以是由多晶硅、金属或其他导电材质所构成。在本实施例之中，第二导电层105可以是钨(W)金属层。在本实施例中，在形成第二导电层105之前，还包括以低压化学气相沉积工艺，在用来定义凹室326的一部分的存储层107以及绝缘层121-125的侧壁上形成材质为氧化铝的高介电系数栅氧化层(未绘示)。

在形成第二导电层105之后，通过沉积工艺，例如低压化学气相沉积工艺，在第二贯穿开口318和第三贯穿开口320中沉积介电材料，从而填满间第二贯穿开口318而形成虚拟插塞319；并在第三贯穿开口320的侧壁及底部上形成间隙壁介电层328。在本说明书的一些实施例之中，形成虚拟插塞319和间隙壁介电层328的步骤，包括先通过沉积工艺，在凹室326、第二贯穿开口318和第三贯穿开口320中沉积外延硅，然后进行低温硅氧化工艺，在300℃至450℃的低温下通过反应气体，从而形成硅氧化物层填满凹室326和第二贯穿开口318，而在第二贯穿开口318中形成虚拟插塞319；并形成间隙壁介电层328覆盖于第三贯穿开口320的侧壁与底部(如图3C所绘示)。在本实施例中，构成虚拟插塞319和间隙壁介电层328的介电材料可以是，硅氧化物、碳化硅、硅酸盐或上述的任一组合。

在移除位于第三贯穿开口320的底部的一部分间隙壁介电层328之后，通过沉积工艺，例如低压化学气相沉积工艺，在第三贯穿开口320中填充导电材料，例如金属硅化物、金属(例如，钛、钨、铝、铜、金、银或上述的合金)、金属氧化物(例如，氮化钛)或其他合适的导电材质，从而在每一个第三贯穿开口320中形一个成接触插塞327，并与第一导体层102电性接触，且通过间隙壁介电层328与第二导体层105电性隔离(如图3D所绘示)。

后续，经由一连串后段工艺(未绘示)，在覆盖层117上方形成层间介电层132；再在层间介电层132上形成多条位线130，使位线130经由内联机131与焊垫116电性接触。之后，完成如图3E所绘示存储器元件300的制备。在本说明书的一些实施例中，由最下层的第二导体层105与存储层107和通道层108所形成的存储单元129a，可作为存储器元件300接地选择晶体管；第一导体层102可作为存储器元件300的底部共享源极线。而位于存储器阵列中的其他存储单元129，可经由位线130耦接至译码器，例如行译码器或列译码器或(未绘示)。

在本发明的一些实施例中，构成接触插塞327的材料与构成虚拟插塞319的材料不同，虚拟插塞319的硬度实质小于接触插塞327的硬度；且虚拟插塞319先于接触插塞327形成于多层叠层结构110中。因此，虚拟插塞319可以用来缓冲制备接触插塞327的工艺应力。在本说明书的另一些实施例中，虚拟插塞319的硬度可以大于接触插塞327的硬度，可以抵消绝缘层121-125和第二导电层105的材料应力，强化多层叠层结构110，以提供制备接触插塞的工艺更大的工艺裕度，大幅增进存储器元件300的可靠度。

请参照图4A至图4H，图4A至图4H是根据本说明书的再一实施例所绘示的制备存储器元件400的部分工艺结构剖面示意图。在本实施例之中，存储器元件400是一种垂直通道NAND闪存元件。制备存储器元件400的方法包括下述步骤：

首先，在半导体衬底101上形成第一导体层102；并且在第一导体层102上形成隔离层103。再在隔离层103上提供一多层叠层结构410(如图1A所绘示)。在本说明书的一些实施例中，半导体层衬底101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料所构成。隔离层103可以由介电材料，例如硅氧化物、硅氮氧化物、碳化硅、硅酸盐或上述的任一组合所构成。第一导体层102可以是由沉积在半导体层衬底101上表面的导电材质，例如可多晶硅、掺杂的半导体材质、金属或上述的任意组合所构成。也可以是由定义在半导体层衬底101中的离子掺杂区域所构成。在本实施例之中，半导体衬底101是由p型掺杂的多晶硅所构成；第一导体层102是位于半导体衬底101中的n型掺杂区域。隔离层103是由硅氧化物所构成。隔离层103的厚度实质为500埃。

多层叠层结构410包括形成在隔离层103上的多个第二导电层405以及多个绝缘层121-125。绝缘层121-125和第二导电层405是相互平行，并且沿着Z轴方向彼此交错叠层在隔离层103上。在本实施例之中，绝缘层125位于多层叠层结构410的顶层，位于多层叠层结构410最底层的第二导电层405与隔离层103直接接触。换言之，第二导电层405是通过隔离层103以及绝缘层121-125和第一导体层102彼此电性隔离。

接着，对多层叠层结构410进行刻蚀工艺，以形成多个第一贯穿开口410a，贯穿多层叠层结构410、以及隔离层103，从而将一部分的第一导体层102暴露于外(如图4B所绘示)。在本说明书的一些实施例中，形成第一贯穿开口410a的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺，例如反应离子刻蚀工艺，对多层叠层结构410和隔离层103进行刻蚀。从而在多层叠层结构410和隔离层103之中形成多个沿着Z轴方向向下延伸的贯穿孔(第一贯穿开口410a)，将位于第一贯穿开口410a的底面的一部分第一导体层402，以及用来作为第一贯穿开口410a的侧壁的一部分绝缘层121-125、第二导体层405和隔离层103暴露出来。

之后，在第一贯穿开口410a的侧壁上依序形成存储层107和通道层108，并将存储层107夹设于通道层108与经由第一贯穿开口110a暴露于外的一部分第二导体层405和绝缘层121-125之间(如图4C所绘示)。在本说明书的一些实施中，形成存储层107的步骤包括：首先通过沉积工艺，例如低压化学气相沉积工艺，形成具有，例如氧化硅-氮化硅-氧化硅、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅结构(但不以此为限)，且共形毯覆于多层叠层结构410的表面以及第一贯穿开口410a侧壁及底部的复合层。之后，以刻蚀工艺移除位于第一贯穿开口410a底部的一部分氧化硅-氮化硅-氧化硅、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅结构，将一部分的第一导体层102暴露于外。

形成存储层107之后，再通过沉积工艺，例如低压化学气相沉积工艺，形成由硅、锗或其他掺杂或无掺杂的半导体材质所构成的通道层108，使其共形毯覆于存储层107以及暴露于外的第一导体层102上。进而在每一个第二导电层405与存储层107和通道层108重叠的区域形成一个存储单元429，并在多层叠层结构410中形成存储器阵列。在本实施例中，通道层108是由无掺杂的多晶硅所构成。

接着，再以绝缘材料109，例如二氧化硅或其他合适的介电材料，填充第一贯穿开口410a。在回蚀绝缘材料109之后，在绝缘材料109上方形成焊垫116，并且形成覆盖层117来覆盖多层叠层结构110以及焊垫116(如图4D所绘示)。在本说明书的一实施例中，覆盖层117包括硅氧化物。

然后，进行一个刻蚀工艺，在多层叠层结构410中形成至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构410和隔离层103的第二贯穿开口418，以及至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构410和隔离层103的第三贯穿开口420，分别将绝缘层121-125、第二导体层405以及第一导体层102部分地暴露于外(如图4E所绘示)。在本说明书的一些实施例中，第二贯穿开口418是由多个贯穿多层叠层结构410的狭缝所构成。第三贯穿开口420则是由多个贯穿多层叠层结构410，宽度尺寸比第二贯穿开口418还大的狭缝所构成。且每一个第三贯穿开口420的位置至少与一个第二贯穿开口418对应。

后续通过沉积工艺，例如低压化学气相沉积工艺，在第二贯穿开口418和第三贯穿开口420中沉积介电材料，从而填满间第二贯穿开口418而形成虚拟插塞419；并在第三贯穿开口420的侧壁及底部上形成间隙壁介电层428。在本说明书的一些实施例之中，形成虚拟插塞419和间隙壁介电层428的步骤，包括先通过沉积工艺，在第二贯穿开口418和第三贯穿开口420中沉积外延硅，然后进行低温硅氧化工艺，在300℃至450℃的低温下通过反应气体，从而形成硅氧化物层填满第二贯穿开口418，而在第二贯穿开口418中形成虚拟插塞419；并覆盖于第三贯穿开口420的侧壁与底部(如图4F所绘示)。在本实施例中，构成虚拟插塞419和间隙壁介电层428的介电材料可以是，硅氧化物、碳化硅、硅酸盐或上述的任一组合。

在移除位于第三贯穿开口420的底部的一部分间隙壁介电层428之后，通过沉积工艺，例如低压化学气相沉积工艺，在第三贯穿开口420中填充导电材料，例如金属硅化物、金属(例如，钛、钨、铝、铜、金、银或上述的合金)、金属氧化物(例如，氮化钛)或其他合适的导电材质，从而在每一个第三贯穿开口420中形一个成接触插塞427，并与第一导体层102电性接触，且通过间隙壁介电层428与第二导体层405电性隔离(如图4G所绘示)。

后续，经由一连串后段工艺(未绘示)，在覆盖层117上方形成层间介电层132；再在层间介电层132上形成多条位线130，使位线130经由内联机131与焊垫116电性接触。之后，完成如图4H所绘示存储器元件400的制备。在本说明书的一些实施例中，由最下层的第二导体层415与存储层107和通道层108所形成的存储单元429a，可作为存储器元件400接地选择晶体管；第一导体层102可作为存储器元件400的底部共享源极线。而位于存储器阵列中的其他存储单元429，可经由位线130耦接至译码器，例如行译码器或列译码器或(未绘示)。

在本发明的一些实施例中，构成接触插塞427的材料与构成虚拟插塞419的材料不同，虚拟插塞419的硬度实质小于接触插塞427的硬度；且虚拟插塞419先于接触插塞427形成于多层叠层结构410中。因此，虚拟插塞419可以用来缓冲制备接触插塞427的工艺应力。在本说明书的另一些实施例中，虚拟插塞419的硬度可以实质大于接触插塞427的硬度，可以抵消绝缘层121-125和第二导电层405的材料应力，强化多层叠层结构410，以提供制备接触插塞的工艺更大的工艺裕度，大幅增进存储器元件400的可靠度。

根据上述实施例，本发明是在提供一种立体存储器元件及其制备方法。其是在半导体衬底的第一导体层上形成一种具有多个绝缘层和多个第二导电层交错叠层的多层叠层结构。之后，在多层叠层结构中形成穿过绝缘层和第二导电层的存储层和通道层，从而在这些第二导电层与存储层和通道层的重叠的区域形成多个存储单元。后续，在多层叠层结构中形成穿过绝缘层和第二导电层，并且与第一导体层电性接触的至少一接触插塞。而在尚未形成接触插塞之前，先在多层叠层结构中形成至少一个位置与结构与接触插塞对应的虚拟插塞。

其中，虚拟插塞具有与接触插塞不同的材质。在本说明书的一些实施例中，虚拟插塞的硬度可以小于接触插塞的硬度，用来缓冲制备接触插塞的工艺应力。而在本说明书的另一些实施例中，虚拟插塞的硬度可以大于接触插塞的硬度，用来缓冲绝缘层和第二导电层的材料应力，强化多层叠层结构，以提供制备接触插塞的工艺更大的工艺裕度，大幅增进存储器元件的可靠度。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，凡本领域技术人员在不脱离本发明的精神和范围内，当可作些许的修改与添加，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种存储器元件，其特征在于，包括：

一半导体衬底；

一第一导体层，位于该半导体衬底上；

多个绝缘层，位于该第一导体层上；

多个第二导体层，与这些绝缘层交错叠层，且和该第一导体层电性隔离；

至少一接触插塞，穿过这些绝缘层和这些第二导体层，与这些第二导体层电性隔离，且与该第一导体层电性接触；以及

至少一虚拟插塞(dummy plug)，穿过这些绝缘层和这些第二导体层，与该至少一接触插塞对应，且与该第一导体层和这些第二导体层电性隔离。

2.根据权利要求1所述的存储器元件，其特征在于，更包括：

一通道层，位于一第一贯穿开口的至少一侧壁与一底面上，其中该第一贯穿开口穿过这些绝缘层和这些第二导体层；以及

一存储层，位于该通道层与这些第二导体层之间。

3.根据权利要求2所述的存储器元件，其特征在于，该存储层包括一氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)结构，且位于该第一贯穿开口的该侧壁上，并且夹设于该通道层与这些第二导体层之间。

4.根据权利要求1所述的存储器元件，其特征在于，该材质包括一导电材料。

5.根据权利要求4所述的存储器元件，其特征在于，更包括一间隙壁介电层(dielectric spacer)，位于这些第二导电层与该至少一接触插塞之间。

6.一种存储器元件的制备方法，其特征在于，包括：

在一第一导体层上提供一多层叠层结构，使该多层叠层结构具有多个绝缘层和多个材质层交错叠层在该第一导体层上，并使这些材质层和该第一导体层隔离；

形成至少一虚拟插塞，穿过这些绝缘层和这些材质层，且与这些材质层和该第一导体层电性隔离；以及

形成至少一接触插塞，对应该至少一虚拟插塞，穿过这些绝缘层和这些材质层，并与这些材质层电性隔离，且与该第一导体层电性接触。

7.根据权利要求6所述的存储器元件的制备方法，其特征在于，在形成该虚拟插塞之前，更包括：

形成至少一第一贯穿开口，穿过该多层叠层结构，将这些绝缘层、这些材质层和该第一导体层部分地暴露于外；以及

在该第一贯穿开口的至少一侧壁上依序形成一存储层和一通道层，使该存储层夹设于该通道层与这些材质层之间。

8.根据权利要求6所述的存储器元件的制备方法，其特征在于，形成该至少一虚拟插塞的步骤，包括：

形成至少一第二贯穿开口，穿过该多层叠层结构，使该第一导体层、这些绝缘层以及这些材质层部分地暴露于外；

在该至少一第二贯穿开口的至少一侧壁与一底部上形成一介电隔离层；以及

在该至少一第二贯穿开口中填充与该至少一接触插塞不同的一导电材质，并通过该介电隔离层使该导电材质与该材质层和该第一导体层隔离。

9.根据权利要求6所述的存储器元件的制备方法，其特征在于，这些材质层为多个牺牲层，形成该至少一虚拟插塞的步骤，包括：

形成该至少一第二贯穿开口和至少一第三贯穿开口对应该至少一第二贯穿开口，并分别穿过该多层叠层结构，使该第一导体层、这些绝缘层以及这些牺牲层部分地暴露于外；

通过该至少一第二贯穿开口和该至少一第三贯穿开口移除这些牺牲层；

在这些牺牲层的位置上，形成多个第二导电层；以及

在该至少一第二贯穿开口填充一介电材料。

10.根据权利要求9所述的存储器元件的制备方法，其特征在于，形成该至少一接触插塞的步骤，包括：

在该至少一第三贯穿开口的至少一侧壁形成一间隙壁介电层；以及

在该至少一第三贯穿开口中填充一导电材料，与该第一导体层电性接触，且通过该间隙壁介电层与这些第二导电层电性隔离。