KR20230126892A - 고정 전하층을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

고정 전하층을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

반도체 소자는 다수의 절연층 및 다수의 전극층이 번갈아 가며 반복적으로 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 채널 구조체가 배치된다. 상기 채널 구조체는 채널층; 및 상기 채널층 및 상기 다수의 전극층 사이의 정보 저장 패턴을 포함한다. 상기 정보 저장 패턴은 상기 채널층 및 상기 다수의 전극층 사이의 터널 절연층; 상기 터널 절연층 및 상기 다수의 전극층 사이의 전하 저장층; 및 상기 전하 저장층 및 상기 다수의 전극층 사이의 블로킹 층을 포함한다. 상기 블로킹 층은 제1 원소의 산화물을 갖는 하나 또는 다수의 서브-블로킹 층; 및 하나 또는 다수의 고정 전하층(Fixed Charge Layer)을 포함한다. 상기 하나 또는 다수의 고정 전하층의 각각은 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 제3 원소를 포함한다. 상기 하나 또는 다수의 고정 전하층 내에서 상기 제3 원소의 비율은 0.5 wt% 내지 5 wt% 이다.

Description

고정 전하층을 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE INCLUDING FIXED CHARGE LAYER AND METHOD OF FORMING THE SAME}
고정 전하층을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
플래시 메모리와 같은 비-휘발성 메모리 소자의 고집적화를 위하여 블로킹 층을 채택하는 기술이 이용되고 있다. 예를들면, 터널 절연층 및 블로킹 층 사이에 전하 저장층을 갖는 정보 저장 패턴을 이용하여 비-휘발성 메모리 소자를 구현할 수 있다. 상기 블로킹 층의 조성은 상기 비-휘발성 메모리 소자의 전기적 특성 및 신뢰성에 커다란 영향을 미친다.
본 발명 기술적 사상의 실시예들에 따른 과제는 우수한 전기적 특성을 갖는 반도체 소자들 및 그 형성 방법을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 다수의 절연층 및 다수의 전극층이 번갈아 가며 반복적으로 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 채널 구조체가 배치된다. 상기 채널 구조체는 채널층; 및 상기 채널층 및 상기 다수의 전극층 사이의 정보 저장 패턴을 포함한다. 상기 정보 저장 패턴은 상기 채널층 및 상기 다수의 전극층 사이의 터널 절연층; 상기 터널 절연층 및 상기 다수의 전극층 사이의 전하 저장층; 및 상기 전하 저장층 및 상기 다수의 전극층 사이의 블로킹 층(Blocking Layer)을 포함한다. 상기 블로킹 층은 제1 원소의 산화물을 갖는 하나 또는 다수의 서브-블로킹 층(Sub-Blocking Layer); 및 하나 또는 다수의 고정 전하층(Fixed Charge Layer)을 포함한다. 상기 하나 또는 다수의 고정 전하층의 각각은 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 제3 원소를 포함한다. 상기 하나 또는 다수의 고정 전하층 내에서 상기 제3 원소의 비율은 0.5 wt% 내지 5 wt% 이다.
본 발명 기술적 사상의 실시예들에 따르면, 하나 또는 다수의 서브-블로킹 층(Sub-Blocking Layer) 및 하나 또는 다수의 고정 전하층(Fixed Charge Layer)을 갖는 블로킹 층이 제공된다. 상기 하나 또는 다수의 서브-블로킹 층은 제1 원소의 산화물을 포함한다. 상기 하나 또는 다수의 고정 전하층은 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 제3 원소를 포함한다. 우수한 전기적 특성을 갖는 반도체 소자들 및 그 형성 방법이 제공될 수 있다.
도 1 내지 도 13은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 14 내지 도 24는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들을 설명하기 위한 단면도들이다.
도 1 내지 도 13은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다. 일 실시예에서, 도 1 내지 도 11은 도 12의 일부분(8)에 해당하는 단면도들 일 수 있다. 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 시오피(Cell On Peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 다수의 제1 절연층(62), 다수의 제1 전극층(64), 및 채널 구조체(110)를 포함할 수 있다. 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 전극층(64)은 번갈아 가며 반복적으로 적층될 수 있다. 상기 채널 구조체(110)는 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 전극층(64)을 관통할 수 있다.
상기 다수의 제1 전극층(64)의 각각은 전극 도전층(64C) 및 배리어 층(64B)을 포함할 수 있다. 상기 배리어 층(64B)은 상기 전극 도전층(64C)의 상면, 하면, 및 측면을 덮을 수 있다. 상기 전극 도전층(64C) 및 상기 배리어 층(64B)은 금속, 금속질화물, 금속산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일 실시예에서, 상기 배리어 층(64B)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 전극 도전층(64C)은 W, WN, Ti, TiN, Ta, TaN, Co, Ni, Ru, Pt, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 채널 구조체(110)는 정보 저장 패턴(120), 채널 층(131), 및 코어 패턴(135)을 포함할 수 있다. 상기 채널 층(131)은 상기 코어 패턴(135)의 외측을 둘러쌀 수 있다. 상기 정보 저장 패턴(120)은 상기 채널 층(131) 및 상기 코어 패턴(135)의 외측을 둘러쌀 수 있다. 상기 채널 층(131)은 상기 정보 저장 패턴(120) 및 상기 코어 패턴(135) 사이에 개재될 수 있다. 상기 정보 저장 패턴(120)은 상기 다수의 제1 전극층(64) 및 상기 채널 층(131) 사이에 배치될 수 있다. 상기 정보 저장 패턴(120)은 상기 다수의 제1 전극층(64)에 접촉될 수 있다.
상기 정보 저장 패턴(120)은 블로킹 층(121), 전하 저장층(128), 및 터널 절연층(129)을 포함할 수 있다. 상기 터널 절연층(129)은 상기 채널 층(131)의 외측을 둘러쌀 수 있다. 상기 전하 저장층(128)은 상기 터널 절연층(129)의 외측을 둘러쌀 수 있다. 상기 블로킹 층(121)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 전하 저장층(128)은 상기 터널 절연층(129) 및 상기 블로킹 층(121) 사이에 배치될 수 있다. 상기 블로킹 층(121)의 전기적 등가 두께는 상기 터널 절연층(129)의 전기적 등가 두께보다 클 수 있다. 상기 블로킹 층(121)의 두께는 0.5 nm 내지 50 nm(나노미터) 일 수 있다.
상기 블로킹 층(121)은 하나 또는 다수의 서브-블로킹 층(Sub-Blocking Layer; 122, 124, 126) 및 하나 또는 다수의 고정 전하층(Fixed Charge Layer; 123, 125)을 포함할 수 있다.
상기 하나 또는 다수의 서브-블로킹 층(122, 124, 126)의 각각은 제1 원소의 산화물을 포함할 수 있다. 상기 제1 원소는 Si, Al, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 하나 또는 다수의 서브-블로킹 층(122, 124, 126)의 각각은 실리콘 산화물, 알루미늄 산화물, 알루미늄 실리케이트(Aluminum Silicate), 또는 이들의 조합을 포함할 수 있다.
상기 하나 또는 다수의 고정 전하층(123, 125)의 각각은 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 제3 원소를 포함할 수 있다. 상기 제2 원소는 Si, Al, 또는 이들의 조합을 포함할 수 있다. 상기 제2 원소는 상기 제1 원소와 동일할 수 있으며, 상기 제2 원소는 상기 제1 원소와 다를 수도 있다. 상기 제3 원소는 상기 제2 원소와 다를 수 있다. 상기 제3 원소는 Al, Hf, Ti, Y, Li, Na, Mg, K, Ca, Cr, Mn, Fe, Zr, Mo, Pd, Au, Ta, Pb, Sn, In, Si, B, C, N, P, F, S, Se, Br, I, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 하나 또는 다수의 고정 전하층(123, 125)의 각각은 상기 제3 원소가 도핑된 실리콘 산화물, 상기 제3 원소가 도핑된 알루미늄 산화물, 상기 제3 원소가 도핑된 알루미늄 실리케이트, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 하나 또는 다수의 고정 전하층(123, 125) 내에서 상기 제3 원소의 비율은 0.5 wt% 내지 5 wt%일 수 있다. 일 실시예에서, 상기 하나 또는 다수의 고정 전하층(123, 125) 내에서 상기 제3 원소의 비율은 1 wt% 이하일 수 있다.
일 실시예에서, 상기 블로킹 층(121)은 제1 서브-블로킹 층(122), 제1 고정 전하층(123), 제2 서브-블로킹 층(124), 제2 고정 전하층(125), 및 제3 서브-블로킹 층(126)을 포함할 수 있다. 상기 제3 서브-블로킹 층(126)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제2 고정 전하층(125)은 상기 제3 서브-블로킹 층(126)의 외측을 둘러쌀 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제2 고정 전하층(125)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 상기 제2 서브-블로킹 층(124)의 외측을 둘러쌀 수 있다. 상기 제1 서브-블로킹 층(122)은 상기 제1 고정 전하층(123)의 외측을 둘러쌀 수 있다. 상기 제1 서브-블로킹 층(122)은 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 전극층(64)에 접촉될 수 있다.
상기 제1 서브-블로킹 층(122)의 두께는 0.1nm 내지 50nm(나노미터) 일 수 있다. 상기 제1 고정 전하층(123)은 상기 제1 서브-블로킹 층(122) 또는 상기 제2 서브-블로킹 층(124)보다 얇을 수 있다. 상기 제1 고정 전하층(123)의 두께는 0.01 nm 내지 5 nm 일 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제1 서브-블로킹 층(122)보다 두꺼울 수 있다. 상기 제2 서브-블로킹 층(124)의 두께는 0.1nm 내지 50nm(나노미터) 일 수 있다. 상기 제2 고정 전하층(125)은 상기 제2 서브-블로킹 층(124) 또는 상기 제3 서브-블로킹 층(126)보다 얇을 수 있다. 상기 제2 고정 전하층(125)의 두께는 0.01 nm 내지 5 nm 일 수 있다. 상기 제3 서브-블로킹 층(126)은 상기 제2 서브-블로킹 층(124)보다 얇을 수 있다. 상기 제3 서브-블로킹 층(126)의 두께는 0.1 nm 내지 50 nm 일 수 있다.
도 2를 참조하면, 블로킹 층(121)은 제1 서브-블로킹 층(122), 제1 고정 전하층(123), 제2 서브-블로킹 층(124), 제2 고정 전하층(125), 및 제3 서브-블로킹 층(126)을 포함할 수 있다. 상기 제1 서브-블로킹 층(122), 상기 제2 서브-블로킹 층(124), 및 상기 제3 서브-블로킹 층(126)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 고정 전하층(123) 및 상기 제2 고정 전하층(125)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 고정 전하층(123) 및 상기 제2 고정 전하층(125)의 각각은 상기 제1 서브-블로킹 층(122), 상기 제2 서브-블로킹 층(124), 및 상기 제3 서브-블로킹 층(126)의 각각보다 작은 두께를 가질 수 있다.
도 3을 참조하면, 블로킹 층(121)은 제1 고정 전하층(123), 제2 서브-블로킹 층(124), 제2 고정 전하층(125), 제3 서브-블로킹 층(126), 및 제3 고정 전하층(127)을 포함할 수 있다. 상기 제3 고정 전하층(127)은 상기 제1 고정 전하층(123) 및 상기 제2 고정 전하층(125)과 유사한 구성을 포함할 수 있다. 예를들면, 상기 제3 고정 전하층(127)은 상기 제1 고정 전하층(123) 및 상기 제2 고정 전하층(125)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제3 고정 전하층(127)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제3 고정 전하층(127)은 상기 전하 저장층(128)에 접촉될 수 있다. 상기 제3 서브-블로킹 층(126)은 상기 제3 고정 전하층(127)의 외측을 둘러쌀 수 있다. 상기 제2 고정 전하층(125)은 상기 제3 서브-블로킹 층(126)의 외측을 둘러쌀 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제2 고정 전하층(125)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 상기 제2 서브-블로킹 층(124)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)에 접촉될 수 있다.
도 4를 참조하면, 블로킹 층(121)은 제1 고정 전하층(123), 제2 서브-블로킹 층(124), 제2 고정 전하층(125), 및 제3 서브-블로킹 층(126)을 포함할 수 있다. 상기 제3 서브-블로킹 층(126)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제2 고정 전하층(125)은 상기 제3 서브-블로킹 층(126)의 외측을 둘러쌀 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제2 고정 전하층(125)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 상기 제2 서브-블로킹 층(124)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)에 접촉될 수 있다.
도 5를 참조하면, 블로킹 층(121)은 제1 서브-블로킹 층(122), 제1 고정 전하층(123), 제2 서브-블로킹 층(124), 및 제2 고정 전하층(125)을 포함할 수 있다. 상기 제2 고정 전하층(125)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제2 고정 전하층(125)은 상기 전하 저장층(128)에 접촉될 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제2 고정 전하층(125)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 상기 제2 서브-블로킹 층(124)의 외측을 둘러쌀 수 있다. 상기 제1 서브-블로킹 층(122)은 상기 제1 고정 전하층(123)의 외측을 둘러쌀 수 있다. 상기 제1 서브-블로킹 층(122)은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)에 접촉될 수 있다.
도 6을 참조하면, 블로킹 층(121)은 제1 서브-블로킹 층(122), 제1 고정 전하층(123), 및 제2 서브-블로킹 층(124)을 포함할 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 전하 저장층(128)에 접촉될 수 있다. 상기 제1 고정 전하층(123)은 상기 제2 서브-블로킹 층(124)의 외측을 둘러쌀 수 있다. 상기 제1 서브-블로킹 층(122)은 상기 제1 고정 전하층(123)의 외측을 둘러쌀 수 있다. 상기 제1 서브-블로킹 층(122)은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)에 접촉될 수 있다.
도 7을 참조하면, 블로킹 층(121)은 제1 고정 전하층(123), 제2 서브-블로킹 층(124), 및 제2 고정 전하층(125)을 포함할 수 있다. 상기 제2 고정 전하층(125)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제2 고정 전하층(125)은 상기 전하 저장층(128)에 접촉될 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제2 고정 전하층(125)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 상기 제2 서브-블로킹 층(124)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)에 접촉될 수 있다.
도 8을 참조하면, 블로킹 층(121)은 제1 고정 전하층(123) 및 제2 서브-블로킹 층(124)을 포함할 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 전하 저장층(128)에 접촉될 수 있다. 상기 제1 고정 전하층(123)은 상기 제2 서브-블로킹 층(124)의 외측을 둘러쌀 수 있다. 상기 제1 고정 전하층(123)은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)에 접촉될 수 있다.
도 9를 참조하면, 블로킹 층(121)은 제2 서브-블로킹 층(124) 및 제2 고정 전하층(125)을 포함할 수 있다. 상기 제2 고정 전하층(125)은 상기 전하 저장층(128)의 외측을 둘러쌀 수 있다. 상기 제2 고정 전하층(125)은 상기 전하 저장층(128)에 접촉될 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제2 고정 전하층(125)의 외측을 둘러쌀 수 있다. 상기 제2 서브-블로킹 층(124)은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)에 접촉될 수 있다.
도 10을 참조하면, 다수의 제1 전극층(64) 및 블로킹 층(121) 사이에 부가 블로킹 층(67)이 형성될 수 있다. 상기 부가 블로킹 층(67)은 상기 다수의 제1 전극층(64) 및 다수의 제1 절연층(62) 사이에 연장될 수 있다. 상기 부가 블로킹 층(67)은 상기 제1 원소의 산화물을 포함할 수 있다.
도 11을 참조하면, 터널 절연층(129)은 하나 또는 다수의 서브- 터널 절연층(129A, 129B) 및 적어도 하나의 터널 고정 전하층(Tunnel Fixed Charge Layer; 129F)을 포함할 수 있다. 블로킹 층(121)은 하나 또는 다수의 서브-블로킹 층(Sub-Blocking Layer; 122, 124, 126) 및 하나 또는 다수의 고정 전하층(Fixed Charge Layer; 123, 125)을 포함할 수 있다. 상기 블로킹 층(121)은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다.
상기 하나 또는 다수의 서브- 터널 절연층(129A, 129B)의 각각은 제1 원소의 산화물을 포함할 수 있다. 상기 제1 원소는 Si, Al, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 하나 또는 다수의 서브- 터널 절연층(129A, 129B)의 각각은 실리콘 산화물, 알루미늄 산화물, 알루미늄 실리케이트(Aluminum Silicate), 또는 이들의 조합을 포함할 수 있다.
상기 적어도 하나의 터널 고정 전하층(129F)은 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 제3 원소를 포함할 수 있다. 상기 제2 원소는 Si, Al, 또는 이들의 조합을 포함할 수 있다. 상기 제2 원소는 상기 제1 원소와 동일할 수 있으며, 상기 제2 원소는 상기 제1 원소와 다를 수도 있다. 상기 제3 원소는 상기 제2 원소와 다를 수 있다. 상기 제3 원소는 Al, Hf, Ti, Y, Li, Na, Mg, K, Ca, Cr, Mn, Fe, Zr, Mo, Pd, Au, Ta, Pb, Sn, In, Si, B, C, N, P, F, S, Se, Br, I, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 적어도 하나의 터널 고정 전하층(129F)은 상기 제3 원소가 도핑된 실리콘 산화물, 상기 제3 원소가 도핑된 알루미늄 산화물, 상기 제3 원소가 도핑된 알루미늄 실리케이트, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 적어도 하나의 터널 고정 전하층(129F) 내에서 상기 제3 원소의 비율은 0.5 wt% 내지 5 wt%일 수 있다. 일 실시예에서, 상기 적어도 하나의 터널 고정 전하층(129F) 내에서 상기 제3 원소의 비율은 1 wt% 이하일 수 있다.
일 실시예에서, 상기 터널 절연층(129)은 제1 서브- 터널 절연층(129A), 제2 서브- 터널 절연층(129B), 및 상기 적어도 하나의 터널 고정 전하층(129F)을 포함할 수 있다. 상기 적어도 하나의 터널 고정 전하층(129F)은 상기 제1 서브- 터널 절연층(129A) 및 상기 제2 서브- 터널 절연층(129B) 사이에 형성될 수 있다. 상기 적어도 하나의 터널 고정 전하층(129F)은 상기 제1 서브- 터널 절연층(129A) 또는 상기 제2 서브- 터널 절연층(129B)보다 얇을 수 있다.
도 12를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 하부 구조체(20), 수평 배선층(40), 제1 적층 구조체(60), 제2 적층 구조체(70), 다수의 분리 절연 패턴(91), 제1 상부 절연층(93), 제2 상부 절연층(94), 다수의 비트 플러그(97), 다수의 비트 라인(98), 및 다수의 채널 구조체(110)를 포함할 수 있다.
상기 하부 구조체(20)는 기판(21), 소자 분리층(23), 다수의 트랜지스터(25), 다수의 하부 배선(27), 제1 하부 절연층(31), 제2 하부 절연층(33), 및 제3 하부 절연층(35)을 포함할 수 있다.
상기 수평 배선층(40)은 수평 도전층(41), 밀봉 도전층(Sealing Conductive Layer; 45), 및 지지대(47)를 포함할 수 있다. 상기 수평 도전층(41)은 공통 소스 라인(Common Source Line)에 해당될 수 있다.
상기 제1 적층 구조체(60) 및 상기 제2 적층 구조체(70)의 각각은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)을 포함할 수 있다. 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 전극층(64)은 상기 수평 배선층(40) 상에 번갈아 가며 반복적으로 적층될 수 있다. 상기 다수의 제1 전극층(64) 중 몇몇은 워드 라인(Word Line)에 해당될 수 있으며 다른 몇몇은 선택 라인(Selection Line)에 해당될 수 있다.
상기 다수의 채널 구조체(110)의 각각은 정보 저장 패턴(120), 채널 층(131), 코어 패턴(135), 및 비트 패드(138)를 포함할 수 있다. 상기 정보 저장 패턴(120)은 도 1 내지 도 11을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다.
상기 다수의 채널 구조체(110)의 각각은 상기 제2 적층 구조체(70) 및 상기 제1 적층 구조체(60)를 관통하여 상기 수평 배선층(40) 내에 연장될 수 있다. 일 실시예에서, 상기 다수의 채널 구조체(110)의 각각은 상기 다수의 제1 절연층(62), 상기 다수의 제1 전극층(64), 상기 지지대(47), 및 상기 밀봉 도전층(45)을 관통하여 상기 수평 도전층(41) 내에 연장될 수 있다.
도 13을 참조하면, 수평 배선층(40)은 수평 도전층(41)을 포함할 수 있다. 상기 수평 도전층(41)은 공통 소스 라인(Common Source Line)에 해당될 수 있다. 상기 수평 도전층(41)은 제1 수평 도전층(41A) 및 상기 제1 수평 도전층(41A) 상의 제2 수평 도전층(41B)를 포함할 수 있다. 다수의 채널 구조체(110)의 각각은 제2 적층 구조체(70) 및 제1 적층 구조체(60)를 관통하여 상기 수평 배선층(40) 내에 연장될 수 있다. 일 실시예에서, 상기 다수의 채널 구조체(110)의 각각은 다수의 제1 절연층(62) 및 다수의 제1 전극층(64)을 관통하여 상기 제2 수평 도전층(41B) 내에 연장될 수 있다.
상기 다수의 채널 구조체(110)의 각각은 정보 저장 패턴(120), 채널 층(131), 코어 패턴(135), 및 비트 패드(138)를 포함할 수 있다. 상기 정보 저장 패턴(120)은 도 1 내지 도 11을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 상기 채널 층(131)은 상기 정보 저장 패턴(120)의 하부를 관통하여 상기 제2 수평 도전층(41B)에 접촉될 수 있다.
도 14 내지 도 24는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들을 설명하기 위한 단면도들이다. 도 16 내지 도 23은 도 15의 일부분(8)에 해당하는 단면도들 일 수 있다.
도 14를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들은 하부 구조체(20)를 제공하는 것을 포함할 수 있다. 상기 하부 구조체(20)는 기판(21), 소자 분리층(23), 다수의 트랜지스터(25), 다수의 하부 배선(27), 제1 하부 절연층(31), 제2 하부 절연층(33), 및 제3 하부 절연층(35)을 포함할 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI)웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소자 분리층(23)은 트렌치 분리 방법(Trench Isolation Method)을 이용하여 상기 기판(21) 내에 형성될 수 있다.
상기 다수의 트랜지스터(25)는 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 다양한 방법으로 형성될 수 있다. 상기 다수의 트랜지스터(25)는 플라나 트랜지스터(Planar Transistor), 핀펫(fin Field Effect Transistor; finFET), MBCFET® 와 같은 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 또는 이들의 조합을 포함할 수 있다.
상기 기판(21) 상에 상기 소자 분리층(23) 및 상기 다수의 트랜지스터(25)를 덮는 상기 제1 하부 절연층(31)이 형성될 수 있다. 상기 제1 하부 절연층(31) 내에 상기 다수의 하부 배선(27)이 형성될 수 있다. 상기 다수의 하부 배선(27)은 다수의 수평 배선, 다수의 수직 배선, 및 다수의 연결 패드와 같은 도전성 패턴들을 포함할 수 있다. 상기 다수의 하부 배선(27) 중 몇몇은 상기 다수의 트랜지스터(25) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 트랜지스터(25) 및 상기 다수의 하부 배선(27)은 주변 회로를 구성할 수 있다.
상기 제1 하부 절연층(31) 및 상기 다수의 하부 배선(27) 상을 덮는 상기 제2 하부 절연층(33)이 형성될 수 있다. 상기 제2 하부 절연층(33) 상에 상기 제3 하부 절연층(35)이 형성될 수 있다. 상기 제2 하부 절연층(33)은 상기 제3 하부 절연층(35)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 하부 절연층(33)은 식각 정지층에 해당될 수 있다.
상기 소자 분리층(23), 상기 제1 하부 절연층(31), 상기 제2 하부 절연층(33), 및 상기 제3 하부 절연층(35)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 소자 분리층(23), 상기 제1 하부 절연층(31), 상기 제2 하부 절연층(33), 및 상기 제3 하부 절연층(35)의 각각은 Si, O, N, C, B, 및 H 로 이루어진 일군에서 선택된 적어도 2개를 포함할 수 있다. 상기 소자 분리층(23), 상기 제1 하부 절연층(31), 상기 제2 하부 절연층(33), 및 상기 제3 하부 절연층(35)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-K 유전물(Low-K Dielectrics), 하이-K 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 하부 절연층(33)은 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물(SiCN), 또는 이들의 조합을 포함할 수 있다. 상기 제1 하부 절연층(31) 및 상기 제3 하부 절연층(35)은 실리콘 산화물을 포함할 수 있다.
상기 다수의 하부 배선(27)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 다수의 하부 배선(27)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 하부 구조체(20) 상에 수평 배선층(40)이 형성될 수 있다. 상기 수평 배선층(40)은 수평 도전층(41), 수평 몰드층(43), 및 지지대(47)를 포함할 수 있다.
상기 수평 도전층(41)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 수평 도전층(41)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일 실시예에서, 상기 수평 도전층(41)은 N형 불순물들을 갖는 폴리실리콘 층 또는 N형 불순물들을 갖는 단결정 반도체 층과 같은 도전층을 포함할 수 있다.
상기 수평 도전층(41) 상에 상기 수평 몰드층(43)이 형성될 수 있다. 상기 수평 몰드층(43)은 단일 층 또는 멀티 층을 포함할 수 있다. 예를들면, 상기 수평 몰드층(43)은 한 쌍의 실리콘 산화물 층 및 상기 한 쌍의 실리콘 산화물 층 사이에 형성된 실리콘 질화물 층을 포함할 수 있다. 상기 수평 몰드층(43) 상에 상기 지지대(47)가 형성될 수 있다. 일 실시예에서, 상기 지지대(47)는 폴리실리콘을 포함할 수 있다.
상기 수평 배선층(40) 상에 제1 예비 적층 구조체(Preliminary Stack Structure; 60T) 및 상기 제1 예비 적층 구조체(60T) 상의 제2 예비 적층 구조체(70T)가 형성될 수 있다. 상기 제1 예비 적층 구조체(60T) 및 상기 제2 예비 적층 구조체(70T)의 각각은 번갈아 가며 반복적으로 적층된 다수의 제1 절연층(62) 및 다수의 제1 몰드층(63)을 포함할 수 있다.
상기 다수의 제1 몰드층(63)은 상기 다수의 제1 절연층(62)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 절연층(62)은 실리콘 산화물을 포함할 수 있으며, 상기 다수의 제1 몰드층(63)은 실리콘 질화물을 포함할 수 있다.
상기 제2 예비 적층 구조체(70T) 및 상기 제1 예비 적층 구조체(60T)를 관통하여 상기 수평 배선층(40) 내에 연장된 다수의 채널홀(110H)이 형성될 수 있다. 상기 다수의 채널홀(110H)의 각각은 상기 제2 예비 적층 구조체(70T), 상기 제1 예비 적층 구조체(60T), 상기 지지대(47), 및 상기 수평 몰드층(43)을 관통하여 상기 수평 도전층(41) 내에 연장될 수 있다. 상기 다수의 채널홀(110H)의 측벽들에 상기 다수의 제1 몰드층(63), 상기 지지대(47), 및 상기 수평 몰드층(43)의 측면들이 노출될 수 있다.
도 15를 참조하면, 상기 다수의 채널홀(110H) 내에 다수의 채널 구조체(110)가 형성될 수 있다. 상기 다수의 채널 구조체(110)의 각각은 정보 저장 패턴(120), 채널 층(131), 코어 패턴(135), 및 비트 패드(138)를 포함할 수 있다.
상기 채널 층(131)은 상기 코어 패턴(135)의 외측 및 바닥을 둘러쌀 수 있다. 상기 정보 저장 패턴(120)은 상기 채널 층(131)의 외측 및 바닥을 둘러쌀 수 있다. 상기 정보 저장 패턴(120), 상기 채널 층(131), 및 상기 코어 패턴(135)을 형성하는 것은 도 16 내지 도 23을 참조하여 설명하기로 한다.
상기 비트 패드(138)는 상기 정보 저장 패턴(120), 상기 채널 층(131), 및 상기 코어 패턴(135) 상에 형성될 수 있다. 상기 비트 패드(138)는 상기 채널 층(131)에 접촉될 수 있다. 상기 비트 패드(138)는 폴리실리콘, 아몰퍼스 실리콘, 단결정 실리콘, 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 15 및 도 16을 참조하면, 상기 다수의 채널 구조체(110)를 형성하는 것은 채널홀(110H) 내에 제1 서브-블로킹 층(Sub-Blocking Layer; 122)을 형성하는 것을 포함할 수 있다. 상기 제1 서브-블로킹 층(122)은 상기 채널홀(110H)의 내벽을 컨포말하게 덮을 수 있다. 상기 제1 서브-블로킹 층(122)은 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 몰드층(63)의 측면들에 접촉될 수 있다. 상기 제1 서브-블로킹 층(122)은 제1 원소의 산화물을 포함할 수 있다. 상기 제1 원소는 Si, Al, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 서브-블로킹 층(122)은 실리콘 산화물, 알루미늄 산화물, 알루미늄 실리케이트(Aluminum Silicate), 또는 이들의 조합을 포함할 수 있다. 상기 제1 서브-블로킹 층(122)의 두께는 0.1nm 내지 50nm(나노미터) 일 수 있다.
일 실시예에서, 상기 제1 서브-블로킹 층(122)은 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 형성될 수 있다. 상기 제1 서브-블로킹 층(122)은 HCD, DCS, BTBAS, DS, MS, TCS, TDMAS, DIPAS, AlCl3, TMA, TDMAA, O, O2, O3, H2O, N2O, NO2, 또는 이들의 조합을 사용하여 형성될 수 있다.
도 15 및 도 17을 참조하면, 상기 제1 서브-블로킹 층(122) 상에 제1 고정 전하층(Fixed Charge Layer; 123)이 형성될 수 있다. 상기 제1 고정 전하층(123)은 상기 채널홀(110H)의 내벽을 컨포말하게 덮을 수 있다.
상기 제1 고정 전하층(123)은 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 제3 원소를 포함할 수 있다. 상기 제2 원소는 Si, Al, 또는 이들의 조합을 포함할 수 있다. 상기 제2 원소는 상기 제1 원소와 동일할 수 있으며, 상기 제2 원소는 상기 제1 원소와 다를 수도 있다. 상기 제3 원소는 상기 제2 원소와 다를 수 있다. 상기 제3 원소는 Al, Hf, Ti, Y, Li, Na, Mg, K, Ca, Cr, Mn, Fe, Zr, Mo, Pd, Au, Ta, Pb, Sn, In, Si, B, C, N, P, F, S, Se, Br, I, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 고정 전하층(123)은 상기 제3 원소가 도핑된 실리콘 산화물, 상기 제3 원소가 도핑된 알루미늄 산화물, 상기 제3 원소가 도핑된 알루미늄 실리케이트(Aluminum Silicate), 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 제1 고정 전하층(123)은 상기 제1 서브-블로킹 층(122)보다 얇을 수 있다. 상기 제1 고정 전하층(123)의 두께는 0.01nm 내지 5nm(나노미터) 일 수 있다. 상기 제1 고정 전하층(123) 내에서 상기 제3 원소의 비율은 0.5 wt% 내지 5 wt%일 수 있다. 일 실시예에서, 상기 제1 고정 전하층(123) 내에서 상기 제3 원소의 비율은 1 wt% 이하일 수 있다.
일 실시예에서, 상기 제1 고정 전하층(123)은 원자층 증착(ALD) 방법을 이용하여 형성될 수 있다.
도 15 및 도 18을 참조하면, 상기 제1 고정 전하층(123) 상에 제2 서브-블로킹 층(124)이 형성될 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 채널홀(110H)의 내벽을 컨포말하게 덮을 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제1 서브-블로킹 층(122)과 유사한 방법으로 형성될 수 있다. 상기 제2 서브-블로킹 층(124)은 상기 제1 원소의 산화물을 포함할 수 있다. 일 실시예에서, 상기 제2 서브-블로킹 층(124)은 상기 제1 서브-블로킹 층(122)보다 두꺼울 수 있다. 상기 상기 제2 서브-블로킹 층(124)의 두께는 0.1nm 내지 50nm(나노미터) 일 수 있다.
도 15 및 도 19를 참조하면, 상기 제2 서브-블로킹 층(124) 상에 제2 고정 전하층(125) 및 제3 서브-블로킹 층(126)이 차례로 형성될 수 있다. 상기 제2 고정 전하층(125) 및 상기 제3 서브-블로킹 층(126)의 각각은 상기 채널홀(110H)의 내벽을 컨포말하게 덮을 수 있다. 일 실시예에서, 상기 제1 서브-블로킹 층(122), 상기 제1 고정 전하층(123), 상기 제2 서브-블로킹 층(124), 상기 제2 고정 전하층(125), 및 상기 제3 서브-블로킹 층(126)은 블로킹 층(121)을 구성할 수 있다.
상기 제2 고정 전하층(125)은 상기 제1 고정 전하층(123)과 유사한 방법으로 형성될 수 있다. 상기 제2 고정 전하층(125)은 상기 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 상기 제3 원소를 포함할 수 있다. 일 실시예에서, 상기 제2 고정 전하층(125)은 상기 제2 서브-블로킹 층(124)보다 얇을 수 있다. 상기 제2 고정 전하층(125)의 두께는 0.01nm 내지 5nm(나노미터) 일 수 있다. 상기 제2 고정 전하층(125) 내에서 상기 제3 원소의 비율은 0.5 wt% 내지 5 wt%일 수 있다. 일 실시예에서, 상기 제2 고정 전하층(125) 내에서 상기 제3 원소의 비율은 1 wt% 이하일 수 있다.
상기 제3 서브-블로킹 층(126)은 상기 제2 서브-블로킹 층(124) 또는 상기 제1 서브-블로킹 층(122)과 유사한 방법으로 형성될 수 있다. 상기 제3 서브-블로킹 층(126)은 상기 제1 원소의 산화물을 포함할 수 있다. 일 실시예에서, 상기 제3 서브-블로킹 층(126)은 상기 제2 서브-블로킹 층(124) 보다 얇을 수 있다. 상기 제3 서브-블로킹 층(126)의 두께는 0.1nm 내지 50nm(나노미터) 일 수 있다.
도 15 및 도 20을 참조하면, 상기 블로킹 층(121) 상에 전하 저장층(128)이 형성될 수 있다. 상기 전하 저장층(128)은 상기 채널홀(110H)의 내벽을 컨포말하게 덮을 수 있다. 일 실시예에서, 상기 전하 저장층(128)은 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 질화물을 포함할 수 있다.
도 15 및 도 21을 참조하면, 상기 전하 저장층(128) 상에 터널 절연층(129)이 형성될 수 있다. 상기 터널 절연층(129)은 상기 채널홀(110H)의 내벽을 컨포말하게 덮을 수 있다. 상기 블로킹 층(121), 상기 전하 저장층(128), 및 상기 터널 절연층(129)은 상기 정보 저장 패턴(120)을 구성할 수 있다. 일 실시예에서, 상기 터널 절연층(129)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 15 및 도 22를 참조하면, 상기 터널 절연층(129) 상에 상기 채널 층(131)이 형성될 수 있다. 상기 채널 층(131)은 상기 채널홀(110H)의 내벽을 컨포말하게 덮을 수 있다. 상기 채널 층(131)은 폴리실리콘, 아몰퍼스실리콘, 단결정실리콘, 또는 이들의 조합과 같은 반도체를 포함할 수 있다.
도 15 및 도 23을 참조하면, 상기 채널 층(131) 상에 상기 코어 패턴(135)이 형성될 수 있다. 상기 코어 패턴(135)은 상기 채널홀(110H)의 내부를 채울 수 있다. 상기 코어 패턴(135)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
도 24를 참조하면, 상기 제2 예비 적층 구조체(70T) 상에 제1 상부 절연층(93)이 형성될 수 있다. 상기 제1 상부 절연층(93), 상기 제2 예비 적층 구조체(70T), 상기 제1 예비 적층 구조체(60T)를 관통하여 상기 수평 배선층(40) 내에 연장된 다수의 분리 트렌치(91T)가 형성될 수 있다.
상기 수평 몰드층(43)을 제거하고 밀봉 도전층(Sealing Conductive Layer; 45)이 형성될 수 있다. 상기 밀봉 도전층(45)은 상기 정보 저장 패턴(120)의 측면을 관통하여 상기 채널 층(131)에 접촉될 수 있다. 상기 밀봉 도전층(45)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일 실시예에서, 상기 밀봉 도전층(45)은 폴리실리콘 층을 포함할 수 있다.
상기 다수의 제1 몰드층(63)을 제거하고 다수의 제1 전극층(64)이 형성될 수 있다. 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 전극층(64)은 제1 적층 구조체(60) 및 제2 적층 구조체(70)를 구성할 수 있다. 상기 다수의 제1 전극층(64)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 다수의 제1 전극층(64)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 다수의 분리 트렌치(91T) 내에 다수의 분리 절연층(91)이 형성될 수 있다. 상기 제1 상부 절연층(93) 및 상기 다수의 분리 절연층(91)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 제1 상부 절연층(93) 및 상기 다수의 분리 절연층(91)의 각각은 Si, O, N, C, B, 및 H 로 이루어진 일군에서 선택된 적어도 2개를 포함할 수 있다. 상기 제1 상부 절연층(93) 및 상기 다수의 분리 절연층(91)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물(SiCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다.
도 12를 다시 한번 참조하면, 상기 제1 상부 절연층(93)상에 제2 상부 절연층(94)이 형성될 수 있다. 상기 제2 상부 절연층(94) 및 상기 제1 상부 절연층(93)을 관통하여 상기 다수의 채널 구조체(110)에 접촉된 다수의 비트 플러그(97)가 형성될 수 있다. 상기 다수의 비트 플러그(97)의 각각은 상기 다수의 비트 패드(138)에 접촉될 수 있다. 상기 제2 상부 절연층(94) 상에 상기 다수의 비트 플러그(97)에 접촉된 다수의 비트 라인(98)이 형성될 수 있다.
상기 제2 상부 절연층(94)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 제2 상부 절연층(94)은 Si, O, N, C, B, 및 H 로 이루어진 일군에서 선택된 적어도 2개를 포함할 수 있다. 상기 제2 상부 절연층(94)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물(SiCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다.
상기 다수의 비트 플러그(97) 및 상기 다수의 비트 라인(98)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 다수의 비트 플러그(97) 및 상기 다수의 비트 라인(98)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
20: 하부 구조체
21: 기판 23: 소자 분리층
25: 트랜지스터 27: 하부 배선
31: 제1 하부 절연층 33: 제2 하부 절연층
35: 제3 하부 절연층
40: 수평 배선층
41: 수평 도전층 45: 밀봉 도전층(Sealing Conductive Layer)
47: 지지대
60, 70: 적층 구조체
62: 제1 절연층 64: 제1 전극층
64B: 배리어 층 64C: 전극 도전층
67: 부가 블로킹 층 91: 분리 절연 패턴
93: 제1 상부 절연층 94: 제2 상부 절연층
97: 비트 플러그 98: 비트 라인
110: 채널 구조체
120: 정보 저장 패턴 121: 블로킹 층
122, 124, 126: 서브-블로킹 층(Sub-Blocking Layer)
123, 125, 127: 고정 전하층(Fixed Charge Layer)
128: 전하 저장층 129: 터널 절연층
131: 채널 층 135: 코어 패턴
138: 비트 패드

Claims (10)

  1. 다수의 절연층 및 다수의 전극층이 번갈아 가며 반복적으로 적층된 적층 구조체; 및
    상기 적층 구조체를 관통하는 채널 구조체를 포함하되,
    상기 채널 구조체는
    채널층; 및
    상기 채널층 및 상기 다수의 전극층 사이의 정보 저장 패턴을 포함하고,
    상기 정보 저장 패턴은
    상기 채널층 및 상기 다수의 전극층 사이의 터널 절연층;
    상기 터널 절연층 및 상기 다수의 전극층 사이의 전하 저장층; 및
    상기 전하 저장층 및 상기 다수의 전극층 사이의 블로킹 층(Blocking Layer)을 포함하고,
    상기 블로킹 층은
    제1 원소의 산화물을 갖는 하나 또는 다수의 서브-블로킹 층(Sub-Blocking Layer); 및
    하나 또는 다수의 고정 전하층(Fixed Charge Layer)을 포함하되,
    상기 하나 또는 다수의 고정 전하층의 각각은 제2 원소의 산화물 및 상기 제2 원소의 산화물에 도핑된 제3 원소를 포함하고,
    상기 하나 또는 다수의 고정 전하층 내에서 상기 제3 원소의 비율은 0.5 wt% 내지 5 wt% 인 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 원소는 Si, Al, 또는 이들의 조합을 포함하고,
    상기 제2 원소는 Si, Al, 또는 이들의 조합을 포함하고,
    상기 제3 원소는 Al, Hf, Ti, Y, Li, Na, Mg, K, Ca, Cr, Mn, Fe, Zr, Mo, Pd, Au, Ta, Pb, Sn, In, Si, B, C, N, P, F, S, Se, Br, I, 또는 이들의 조합을 포함하되,
    상기 제3 원소는 상기 제2 원소와 다른 반도체 소자.
  3. 제2 항에 있어서,
    상기 하나 또는 다수의 서브-블로킹 층(Sub-Blocking Layer)은 실리콘 산화물, 알루미늄 산화물, 알루미늄 실리케이트(Aluminum Silicate), 또는 이들의 조합을 포함하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 하나 또는 다수의 고정 전하층은 상기 제3 원소가 도핑된 실리콘 산화물, 상기 제3 원소가 도핑된 알루미늄 산화물, 상기 제3 원소가 도핑된 알루미늄 실리케이트, 또는 이들의 조합을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 블로킹 층은
    상기 다수의 전극층에 인접한 제1 서브-블로킹 층;
    상기 전하 저장층에 인접한 제2 서브-블로킹 층; 및
    상기 제1 서브-블로킹 층 및 상기 제2 서브-블로킹 층 사이의 제1 고정 전하층을 포함하되,
    상기 제1 고정 전하층의 두께는 상기 제1 서브-블로킹 층 또는 상기 제2 서브-블로킹 층의 두께보다 작은 반도체 소자.
  6. 제5 항에 있어서,
    상기 블로킹 층은
    상기 제2 서브-블로킹 층 및 상기 전하 저장층 사이의 제2 고정 전하층; 및
    상기 제2 고정 전하층 및 상기 전하 저장층 사이의 제3 서브-블로킹 층을 더 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제2 서브-블로킹 층의 두께는 상기 제1 서브-블로킹 층 또는 상기 제3 서브-블로킹 층의 두께보다 큰 반도체 소자.
  8. 제5 항에 있어서,
    상기 블로킹 층은
    상기 다수의 전극층 및 상기 제1 서브-블로킹 층 사이 또는 상기 전하 저장층 및 상기 제2 서브-블로킹 층 사이의 제2 고정 전하층을 더 포함하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 블로킹 층의 두께는 0.5 nm 내지 50 nm(나노미터) 이고,
    상기 하나 또는 다수의 고정 전하층 각각의 두께는 0.05 nm 내지 5 nm(나노미터) 인 반도체 소자.
  10. 제1 항에 있어서,
    상기 하나 또는 다수의 고정 전하층 내에서 상기 제3 원소의 비율은 1 wt% 이하인 반도체 소자.

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