CN111354728A - 半导体器件 - Google Patents

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CN111354728A
CN111354728A CN201911342237.7A CN201911342237A CN111354728A CN 111354728 A CN111354728 A CN 111354728A CN 201911342237 A CN201911342237 A CN 201911342237A CN 111354728 A CN111354728 A CN 111354728A
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张世明
金奉秀
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Abstract

半导体器件包括：在器件区域上的第一沟槽；在第一沟槽中并限定器件区域的有源图案的第一器件隔离层；在界面区域上的第二沟槽；以及在第二沟槽中的第二器件隔离层。第二器件隔离层包括掩埋介电图案、在掩埋介电图案上的介电衬垫图案以及在介电衬垫图案上的第一间隙填充介电图案。掩埋介电图案包括在第二沟槽的底面上的底面区段以及在第二沟槽的侧壁上的侧壁区段。侧壁区段的厚度不同于底面区段的厚度。

Description

半导体器件
相关申请的交叉引用
该非临时申请要求于2018年12月24日在韩国知识产权局提交的韩国专利申请No.10-2018-0168299的优先权，其全部内容通过引用并入本文。
技术领域
本发明构思涉及半导体器件，并且更具体地，涉及包括数据存储元件的半导体器件。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子行业中具有重要地位。半导体器件中的数据存储器件可存储逻辑数据。随着电子行业的发展，数据存储器件越来越集成。结果，至少部分地包括数据存储器件的组件的尺寸(例如，线宽)继续减小。
另外，随着数据存储器件的集成度增加，同时要求数据存储器件的高可靠性。然而，数据存储器件的集成度增加可能导致数据存储器件的可靠性降低。因此，已进行各种研究以改进数据存储器件的可靠性。
发明内容
本发明构思的一些示例实施例提供了具有改进的阈值电压均匀性的半导体器件。
根据本发明构思的一些示例实施例，一种半导体器件可包括：衬底，其包括器件区域以及与器件区域相邻的界面区域；在器件区域上的第一沟槽；在第一沟槽中的第一器件隔离层，第一器件隔离层限定器件区域的有源图案；在界面区域上的第二沟槽；以及在第二沟槽中的第二器件隔离层。第二隔离层可包括掩埋介电图案、在掩埋介电图案上的介电衬垫图案以及在介电衬垫图案上的第一间隙填充介电图案。掩埋介电图案可包括在第二沟槽的底面上的底面区段以及在第二沟槽的侧壁上的侧壁区段。侧壁区段的厚度可不同于底面区段的厚度。
根据本发明构思的一些示例实施例，一种半导体器件可包括：在衬底上的第一沟槽，该第一沟槽在第一方向上延伸；在第一沟槽的侧壁和底面上的掩埋介电图案；在掩埋介电图案上的介电衬垫图案；在介电衬垫图案上并填充第一沟槽的第一间隙填充介电图案；以及在与第一方向交叉的第二方向上延伸的多个第二沟槽，第二沟槽比第一沟槽浅。掩埋介电图案可包括在第一沟槽的底面上的底面区段以及在第一沟槽的侧壁上的侧壁区段，侧壁区段的厚度不同于底面区段的厚度。
根据本发明构思的一些示例实施例，一种半导体器件可包括：衬底，其包括第一器件区域和第二器件区域以及在第一器件区域和第二器件区域之间的界面区域；第一沟槽和第二沟槽，其在第一器件区域和第二器件区域上限定第一有源图案和第二有源图案中的分离的相应有源图案；在界面区域上的第三沟槽；在第一沟槽、第二沟槽和第三沟槽中的分离的相应沟槽中的第一器件隔离层、第二器件隔离层和第三器件隔离层；以及横跨第一有源图案和第二有源图案延伸的多个第四沟槽。第三器件隔离层可包括掩埋介电图案、在掩埋介电图案上的介电衬垫图案以及在介电衬垫图案上并填充第三沟槽的第一间隙填充介电图案。掩埋介电图案可包括在第三沟槽的底面上的底面区段以及在第三沟槽的侧壁上的侧壁区段，侧壁区段的厚度大于底面区段的厚度。
附图说明
图1例示了示出根据本发明构思的一些示例实施例的半导体器件的示例的平面图。
图2A、图2B和图2C例示了根据本发明构思的一些示例实施例的分别沿图1的线A-A’、线B-B’和线C-C’截取的剖视图。
图3、图5、图7、图9和图11例示了示出根据本发明构思的一些示例实施例的图1所示的半导体器件的制造方法的平面图。
图4A、图6A、图8A、图10A和图12A例示了根据本发明构思的一些示例实施例的分别沿图3、图5、图7、图9和图11的线A-A’截取的剖视图。
图4B、图6B、图8B、图10B和图12B例示了根据本发明构思的一些示例实施例的分别沿图3、图5、图7、图9和图11的线B-B’截取的剖视图。
图4C、图6C、图8C、图10C和图12C例示了根据本发明构思的一些示例实施例的分别沿图3、图5、图7、图9和图11的线C-C’截取的剖视图。
图13和图14例示了示出根据本发明构思的一些示例实施例的形成图5所示的掩埋介电层的示例的流程图。
具体实施方式
图1例示了示出根据本发明构思的一些示例实施例的半导体器件的示例的平面图。图2A和图2B例示了根据本发明构思的一些示例实施例的分别沿图1的半导体器件的线A-A’和线B-B’截取的剖视图。图2C例示了根据本发明构思的一些示例实施例的沿图1的半导体器件的线C-C’截取的剖视图以及示出规范化厚度如何随掩埋介电图案的深度变化的曲线图。
参照图1以及图2A至图2C，半导体器件可包括衬底W，其包括第一器件区域MCR和第二器件区域CPR以及在第一器件区域MCR和第二器件区域CPR之间的界面区域IFR。在一些示例实施例中，第一器件区域MCR可以是存储器单元区域。第一器件区域MCR可包括数据存储元件DS。数据存储元件DS可响应于字线WL和位线BL的信号来存储数据。第二器件区域CPR可以是核心/外围电路区域。第二器件区域CPR可包括诸如字线驱动器、位线驱动器和感测放大器的核心/外围电路，其通过字线WL和位线BL将数据写在数据存储元件DS中以及从数据存储元件DS读取数据。界面区域IFR可以是将第一器件区域MCR和第二器件区域CPR彼此分离的场区域。界面区域IFR可与第一器件区域MCR和第二器件区域CPR中的各个器件区域相邻。将在下面进一步讨论字线WL和位线BL。
第一器件区域MCR可包括第一沟槽TR1，使得第一沟槽TR1可被理解为在第一器件区域MCR上。第一器件隔离层ST1可设置在第一器件区域MCR的第一沟槽TR1中。如至少图2A中所示，第一器件隔离层ST1可部分地或完全地填充第一沟槽TR1。在一些示例实施例中，第一器件隔离层ST1可包括氧化硅。第一器件隔离层ST1可限定第一器件区域MCR的有源图案(包括第一有源图案ACT1)。当在平面图中看时，第一有源图案ACT1可在第一方向X和第二方向Y的对角方向上不连续地布置。第一有源图案ACT1可具有沟道区域CH以及第一源极/漏极区域SD1和第二源极/漏极区域SD2。如至少图2B中所示，沟道区域CH可在Z方向上与字线WL交叠，Z方向可被理解为与第一沟槽TR1、第二沟槽TR2、第三沟槽TR3和第四沟槽TR4延伸的方向垂直延伸的方向。第一源极/漏极区域SD1和第二源极/漏极区域SD2可设置在字线WL的相对侧上。要重申的是，第一源极/漏极区域SD1可在字线WL的一侧，并且第二源极/漏极区域SD2可在字线WL的另一侧。第一有源图案ACT1之间的距离可落在约10nm至约300nm的范围内。第一器件隔离层ST1可在一对第一有源图案ACT1之间的第一沟槽TR1中没有诸如空洞或缝隙之类的缺陷。无缺陷第一器件隔离层ST1可为第一有源图案ACT1提供改进的阈值电压均匀性。
当在本说明书中结合数值使用术语“约”或“实质上”时，关联的数值旨在包括所述数值左右±10％的容差。当指定范围时，该范围包括其间诸如0.1％的增量的所有值。
第二器件区域CPR可包括第二沟槽TR2，使得第二沟槽TR2可被理解为在第二器件区域CPR上。第二器件隔离层ST2可设置在第二器件区域CPR的第二沟槽TR2中。如至少图2A中所示，第二器件隔离层ST2可部分地或完全地填充第二沟槽TR2。第二器件隔离层ST2可包括氧化硅。第二器件隔离层ST2可限定第二器件区域CPR的第二有源图案ACT2。将理解，如图2A至图2C所示，在一些示例实施例中，第一沟槽TR1和第二沟槽TR2可在第一器件区域MCR和第二器件区域CPR上限定第一有源图案ACT1和第二有源图案ACT2的分离的相应有源图案。第二有源图案ACT2可包括核心/外围电路。
界面区域IFR可包括第三沟槽TR3，使得第三沟槽TR3可被理解为在界面区域IFR上。第三器件隔离层ST3可设置在界面区域IFR的第三沟槽TR3中。如至少图2A中所示，第三器件隔离层ST3可部分地或完全地填充第三沟槽TR3。第三器件隔离层ST3可设置在场图案FR之间。场图案FR之间的第三器件隔离层ST3的宽度可大于一对第一有源图案ACT1之间的第一器件区域MCR的宽度。在一些示例实施例中，第三器件隔离层ST3可包括掩埋介电图案BI、介电衬垫图案SN和第一间隙填充介电图案GP1。
掩埋介电图案BI可设置在第三沟槽TR3的侧壁和底面上。掩埋介电图案BI可由与第一器件隔离层ST1和第二器件隔离层ST2的层相同的层形成。在一些示例实施例中，掩埋介电图案BI可包括氧化硅。在某些实施例中，掩埋介电图案BI可具有不均匀的厚度。在一些示例实施例中，掩埋介电图案BI可在第三沟槽TR3的侧壁上具有较大的厚度，并且在第三沟槽TR3的底面上具有较小的厚度。
当掩埋介电图案BI具有均匀的厚度时，第一器件隔离层ST1和第二器件隔离层ST2可能具有诸如空洞或缝隙之类的缺陷。第一器件隔离层ST1和/或第二器件隔离层ST2中的缺陷的出现可取决于掩埋介电图案BI的厚度的变化。如至少图2A中所示，掩埋介电图案BI可包括底面区段BP和侧壁区段SW。如所示，底面区段BP可设置在第三沟槽TR3的底面TR3_F上。如进一步所示，侧壁区段SW可设置在第三沟槽TR3的侧壁TR3_SW上。侧壁区段SW的厚度SW_T可不同于底面区段BP的厚度BP_T。侧壁区段SW的厚度SW_T可小于底面区段BP的厚度BP_T。侧壁区段SW的厚度SW_T可大于底面区段BP的厚度BP_T。在一些示例实施例中，侧壁区段SW的厚度SW_T可在下游方向上或在第三沟槽TR3的深度方向上逐渐增加。当侧壁区段SW的厚度SW_T在第三沟槽TR3的深度方向上增加时，第一器件隔离层ST1和第二器件隔离层ST2可不具有诸如空洞或缝隙之类的缺陷。相反，当侧壁区段SW的厚度SW_T在第三沟槽TR3的深度方向上减小或保持时，第一器件隔离层ST1和第二器件隔离层ST2可能具有诸如空洞或缝隙之类的缺陷。
如至少图2A中所示，介电衬垫图案SN可设置在掩埋介电图案BI上。介电衬垫图案SN可具有均匀的厚度。介电衬垫图案SN可包括氮化硅。
如至少图2A中所示，第一间隙填充介电图案GP1可设置在介电衬垫图案SN上。第一间隙填充介电图案GP1可部分地或完全地填充第三沟槽TR3。在一些示例实施例中，第一间隙填充介电图案GP1可包括氧化硅。第一间隙填充介电图案GP1的密度可小于掩埋介电图案BI的密度。
在图2A和图2B中，第二沟槽TR2被示出为具有与第一沟槽TR1的宽度相似的宽度。当第二沟槽TR2的宽度大于第一沟槽TR1的宽度时，第二器件隔离层ST2可包括掩埋介电图案、介电衬垫图案和第一间隙填充介电图案。第二器件隔离层ST2的掩埋介电图案可具有较厚的侧壁区段和较薄的底面区段。
进一步参照图1以及图2A至图2C，至少一对第四沟槽TR4(例如，多个第四沟槽TR4)可设置在第一有源图案ACT1上。各个第四沟槽TR4可被限定在第一有源图案ACT1的第一源极/漏极区域SD1和第二源极/漏极区域SD2之间。各个第四沟槽TR4可被设置为横跨第一有源图案ACT1和第二有源图案ACT2、场图案FR以及第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3伸展(“延伸”)。各个第四沟槽TR4的深度可小于第一沟槽TR1、第二沟槽TR2和第三沟槽TR3的深度。各个第四沟槽TR4可在第一方向X上延伸。第四沟槽TR4可与第三沟槽TR3交叉。当各个第四沟槽TR4在第一方向X上延伸时，与第四沟槽TR4交叉的第三沟槽TR3可在第二方向Y上延伸。
第一线结构LST1可设置在各个第四沟槽TR4中。在一些示例实施例中，第一线结构LST1可包括栅极介电图案GI、字线WL和第二间隙填充介电图案GP2。因此，将理解，多条字线WL可在分离的相应第四沟槽TR4中。栅极介电图案GI可设置在第四沟槽TR4的下内壁上。栅极介电图案GI可包括氧化硅层、氮化硅层、氮氧化硅层和高k介电材料中的一个或多个。在一些示例实施例中，高k介电材料可包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或者它们的组合。字线WL可设置在栅极介电图案GI上。字线WL可填充第四沟槽TR4的下部分。字线WL可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或多种。第二间隙填充介电图案GP2可设置在字线WL上。因此，将理解，多个第二间隙填充介电图案GP2可在分离的相应字线WL上。第二间隙填充介电图案GP2可填充第四沟槽TR4的上部分。第二间隙填充介电图案GP2的顶表面可与第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3的顶表面共面。第二间隙填充介电图案GP2可包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
参照图2A至图2C，掩埋介电图案BI的侧壁区段SW可包括下部LP、中部MP和上部UP。
下部LP可设置在介电衬垫图案SN的底表面SN_BS与第四沟槽TR4的底面TR4_F之间。下部LP可在第三沟槽TR3的侧壁TR3_SW上。在一些示例实施例中，下部LP可设置在介电衬垫图案SN的下角SN_LC与第四沟槽TR4的底面TR4_F之间。下部LP的厚度LP_T可大于底面区段BP的厚度BP_T。在一些示例实施例中，下部LP的厚度LP_T可以是底面区段BP的厚度BP_T的约1.2倍。当底面区段BP的厚度BP_T为约30nm时，下部LP的厚度LP_T可为约36nm。
中部MP可设置在下部LP上。中部MP可设置在一对字线WL之间。在一些示例实施例中，中部MP可设置在一对栅极介电图案GI之间。中部MP的厚度MP_T可小于下部LP的厚度LP_T并且大于底面区段BP的厚度BP_T。中部MP的厚度MP_T可大于上部UP的厚度UP_T。
上部UP可设置在中部MP上。上部UP可设置在一对第二间隙填充介电图案GP2之间。因此，将理解，上部UP可在多个第二间隙填充介电图案GP2中的相邻第二间隙填充介电图案GP2之间。上部UP的厚度UP_T可小于中部MP的厚度MP_T和下部LP的厚度LP_T中的每一个。上部UP的厚度UP_T可大于底面区段BP的厚度BP_T。上部UP的厚度UP_T可以是底面区段BP的厚度BP_T的约1.1倍。当底面区段BP的厚度BP_T为约30nm时，上部UP的厚度UP_T可为约36nm。
返回参照图1以及图2A至图2C，第一层间介电层IL1可设置在衬底W上。第一层间介电层IL1可选择性地暴露第一有源图案ACT1的第一源极/漏极区域SD1。
第一层间介电层IL1上可设置有在第二方向Y上延伸的第二线结构LST2。第二线结构LST2可在第一方向X上彼此间隔开。当在平面图中看时，第二线结构LST2可与字线WL交叉。一对间隔件SP可设置在第二线结构LST2的相对侧壁上。间隔件SP可包括氧化硅层、氮化硅层和氮氧化硅层中的一个或多个。
第二线结构LST2可包括顺序地层叠的导电图案CP、阻挡图案BA、位线BL和介电封盖图案IC。如至少图2A中所示，位线BL可在第一源极/漏极区域SD1上。导电图案CP可选择性地接触第一源极/漏极区域SD1。阻挡图案BA可抑制位线BL中的金属材料朝着导电图案CP扩散。位线BL可通过阻挡图案BA和导电图案CP电连接到第一源极/漏极区域SD1。
导电图案CP可包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、金属材料(例如，钛、钽、钨、铜或铝)和金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种。阻挡图案BA可包括导电金属氮化物(例如，氮化钛或氮化钽)。位线BL可包括金属材料(例如，钛、钽、钨、铜或铝)。
第二层间介电层IL2可设置在第一层间介电层IL1上。第二层间介电层IL2可覆盖间隔件SP。接触孔CNH可设置为穿透第二层间介电层IL2和第一层间介电层IL1并暴露第二源极/漏极区域SD2。
接触件CNT可设置在接触孔CNH中。接触件CNT可接触第二源极/漏极区域SD2。间隔件SP可将接触件CNT与位线BL分离。接触件CNT可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或多种。
数据存储元件DS可设置在接触件CNT上。如至少图2A中所示，数据存储元件DS可在第二源极/漏极区域SD2上。数据存储元件DS可以是使用电容器、磁隧道结图案和包括相变材料的可变电阻层中的一个的存储器元件。在一些示例实施例中，数据存储元件DS可以是电容器。
以下将描述上述配置的半导体器件的制造方法。
图3、图5、图7、图9和图11例示了示出根据本发明构思的一些示例实施例的图1所示的半导体器件的制造方法的平面图。图4A、图6A、图8A、图10A和图12A例示了根据本发明构思的一些示例实施例的分别沿图3、图5、图7、图9和图11的线A-A’截取的剖视图。图4B、图6B、图8B、图10B和图12B例示了根据本发明构思的一些示例实施例的分别沿图3、图5、图7、图9和图11的线B-B’截取的剖视图。图4C、图6C、图8C、图10C和图12C例示了根据本发明构思的一些示例实施例的分别沿图3、图5、图7、图9和图11的线C-C’截取的剖视图。
参照图3以及图4A至图4C，可对衬底W的上部分进行构图以形成第一有源图案ACT1和第二有源图案ACT2以及场图案FR。第一有源图案ACT1和第二有源图案ACT2可具有注入有第一掺杂剂的第一导电区域。第一有源图案ACT1和第二有源图案ACT2可分别由第一沟槽TR1和第二沟槽TR2划分，并且一对场图案FR可由第三沟槽TR3划分。第一沟槽TR1可被限定在一对第一有源图案ACT1之间。第二沟槽TR2可被限定在邻近的第二有源图案ACT2之间。第三沟槽TR3可由一对场图案FR限定。第一沟槽TR1的宽度可小于第三沟槽TR3的宽度。
参照图5以及图6A至图6C，可在衬底W上形成掩埋介电层PBI。
图13例示了示出根据本发明构思的一些示例实施例的形成图5所示的掩埋介电层PBI的示例的流程图。
参照图13，掩埋介电层PBI的形成可包括执行先进的原子层沉积(ALD)或实用的原子层沉积(ALD)。在一些示例实施例中，掩埋介电层PBI的形成可包括执行先进的化学气相沉积(CVD)或实用的化学气相沉积(CVD)。在一些示例实施例中，掩埋介电层PBI的形成可包括提供第一反应物(S10)，提供第一等离子体(S20)，提供第一吹扫气体(S30)，提供第二反应物(S40)，以及提供第二吹扫气体(S60)。
参照图5、图6A至图6C以及图13，可将第一反应物提供到衬底W上(S10)。可在衬底W的整个表面上沉积或吸附第一反应物。在一些示例实施例中，第一反应物可包括含硅反应物。第一反应物可以是硅烷、卤代硅烷或氨基硅烷。硅烷可包括甲硅烷(SiH4)、乙硅烷(Si2H6)或者有机硅烷，例如甲基硅烷、乙基硅烷、异丙基硅烷、叔丁基硅烷、二甲基硅烷、二乙基硅烷、二叔丁基硅烷、烯丙基硅烷、仲丁基硅烷、叔己基硅烷、异戊基硅烷、叔丁基二硅烷、二叔丁基乙硅烷和四乙基原硅酸盐(TEOS，也称为四乙氧基硅烷)。卤代硅烷可包括碘硅烷、溴硅烷、氯硅烷或氟硅烷。氨基硅烷可包括单氨基硅烷、二氨基硅烷、三氨基硅烷、四氨基硅烷、叔丁基氨基硅烷、甲基氨基硅烷、叔丁基硅烷胺或双(叔丁基氨基)硅烷。
可将第一等离子体提供到衬底W上(S20)。可主要在第一有源图案ACT1的顶表面、第二有源图案ACT2的顶表面、场图案FR的顶表面和第三沟槽TR3的底面上提供第一等离子体。第一等离子体可部分地去除第一有源图案ACT1的顶表面、第二有源图案ACT2的顶表面和场图案FR的顶表面以及第三沟槽TR3的底面上的第一反应物。第一反应物可保留在第一沟槽TR1和第二沟槽TR2中。第一反应物也可保留在第三沟槽TR3的侧壁上。
可将第一吹扫气体提供到衬底W上(S30)。第一吹扫气体可包括氮气(N2)。
可将第二反应物提供到衬底W上(S40)。第二反应物可包括氧化反应物。氧化反应物可以是氧气、臭氧、氧化亚氮或一氧化碳。第二反应物和第一反应物可反应以形成掩埋介电层PBI。
可将第二吹扫气体提供到衬底W上(S60)。第二吹扫气体可包括氮气(N2)。第二吹扫气体可在第一反应物和第二反应物反应后去除气体。
可重复地执行步骤S10至步骤S60，直至掩埋介电层PBI填充第一沟槽TR1和第二沟槽TR2。掩埋介电层PBI可在第三沟槽TR3中具有不规则的厚度。掩埋介电层PBI可包括底面层BPL和侧壁层SWL。底面层BPL可形成为比侧壁层SWL薄。
图14例示了示出根据本发明构思的一些示例实施例的形成图5所示的掩埋介电层PBI的示例的流程图。在一些示例实施例中，与上面参照图13描述的掩埋介电层PBI的形成重复的技术特征的详细描述将被省略，并且将详细描述其差异。
参照图14，掩埋介电层PBI的形成还可包括提供第二等离子体(S50)。提供第二等离子体(S50)可在提供第二反应物(S40)和提供第二吹扫气体(S60)之间执行。第二等离子体可部分地去除第一有源图案ACT1的顶表面、第二有源图案ACT2的顶表面、场图案FR的顶表面和第三沟槽TR3的底面上的掩埋介电层PBI。掩埋介电层PBI可保留在第一沟槽TR1和第二沟槽TR2中。掩埋介电层PBI还可保留在第三沟槽TR3的侧壁上。在第三沟槽TR3中，掩埋介电层PBI的侧壁层SWL可形成为比掩埋介电层PBI的底面层BPL厚。
返回参照图5以及图6A至图6C，掩埋介电层PBI可填充第一沟槽TR1而不会产生诸如空洞或缝隙之类的缺陷。当第一沟槽TR1填充有没有诸如空洞或缝隙之类的缺陷的掩埋介电层PBI时，第一有源图案ACT1可改进阈值电压的均匀性。当掩埋介电层PBI具有诸如空洞或缝隙之类的缺陷时，第一有源图案ACT1可降低阈值电压的均匀性。
可在掩埋介电层PBI上形成介电衬垫层和第一间隙填充介电层。介电衬垫层可适形地形成。介电衬垫层可包括通过原子层沉积(ALD)形成的氮化硅。第一间隙填充介电层可包括氧化硅，例如TOSZ(tonen silazane)、USG(未掺杂硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、FOX(可流动氧化物)、PE-TEOS(等离子体增强四乙基原硅酸盐)或FSG(氟硅酸盐玻璃)。第一间隙填充介电层可填充第三沟槽TR3。第一间隙填充介电层可部分地填充第二沟槽TR2。
参照图7以及图8A至图8C，可部分地抛光介电衬垫层和第一间隙填充介电层以形成介电衬垫图案SN和第一间隙填充介电图案GP1。介电衬垫层可用作抛光阻挡件。
可执行湿法蚀刻工艺，使得第一有源图案ACT1和第二有源图案ACT2上的掩埋介电层PBI被湿法蚀刻以形成掩埋介电图案BI。掩埋介电图案BI可包括底面区段BP和侧壁区段SW。侧壁区段SW可比底面区段BP厚。可通过对掩埋介电层PBI执行的湿法蚀刻工艺部分地去除介电衬垫图案SN和第一间隙填充介电图案GP1。湿法蚀刻工艺可使用包括强酸(例如，LAL溶液或磷酸)的蚀刻剂。衬底W可被平坦蚀刻。
参照图9以及图10A至图10C，可对衬底W的上部分进行构图以形成第四沟槽TR4。当在平面图中看时，第四沟槽TR4可具有在第一方向X上延伸的线性形状。
第四沟槽TR4的形成可包括形成具有开口的硬掩模图案并执行蚀刻工艺，其中，硬掩模图案用作蚀刻掩模以部分地蚀刻第一有源图案ACT1和第二有源图案ACT2、场图案FR以及第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3。如图2A至图2C所示，第四沟槽TR4可比第一沟槽TR1、第二沟槽TR2和第三沟槽TR3浅。
在蚀刻工艺期间，第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3可比第一有源图案ACT1、第二有源图案ACT2和场图案FR被蚀刻得更多。第四沟槽TR4中的第一有源图案ACT1和第二有源图案ACT2可相对于第一器件隔离层ST1和第二器件隔离层ST2在第三方向Z上突出。在一些示例实施例中，第四沟槽TR4中的第一有源图案ACT1和第二有源图案ACT2可具有鳍形状。
可在各个第四沟槽TR4中形成栅极介电图案GI、字线WL和第二间隙填充介电图案GP2。在一些示例实施例中，栅极介电层可适形地形成在第四沟槽TR4中。栅极介电层可包括氧化硅层、氮化硅层、氮氧化硅层和高k介电材料中的一个或多个。可在栅极介电层上形成导电层，从而填充第四沟槽TR4。导电层可包括金属和导电金属氮化物中的一种或多种。可使导电层和栅极介电层凹陷以形成栅极介电图案GI和字线WL。可在形成有栅极介电图案GI和字线WL的第四沟槽TR4的上部分中形成第二间隙填充介电图案GP2。第二间隙填充介电图案GP2的顶表面可与第一有源图案ACT1和第二有源图案ACT2、场图案FP以及第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3的顶表面共面。掩埋介电图案BI的侧壁区段SW可包括下部LP、中部MP和上部UP。下部LP可被限定在介电衬垫图案SN的底表面与第四沟槽TR4的底面之间。中部MP可设置在一对字线WL之间。上部UP可被限定在一对第二间隙填充介电图案GP2之间。
参照图11以及图12A至图12C，可执行注入工艺以将第二掺杂剂注入到第一有源图案ACT1和第二有源图案ACT2中。第二掺杂剂可具有不同于第一掺杂剂的导电类型的导电类型。
可在第一有源图案ACT1的上部分上限定第一源极/漏极区域SD1和一对第二源极/漏极区域SD2。该一对第二源极/漏极区域SD2可横跨第一源极/漏极区域SD1彼此间隔开。
沟道区域CH可被限定为指代字线WL下面的第一有源图案ACT1。当在平面图中看时，沟道区域CH可被插入在第一源极/漏极区域SD1和第二源极/漏极区域SD2之间。字线WL可设置在沟道区域CH的顶表面和相对侧壁上。
可在衬底W上形成第一层间介电层IL1、第二线结构LST2和间隔件SP。
可在衬底W的整个表面上形成第一层间介电层IL1。在一些示例实施例中，第一层间介电层IL1可包括氧化硅层。可对第一层间介电层IL1进行构图以选择性地暴露第一源极/漏极区域SD1。
可在暴露的第一源极/漏极区域SD1和第一层间介电层IL1上顺序地形成第一导电层、阻挡层和第二导电层。第一导电层可与第一源极/漏极区域SD1接触和/或连接。第一层间介电层IL1可将第一导电层与第一有源图案ACT1的第二源极/漏极区域SD2垂直地分离。第一导电层可包括掺杂半导体材料、金属材料和金属-半导体化合物中的一种。
阻挡层可形成为位于第一导电层和第二导电层之间。阻挡层可包括导电金属氮化物。第二导电层可包括金属材料。阻挡层可抑制第二导电层中的金属材料朝着第一导电层扩散。
可在第二导电层上形成介电封盖图案IC。介电封盖图案IC可形成为具有在第二方向Y上延伸的线性形状。在一些示例实施例中，介电封盖图案IC可包括氮化硅层或氮氧化硅层。
介电封盖图案IC可用作蚀刻掩模以顺序地蚀刻第二导电层、阻挡层和第一导电层，以分别形成位线BL、阻挡图案BA和导电图案CP。介电封盖图案IC、位线BL、阻挡图案BA和导电图案CP可彼此垂直地交叠。介电封盖图案IC、位线BL、阻挡图案BA和导电图案CP可构成第二线结构LST2。
导电图案CP和阻挡图案BA可连接到第一源极/漏极区域SD1。位线BL可通过导电图案CP和阻挡图案BA电连接到第一源极/漏极区域SD1。当在平面图中看时，位线BL可与字线WL交叉。
可在各个第二线结构LST2的相对侧壁上形成一对间隔件SP。间隔件SP的形成可包括在衬底100的整个表面上适形地形成间隔件层并各向异性地蚀刻间隔件层。
返回参照图1以及图2A至图2C，可在衬底W上形成第二层间介电层IL2。在一些示例实施例中，第二层间介电层IL2可包括氧化硅层。可对第二层间介电层IL2执行平坦化工艺，直至介电封盖图案IC的顶表面暴露。
可执行构图工艺，使得第二层间介电层IL2和第一层间介电层IL1被构图以形成暴露第一有源图案ACT1的第二源极/漏极区域SD2的接触孔CNH。因为在构图工艺期间介电封盖图案IC和间隔件SP用作蚀刻掩模，所以接触孔CNH可按照自对准方式形成。
接触孔CNH可由导电材料填充以形成接触件CNT。接触件CNT可连接到第二源极/漏极区域SD2。可在各个接触件CNT上形成数据存储元件DS。在一些示例实施例中，数据存储元件DS可以是电容器。
根据本发明构思，半导体器件可使用无缺陷器件隔离层以改进有源图案的阈值电压的均匀性。
已经在说明书和附图中描述了一些示例实施例。尽管本文中使用了特定术语，但是它们仅用于描述本发明构思的目的，而不是限制权利要求中公开的本发明构思的技术含义或范围。因此，本领域普通技术人员将理解，可从本发明构思形成各种修改和等同实施例。总之，要保护的本发明构思的真实技术范围应由所附权利要求的技术概念确定。

Claims (20)

1.一种半导体器件，包括：
衬底，其包括器件区域以及与所述器件区域相邻的界面区域；
第一沟槽，其在所述器件区域上；
第一器件隔离层，其在所述第一沟槽中，所述第一器件隔离层限定所述器件区域的有源图案；
第二沟槽，其在所述界面区域上；以及
第二器件隔离层，其在所述第二沟槽中，
其中，所述第二器件隔离层包括：
掩埋介电图案，
介电衬垫图案，其在所述掩埋介电图案上，以及
第一间隙填充介电图案，其在所述介电衬垫图案上，
其中，所述掩埋介电图案包括：
底面区段，其在所述第二沟槽的底面上，以及
侧壁区段，其在所述第二沟槽的侧壁上，所述侧壁区段的厚度不同于所述底面区段的厚度。
2.根据权利要求1所述的半导体器件，其中，所述侧壁区段的厚度大于所述底面区段的厚度。
3.根据权利要求2所述的半导体器件，还包括：
多个第三沟槽，所述多个第三沟槽中的每个第三沟槽横跨所述第一沟槽和所述第二沟槽延伸，
其中，所述侧壁区段包括在所述介电衬垫图案的底表面与所述第三沟槽的底面之间的下部，所述下部的厚度大于所述底面区段的厚度。
4.根据权利要求3所述的半导体器件，其中，所述下部的厚度是所述底面区段的厚度的1.2倍。
5.根据权利要求3所述的半导体器件，其中，所述侧壁区段还包括在所述第三沟槽之间的在所述下部上的上部，所述下部的厚度大于所述上部的厚度。
6.根据权利要求5所述的半导体器件，其中，所述上部的厚度大于所述底面区段的厚度。
7.根据权利要求5所述的半导体器件，其中，所述上部的厚度是所述底面区段的厚度的1.1倍。
8.根据权利要求5所述的半导体器件，其中
所述侧壁区段还包括在所述下部和所述上部之间的中部，并且
所述中部的厚度大于所述上部的厚度并且小于所述下部的厚度。
9.根据权利要求5所述的半导体器件，还包括：
多条字线，其在所述多个第三沟槽中的分离的相应第三沟槽中；以及
多个第二间隙填充介电图案，其在所述多条字线中的分离的相应字线上，
其中，所述上部在所述多个第二间隙填充介电图案中的相邻第二间隙填充介电图案之间。
10.根据权利要求1所述的半导体器件，其中
所述掩埋介电图案和所述第一间隙填充介电图案各自包括氧化硅，并且
所述掩埋介电图案的密度大于所述第一间隙填充介电图案的密度。
11.一种半导体器件，包括：
第一沟槽，其在衬底上，所述第一沟槽在第一方向上延伸；
掩埋介电图案，其在所述第一沟槽的侧壁和底面上；
介电衬垫图案，其在所述掩埋介电图案上；
第一间隙填充介电图案，其在所述介电衬垫图案上并填充所述第一沟槽；以及
多个第二沟槽，其在与所述第一方向交叉的第二方向上延伸，所述第二沟槽比所述第一沟槽浅，
其中，所述掩埋介电图案包括：
底面区段，其在所述第一沟槽的所述底面上，以及
侧壁区段，其在所述第一沟槽的所述侧壁上，所述侧壁区段的厚度不同于所述底面区段的厚度。
12.根据权利要求11所述的半导体器件，其中，所述侧壁区段包括在所述介电衬垫图案的底表面与所述多个第二沟槽中的一个第二沟槽的底面之间的在所述第一沟槽的所述侧壁上的下部，所述下部的厚度大于所述底面区段的厚度。
13.根据权利要求12所述的半导体器件，其中，所述侧壁区段还包括在所述下部上的上部，所述下部的厚度大于所述上部的厚度。
14.根据权利要求13所述的半导体器件，其中，所述上部的厚度大于所述底面区段的厚度。
15.根据权利要求13所述的半导体器件，其中
所述上部的厚度是所述底面区段的厚度的1.1倍，并且
所述下部的厚度是所述底面区段的厚度的1.1倍。
16.一种半导体器件，包括：
衬底，其包括第一器件区域和第二器件区域以及在所述第一器件区域和所述第二器件区域之间的界面区域；
第一沟槽和第二沟槽，其在所述第一器件区域和所述第二器件区域上限定第一有源图案和第二有源图案中的分离的相应有源图案；
第三沟槽，其在所述界面区域上；
第一器件隔离层、第二器件隔离层和第三器件隔离层，其在所述第一沟槽、所述第二沟槽和所述第三沟槽的分离的相应沟槽中；以及
多个第四沟槽，其横跨所述第一有源图案和所述第二有源图案延伸，
其中，所述第三器件隔离层包括：
掩埋介电图案，
介电衬垫图案，其在所述掩埋介电图案上，以及
第一间隙填充介电图案，其在所述介电衬垫图案上并填充所述第三沟槽，
其中，所述掩埋介电图案包括：
底面区段，其在所述第三沟槽的底面上，以及
侧壁区段，其在所述第三沟槽的侧壁上，所述侧壁区段的厚度大于所述底面区段的厚度。
17.根据权利要求16所述的半导体器件，还包括：
第一线结构，其在所述多个第四沟槽中的每个第四沟槽中，
其中，所述第一线结构包括：
栅极介电图案，
字线，其在所述栅极介电图案上并在第一方向上延伸，以及
第二间隙填充介电图案，其在所述字线上。
18.根据权利要求17所述的半导体器件，其中，所述第一有源图案包括：
沟道区域，其在与所述第一沟槽、所述第二沟槽、所述第三沟槽和所述第四沟槽延伸的方向垂直的方向上与所述字线交叠，
第一源极/漏极区域，其在所述字线的一侧，以及
第二源极/漏极区域，其在所述字线的另一侧。
19.根据权利要求18所述的半导体器件，还包括：
位线，其在所述第一源极/漏极区域上，所述位线在与所述第一方向交叉的第二方向上延伸；以及
数据存储元件，其在所述第二源极/漏极区域上。
20.根据权利要求16所述的半导体器件，其中
所述第一器件区域是存储器单元区域,
所述第二器件区域是核心/外围电路区域，并且
所述界面区域是场区域。
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