KR20140048519A - 서로 다른 방향 보이드 소자분리막을 갖는 반도체 및 반도체 제조 방법 - Google Patents
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Abstract
반도체 디바이스는 반도체 기판, 상기 반도체 기판과 평행인 방향으로 형성된 평판형 보이드가 있는 제 1 소자 분리막, 상기 평판형 보이드 내에서 보이드 면적을 줄이기 위한 반도체 기판에 수직하는 방향으로 형성된 핀형 보이드가 있는 제 2 소자 분리막, 상기 제 2 소자 분리막을 사이에 두고 제 2소자 분리막 전후에 형성된 트랜지스터 전극을 포함한다.
Description
본 발명은 서로 다른 방향의 소자 분리막 보이드를 갖는 반도체 및 이를 만드는 반도체 제조 방법에 관한 것으로써, 보다 구체적으로는 소자 분리막 형성 시 장방향 트렌치에 생기는 보이드를 줄이기 위해 2회의 소자 분리막 공정을 통하여 평판형 보이드와 핀형 보이드를 갖는 반도체 및 이러한 반도체를 만드는 반도체 제조방법에 관한 것이다.
일반적으로, 디자인 룰이 작아짐에 따라서 소자 분리막 형성 공간은 점점 작아진다. 작아진 소자분리막 공간에 소자분리용 절연막을 형성하는 경우 보이드가 발생하여 절연 효과가 좋은 소자 분리막을 얻을 수 없다. 이러한 문제를 해결하기 위하여 반도체 소자 분리막 형성 시 폭이 가늘고 긴 장방향 트렌치 공간에 또 하나의 소자 분리막 공정을 수행하여 보이드 면적을 줄여 소자 분리막을 제조한다.
이러한 경우 반도체 소자는 반도체 기판, 상기 반도체 기판에 배치된 다수의 평판형 보이드가 있는 제1 소자 분리막, 상기 판형 보이드가 있는 제 1 소자 분리막에 형성된 핀형 보이드가 있는 제 2 소자 분리막, 상기 제1, 제2 소자 분리막 사이에 트랜지스터 게이트 전극이 형성된다. 반도체 기판의 평판형 제 1 소자 분리막 및 핀형 보이드가 있는 제 2 소자 분리막은 절연효과가 우수하여 디바이스의 전기적인 특성을 향상 시킨다.
일반적인 구조를 갖는 반도체는 디자인 룰 감소로 소자 분리막 공간이 작아져 발생하는 보이드 면적이 커져서 전기적인 특성이 양호한 소자 분리막을 갖는 반도체를 만들 수 없는 문제가 있다.
본 발명은 소자분리용 장방향 트렌치에 서로 다른 방향의 보이드를 형성 시켜 절연효과가 큰 소자 분리막을 갖는 반도체 디바이스를 제공한다.
또한, 본 발명은 상기된 소자 분리막을 갖는 반도체 디바이스를 만드는 방법을 제공한다.
본 발명의 일 견지에 따른 반도체 디바이스는 반도체 기판, 상기 반도체 기판과 평행인 방향으로 형성된 평판형 보이드가 있는 제 1 소자 분리막, 상기 반도체 기판에 수직하는 방향으로 형성된 핀형 보이드가 있는 제 2 소자 분리막, 상기 제 2 소자 분리막을 사이에 두고 제 2 소자 분리막 전후에 형성된 트랜지스터 전극을 포함한다. 상기 제 2 소자 분리막은 제 1 소자 분리막 안에 형성되어 있으며 보이드 방향이 서로 직교 형태로 형성되어 있다. 상부 제 2 소자 분리막은 제 1 소자 분리막의 보이드 공간을 줄이는 형태로 연결되어 형성 되어있으면서 트랜지스터 전극의 인접 지역에 형성되어 있다.
본 발명의 실시예에 따르면, 상기 반도체는 DRAM 또는 모바일 DRAM 반도체 디바이스이다.
본 발명의 다른 견지에 따른 반도체 제조 방법은, 반도체 기판에 활성영역과 소자분리 영역을 구분하여 소자분리 영역에 제 1 트렌치를 형성하고, 상기 제 1 트렌치에서 폭이 좁은 영역에는 핀형 보이드가 형성되고 트랜치 폭이 장방형인 영역에는 평판형 보이드가 있는 제 1 소자 분리막을 형성하고, 상기 핀형 보이드가 있는 제 1 소자 분리막을 제거 제 2 트랜치를 형성하면서, 상기 평판형 보이드가 있는 장방형 제 1 소자 분리막 영역에 폭이 좁은 제 2 트렌치를 형성하고, 상기 폭이 좁은 제 2 트랜치에 핀형 보이드가 있는 제 2 소자 분리막을 형성하고, 상기 반도체 기판 활성 영역에 트랜지스터 게이트 전극을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제 1 , 제 2 소자 분리막은 산화막으로 형성할 수 있다.
본 발명의 실시예에 따르면, 상기 트랜지스터 전극은 TiN 금속 화합물로 형성 할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체는 DRAM 또는 모바일 DRAM 반도체 디바이스 형성 공정으로 진행 할 수 있다.
상기와 같은 본 발명에 따르면, 디자인 룰이 작아지는 공정에서 폭이 좁고 장방향인 트렌치 소자 분리막 내에 형성되는 보이드 양을 조절하여 절연성이 좋고 전기적인 특성이 좋은 디램 반도체 디바이스를 얻을 수 있다.
또한 디자인 룰이 작아지는 공정에서 폭이 좁고 장방향인 트렌치 소자 분리막 내에 형성되는 보이드를 줄여서 디바이스 쇼트 테이지(shortage) 불량을 막을 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 또 다른 레이아웃 평면도이다.
도 3 내지 도 8은 도 1의 절단하는 A-A', B-B' 방향에 따라서 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 또 다른 레이아웃 평면도이다.
도 3 내지 도 8은 도 1의 절단하는 A-A', B-B' 방향에 따라서 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃 평면도이다.
도 1을 참조하면, 반도체 기판의 활성영역(C)은 둥근 막대 형태를 이루며 사선을 이루어 형성되어 있다. 상기 반도체 활성영역(C) 사이사이는 소자분리영역(D)으로 구분된다. 이 때 각 A-A' 방향은 활성영역(C)과 활성영역(C)간 폭이 좁은 방향의 절단 방향을 나타내고 B-B' 방향은 활성영역(C)과 나란한 방향으로 소자분리 영역(D)이 장방향으로 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 또 다른 레이아웃 평면도이다.
도 2를 참조하면, 도 1의 평면도에서 트랜지스터 게이트 전극이 지나가는 레이어 마스크(M)의 위치를 나타내고 있다.
도 3 내지 도 8은 도 1의 절단하는 A-A', B-B' 방향에 따라서 반도체 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 3을 참조하면, 반도체 기판 (100) 상에 패드 산화막(105)를 형성한다. 상기 패드 산화막 (105)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
패드 산화막 (105) 상부에 하드 마스크막(110)을 형성한다. 상기 하드 마스크막 (110)은 반도체 기판 (100), 패드 산화막 (105)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
도 4를 참조하면, 상기 하드 마스크(110)를 마스크로 소정의 패턴을 형성하여 식각 공정을 통하여 반도체 기판 (100)에 소자 분리용 제 1 트렌치(115)를 형성하여, 기판을 활성 영역과 비활성 영역으로 나눈다. 이때 A-A'방향 절단면은 폭이 좁은 간격을 갖는 제 1 트렌치(115)가 형성되고, B-B' 절단면은 폭이 넓은 간격을 갖는 제 1 트렌치(115)가 형성된다.
도 5를 참조하면, 상기 제 1 트렌치(115)에 STI(shallow trench isolation) 공정을 이용하여 제 1 소자 분리막(120)을 형성한다. 상기 제 1 소자 분리막(120)은 필요에 따라서 제 1 트렌치 형성 후 약간의 열산화막을 형성하고 질화막으로 라이너를 형성한 후 CVD, 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화 한다. 그러면 폭이 좁은 A-A' 방향에서는 핀형 보이드(125)가 있는 제 1 소자 분리막(120)이 형성되고, 폭이 넓은 B-B' 방향에는 판형 보이드(125)가 중앙에 있는 제 2 소자 분리막(120)이 형성된다.
상기의 제2 소자 분리막(120)의 판형 보이드는 절연율을 떨어뜨러 소자 분리막 성능이 떨어지는 문제를 유발한다.
도 6을 참조하면, B-B' 방향의 제 1 소자 분리막(120)에 사진 식각 공정으로 폭이 좁은 제 2 트렌치(130)를 형성한다. 그러면 제 2 트렌치(130)는 기존에 형성된 장방향 보이드(125)와 합하여 빈 공간이 형성된다. 이때 A-A' 방향은 기존에 형성된 소자 분리막 패턴을 이용하여 동시에 식각하여 제 2 트렌치(130)를 형성할 수 있다.
그러면 폭이 넓은 B-B' 방향에는 반도체 기판(100)상에 제 1 소자 분리막(120)이 층을 이루어 형성되어 중앙에는 보이드(125)가 미로 통로처럼 형성되며 상부에 제1 소자 분리막(120)이 형성된다. 폭이 좁은 A-A' 방향은 제 2 트렌치(130) 하부에 제1 소자 분리막(120)이 약간 형성된다. 이처럼 이미 형성된 제 1 소자 분리막(120)을 제거하거나 일부에 제2 트렌치를 만들어 다시 소자 분리막으로 채울 수 있도록 한다.
도 7을 참조하면, 상기 소자 분리용 제 2 트렌치(130)내에 제 2 소자 분리막(135)을 형성한다. 상기 제 2 소자 분리막(135)은 폭이 좁은 공간에 형성되는 관계로 핀형 보이드(140)만 생성된다. 이때 A-A' 방향은 제 2 소자 분리막(135)은 하부에 남아있는 제 1 소자 분리막(120)과 접하면서 핀형 보이드(140)만이 있는 제 2 소자 분리막(135) 형태로 형성 된다. B-B' 방향은 핀형 보이드(140)가 있는 제 2 소자 분리막(135)이 평판형 보이드(125)가 제 1 소자 분리막(120) 사이에 형성되어 있는 상태에서 평판형 보이드(125) 면적을 줄이면서 사이사이에 형성된다.
상기와 같이 평판형 보이드(125)를 제 2 소자 분리막(135)이 사이사이에 형성 되면서 면적을 최소화 시키며 줄여주어 전체적인 소자 분리막의 절연효과가 극대화 되어 반도체 디바이스의 전기적인 특성을 높일 수 있는 구조를 갖는 형태가 된다.
도 8을 참조하면, 도 2의 레이아웃처럼 트랜지스터 게이트 전극 마스크(M)를 이용하여 반도체 기판(100) 안에 게이트 전극 구조물(145,150)을 형성한다. 상기 트랜지스터 게이트 전극 구조물(145, 150)은 상세하게 도시되어 있지 않지만 일반적인 금속게이트 공정을 통하여 게이트 전극 유전막(도시되지 않음) 및 채널 저항 불순물층을 갖는다. 상기 트랜지스터 전극은 TiN 금속 화합물로 형성 할 수 있다.
B-B'면의 트랜지스터 게이트 전극 구조물(145, 150)은 도면에는 소자분리영역에 있는 것처럼 도시되었으나 실제적으로는 소자분리영역 앞 활성 영역에 형성되어 있는 형태로 되어있다.
본 발명의 실시예처럼 디자인 룰이 작아지는 공정에서 폭이 좁으며 장방향으로 생기는 트렌지 소자 분리막 형성 시 보이드가 장방향으로 크게 발생하는 것을 막기 위해서 2회의 사진 및 박막 식각 공정을 통하여 평판형 보이드 내에 핀형 보이드가 있는 추가적인 소자 분리막을 형성하면 대형 보이드 문제를 해결하여 절연율이 좋은 소자 분리막을 형성할 수 있어 전기적인 특성이 좋은 안정적인 구조를 갖는 반도체 디바이스를 만들 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 기판 105 : 패드 산화막
110 : 하드 마스크 115 : 제 1 트렌치
120 : 제 1 소자 분리막 125 : 판형 보이드
130 : 제 2 트렌치 135 : 제 2 소자 분리막
140 : 핀형 보이드 145, 150 : 게이트 전극 구조물
110 : 하드 마스크 115 : 제 1 트렌치
120 : 제 1 소자 분리막 125 : 판형 보이드
130 : 제 2 트렌치 135 : 제 2 소자 분리막
140 : 핀형 보이드 145, 150 : 게이트 전극 구조물
Claims (10)
- 반도체 기판;
상기 반도체 기판에 접하여 반도체 기판 상에 형성되고 반도체 기판과 평행 방향으로 중앙에 장방향 평판형 보이드를 갖고 평판형 보이드 상에 연장되어 형성된 제 1 소자 분리막;
상기 제 1 소자 분리막 평판형 보이드 안에 평판형 보이드 면적을 줄이며 반도체 기판과 수직으로 형성된 핀형 보이드를 갖고 서 있는 다수의 기둥형 제 2 소자 분리막; 및
상기 반도체 기판 안에 형성되고 제 1, 제 2 소자 분리막 사이에 형성된 트랜지스터 게이트 전극을 갖는 것이 특징인 반도체 디바이스. - 제 1 항에 있어서, 상기 제 2 소자 분리막은 제 1 소자 분리막 내부에 형성된 것이 특징인 반도체 디바이스.
- 제 1 항에 있어서, 상기 반도체 기판은 폭이 좁고 장방향 소자분리영역을 갖는 것이 특징인 반도체 디바이스.
- 제 1 항에 있어서, 상기 제 1, 제 2 소자 분리막은 산화막인 것이 특징인 반도체 디바이스.
- 제 1 항에 있어서, 상기 트랜지스터 게이트 전극은 금속화합물인 것이 특징인 반도체 디바이스.
- 반도체 기판 상에 패드 산화막 및 하드마스크를 형성하는 단계;
상기 하드 마스크를 이용하여 반도체 기판에 폭이 좁은 장방향 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치 내에 제 1 소자 분리막을 형성하는 단계;
상기 제 1 소자 분리막를 부분적으로 식각하여 제 2 트렌치를 형성하는 단계;
상기 제 2 트렌치 내에 제 2 소자 분리막을 형성하는 단계;및
상기 반도체 기판내에 트랜지스터 게이트 전극을 형성하는 것이 특징인 반도체 제조 방법. - 제 6 항에 있어서, 상기 제 1 소자 분리막은 평판형 보이드가 형성되는 것이 특징인 반도체 제조 방법.
- 제 6 항에 있어서, 상기 제 2 소자 분리막은 핀형 보이드가 형성되는 것이 특징인 반도체 제조 방법.
- 제 6 항에 있어서, 상기 제 1, 제2 소자 분리막은 산화막으로 형성하는 것이 특징인 반도체 제조 방법.
- 제 6항에 있어서, 상기 트랜지스터 게이트 전극은 금속 화합물로 형성하는 것이 특징인 반도체 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |