CN108682677A - 存储器元件及其制作方法 - Google Patents
存储器元件及其制作方法 Download PDFInfo
- Publication number
- CN108682677A CN108682677A CN201710194528.0A CN201710194528A CN108682677A CN 108682677 A CN108682677 A CN 108682677A CN 201710194528 A CN201710194528 A CN 201710194528A CN 108682677 A CN108682677 A CN 108682677A
- Authority
- CN
- China
- Prior art keywords
- layer
- opening
- conductor
- conductor layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title description 8
- 239000004020 conductor Substances 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 238000003475 lamination Methods 0.000 claims abstract description 36
- 238000003860 storage Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 222
- 238000005516 engineering process Methods 0.000 claims description 21
- 239000011241 protective layer Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000004891 communication Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 25
- 238000011049 filling Methods 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- SEOYNUHKXVGWFU-UHFFFAOYSA-N mu-oxidobis(oxidonitrogen) Chemical compound O=NON=O SEOYNUHKXVGWFU-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种存储器元件，包括半导体基材、多层堆叠结构、多个存储单元、接触插塞以及介电层。多层堆叠结构包括交错堆叠于半导体基材上的多个导体层和多个绝缘层。存储单元形成于这些导体层之上。接触插塞穿过这些导体层和绝缘层。介电层位于多层堆叠结构之中，并包括多个延伸部，分别延伸进入这些绝缘层的相邻二者之间，以隔离接触插塞与这些导体层，且这些延伸部中远离半导体基材之一者的尺寸小于靠近半导体基材的另一者的尺寸。
Description
技术领域
本发明涉及一种存储器元件及其制作方法。特别涉及一种非易失性存储器(Non-Volatile Memory，NVM)及其制作方法。
背景技术
非易失性存储器元件，例如闪存，具有在移除电源时也不丢失储存于记忆单元中的信息的特性。已广泛运用于用于便携式音乐播放器、移动电话、数码相机等的固态大容量存储应用。三维非易失性存储器元件，例如垂直通道式(Vertical-Channel，VC)三维闪存元件，具有许多层堆叠结构，可达到更高的储存容量，还具有优异的电子特性，例如具有良好的数据保存可靠性和操作速度。
形成典型三维非易失性存储器元件的方法，包括下述步骤：首先形成包含有彼此交错堆叠的多个绝缘层和导电层的多层堆叠结构(multi-layers stack)。并以蚀刻工艺在多层堆叠结构中形成至少一条沟槽，将多层堆叠结构区分为多个脊状多层叠层(ridge-shaped stacks)，使每一脊状多层叠层都包含多条由图案化导电层所形成的导电条带。再于沟槽的侧壁上依序形成记忆材料层和通道层，进而在每一个导电条带与记忆材料层和通道层三者重叠的位置，定义出多个存储单元，借由通道层垂直串接，而形成存储单元串行。
然而，有鉴于蚀刻工艺的特性，用来定义脊状多层叠层的沟槽通常具有上宽下窄的外观(profile)，会使脊状多层叠层中用来作为存储单元的栅极的导电条带，呈现出下层宽度尺寸小于上层宽度尺寸的现象，导致位于相同存储单元串行中不同阶层的存储单元的栅极电阻产生差异，进而影响存储器元件的操作。
因此，有需要提供一种先进的存储器元件及其制作方法，来解决现有技术所面临的问题。
发明内容
本发明的一实施例公开一种存储器元件，包括一个半导体基材、一个多层堆叠结构(multi-layers stack)、多个存储单元、一个接触插塞以及一个介电层。多层堆叠结构包括交错堆叠于半导体基材上的多个导体层和多个绝缘层。存储单元形成于这些导体层之上。接触插塞穿过这些导体层和绝缘层。介电层位于多层堆叠结构之中，并包括多个延伸部，分别延伸进入这些绝缘层的相邻二者之间，以隔离接触插塞与这些导体层，且这些延伸部中远离半导体基材之一者的尺寸小于靠近半导体基材的另一者的尺寸。
本发明的另一实施例公开一种存储器元件的制作方法，包括下述步骤：首先于半导体基材上形成一个多层堆叠结构，此多层堆叠结构包括交错堆叠的多个导体层和多个绝缘层。同时于这些导体层之上形成多个存储单元。再于多层堆叠结构之中形成一介电层，使其包括多个延伸部，分别延伸进入这些绝缘层的相邻二者之间。其中，延伸部中远离半导体基材之一者的尺寸小于靠近半导体基材的另一者的尺寸。后续，形成一个接触插塞，穿过这些导体层和绝缘层，并借由介电层与这些导体层电性隔离。
根据上述实施例，本发明是在提供一种存储器元件及其制作方法。是先于半导体基材上形成一个具有多个交错堆叠的导体层和绝缘层的多层堆叠结构，同时在多层堆叠结构中形成多个存储单元。之后，经过一个贯穿多层堆叠结构的贯穿开口进行第一次的回刻(etching back)工艺，移除一部分导体层，以分别在两个相邻的绝缘层之间形成一个凹室。再于凹室中形成一个保护层，接着，进行第二次的回刻工艺移除一部分的导体质层和一部分的保护层。后续，形成介电层填充于凹室之中，并以导电材料填充贯穿开口以形成接触插塞，且借由介电层使接触插塞与导体层电性隔离。
借由调控形成于凹室中保护层的尺寸以及第二次蚀刻的时间长度，可以同时调整导体层的剩余尺寸以及介电层延伸入凹室的长度。以使多层堆叠结构中用来作为存储单元栅极的各阶层导体层具有实质相同的尺寸，进而使位于同一个垂直存储单元串行中的存储单元栅极之间的电阻变异值，落在允差范围之内。同时可确保接触插塞与导体层之间，因为介电层的隔离而具有足够的桥接裕度(Bridge Window，BR window)，防止存储单元漏电，以增进存储器元件的可靠度及操作效能。
为了对本说明书上述及其他方面有更佳了解，下文特列举实施例，并配合所附附图详细说明如下：
附图说明
图1A至图1K是根据本说明书的一实施例所绘示的制作半导体元件的工艺结构剖面示意图。
【符号说明】
100：存储器元件 101：半导体基材
102、127：导体层 103：绝缘材料
104：记忆层 105：通道层
106：焊垫 107：覆盖层
108：第二贯穿开口 109：空间
110a：第一贯穿开口 111-115：牺牲层
120：介电衬里层 121-126：绝缘层
127：导体层 128：存储单元串行
128a：存储单元 129：第一次回刻工艺
130a-130e：凹室 131、133：保护层
131a-131e、133a-133e：填充部
132：第二次回刻工艺 134：第三次回刻工艺
135：第四次回刻工艺 136：介电层
136a：立壁 136b-131f：延伸部
137：接触插塞 Z：轴
L：第二贯穿开口的中心轴
具体实施方式
本说明书是提供一种存储器元件关键尺寸的定义方法，可改善现有储器元件的可靠度及操作性能。为了对本说明书上述实施例及其他目的、特征和优点能更明显易懂，下文特列举一存储器元件及其制作方法作为较佳实施例，并配合所附附图作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的专利申请范围。本领域技术人员将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A至图1I，图1A至图1I是根据本说明书的一实施例所绘示的制作存储器元件100的工艺结构剖面示意图。在本实施例之中，存储器元件100可以是(但不限于)一种具有垂直通道的NAND存储器元件。制作存储器元件100的方法包括下述步骤：首先，提供一个半导体基材101。在本说明书的一些实施例中，半导体层基材101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料，所构成。
之后，在半导体基材101上形成一个导体层102；并且在导体层102上形成一个多层堆叠结构110。在本说明书的一些实施例中，导体层102可以是位于半导体基材101中的多晶硅(poly-silicon)层或掺杂的半导体。多层堆叠结构110包括交错堆叠的多个牺牲层111-115和多个绝缘层121-126。其中，牺牲层111-115和绝缘层121-126相互平行，并且沿着Z轴方向彼此交错堆叠在导体层102上。绝缘层126位于多层堆叠结构110的顶层，绝缘层121位于多层堆叠结构110的最底层，且与导体层102直接接触(如图1A所绘示)。
在本说明书的一些实施例中，牺牲层111-115和绝缘层121-126可借由，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，所制作而成。而且，牺牲层111-115和绝缘层121-126的材料必须不同。例如，牺牲层111-115可以是由含硅氮化物(nitride)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合，所构成。绝缘层121-126可以由与牺牲层111-115不同的介电材料，例如硅氧化物、碳化硅(silicon carbide)、硅酸盐或上述的任一组合，所构成。在本实施例中，牺牲层111-115由厚度实质为520埃的氮化硅所构成。绝缘层121-126由厚度实质为280埃的二氧化硅(SiO2)所构成。
接着，对多层堆叠结构110进行蚀刻工艺，以形成多个第一贯穿开口110a，贯穿多层堆叠结构110，借以将一部分的导体层102暴露于外。在本说明书的一些实施例中，形成第一贯穿开口110a的蚀刻工艺，包括以图案化硬掩模层(未绘示)为蚀刻掩模，借由非等向蚀刻工艺(anisotropic etching process)，例如反应离子蚀刻(Reactive Ion Etching，RIE)工艺，对多层堆叠结构110进行蚀刻。借以在多层堆叠结构110之中形成多个沿着Z轴方向向下延伸的贯穿孔，将位于第一贯穿开口110a的底面的一部分导体层102，以及用来作为第一贯穿开口110a的侧壁的一部分绝缘层121-126和牺牲层111-115暴露出来。其中，第一贯穿开口110a具有沿着Z轴下降尺寸渐减(上宽下窄)的截面外观。
之后，在第一贯穿开口110a的侧壁上依序形成记忆层104和通道层105，并使记忆层104夹设于通道层105和经由第一贯穿开口110a暴露于外的一部分牺牲层111-115之间。在本说明书的一些实施中，记忆层104包括，例如氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构(但不以此为限)。通道层105可以由未掺杂的多晶硅材质所构成。
之后，再以绝缘材料103，例如二氧化硅或其他合适的介电材料，填充第一贯穿开口110a。在回刻绝缘材料103之后，于绝缘材料103上方形成焊垫106，并且形成覆盖层107来覆盖多层堆叠结构110以及焊垫106(如图1B所绘示)。在本说明书的一实施例中，绝缘材料103可以是，硅氧化物、碳化硅、硅酸盐或上述的任一组合。覆盖层107包括硅氧化物。
之后，进行另一个蚀刻工艺，在多层堆叠结构110中形成至少一个沿着Z轴方向向下延伸，贯穿多层堆叠结构110的第二贯穿开口108，并将绝缘层121-126和牺牲层111-115以及导体层102部分地暴露于外(如图1C所绘示)。在本说明书的一些实施例中，第二贯穿开口108由多个贯穿多层堆叠结构110的狭缝(slits)所构成。且第二贯穿开口108具有沿着Z轴下降尺寸渐减(上宽下窄)的截面外观。
后续，移除剩余的牺牲层111-115。在本实施例之中，采用磷酸(H3PO4)溶液通过第二贯穿开口108将剩余的牺牲层111-115予以移除，借以在绝缘层121-126之间形成多个空间109并将一部分的记忆层104暴露于外。之后，以沉积工艺，例如低压化学气相沉积工艺，在用来定义空间109的一部分的记忆层104以及绝缘层121-126的侧壁上形成介电衬里层120。在本说明书的一些实施例中，介电衬里层120可以是氧化铝(Al2O3)材质的高介电系数栅氧化层。
并形成介电衬里层120之后，再借由另一个沉积工艺，例如低压化学气相沉积工艺，形成多个导体层127填充于被移除的剩余牺牲层111-115原来的位置上(空间109之中)，进而在每一个导电层105、介电衬里层120、记忆层104和通道层105重叠的区域形成一个存储单元128a，并在多层堆叠结构110中形成至少一条具有垂直通道的存储单元串行128(如图1D所绘示)，进而构成存储器阵列(未绘示)。在本说明书的一些实施例中，导体层127可以是由多晶硅、金属或其他导电材质所构成。在本实施例之中，导体层127可以是钨(W)金属层。
接着，先进行第一次回刻工艺129，经由第二贯穿开口108移除一部分的导体层127，以于每一个剩余的导体层127和对应的相邻两个绝缘层121-126之间形成一个凹室。例如，在本实施例中凹室130a形成于最底层导体层127和相邻两个绝缘层121和122之间；凹室130b形成于第二层导体层127和相邻两个绝缘层122和123之间；凹室130c形成于第三层导体层127和相邻两个绝缘层123和124之间；凹室130d形成于第四层导体层127和相邻二绝缘层124和125之间；凹室130e形成于最高层导体层127和相邻绝缘层125和126之间。且由于蚀刻工艺的特性，形成于多层堆叠结构110的较高阶层的凹室(例如位于最高阶层的凹室130e)的横向尺寸，会大于其下方阶层的凹室(例如凹室130a-130c)的横向尺寸。换言之，凹室130a-130c分别由第二贯穿开口108往外延伸，且这些凹室130a-130c的组合结构，具有由第二贯穿开口108的中心轴L起算，沿着Z轴上升而尺寸渐宽的截面外观(如图1E所绘示)。
再形成一个保护层131，至少部分地填充于这些凹室130a-130e之中。在本说明书的一些实施例中，保护层131借由沉积工艺，例如低压化学气相沉积工艺，以甲基氟(CH3F)为反应气体，所形成的高分子材质层，包含多个填充部131a-131e，且分别填充在凹室130a-130e之中。值得注意的是，构成保护层131的材料并不以此为限。任何具有与导体层127的蚀刻选择比不同的材料，皆可能用来形成保护层131。
在本说明书的一些实施例中，保护层131的填充部131a-131e并未完全填满凹室130a-130e。由于保护层131由沉积工艺形成在上宽下窄的第二贯穿开口108，因此使位于多层堆叠结构110中较高阶层的填充部(例如最高层填充部131e)的横向尺寸，大于其下方阶层的填充部(例如填充部131a-c)的横向尺寸(如图1F所绘示)。
然后，进行第二次回刻工艺132，经由第二贯穿开口108移除一部分的导体层127和保护层131。由于位于较高阶层的填充部(例如最高层填充部131e)的横向尺寸大于其下方阶层的填充部(例如填充部131a-c)的横向尺寸。因此，当第二次回刻工艺132移除较高阶层的填充部(例如最高层填充部131e)的同时，除了会移除位于其下方阶层的填充部(例如填充部131a-131c)，并且移除位于其下方阶层的凹室(例如凹室130a-130c)中的一部分导体层127(如图1G所绘示)。换言之，位于较高阶层的导体层127被移除的部分，会小于位于较低阶层的导体层127被移除的部分。在本说明书的一些实施例中，第二次回刻工艺132可以完全移除位于最高层凹室130e中的填充部分131e，并且移除一部分位于最高层凹室130e中的导体层127，也可以只移除位于最高层凹室130e中的一部分保护层131，而未移除位于最高层凹室130e中的导体层127。
在本说明书的一些实施例中，可以重复地形成另一个保护层，紧接着再一次的回刻工艺的步骤可以重复多次。例如，在本实施例中，可以于凹室130a-130e中形成包含填充部133a-133e的保护层133(如图1H所绘示)，并进行行一次与第二次回刻工艺132的第三次回刻工艺134，以移除一部分的第二导体层127和填充部133a-133e(如图1I所绘示)。另外，在第一次回刻工艺129之后，也可以不先形成保护层，而直接进行第四次回刻工艺135来移除一部分导体层127(如图1J所绘示)。
后续，于第二贯穿开口108中形成介电层136。在本说明书的一些实施例之中，形成介电层136的步骤，包括先借由沉积工艺，于凹室130a-130c和第二贯穿开口108中沉积外延硅，然后进行低温硅氧化工艺(Low Temperature Oxidation，LTO)，在300℃至450℃的低温下通过反应气体，借以在第二贯穿开口108的侧壁与底部形成硅氧化物层，并且填满凹室130a-130c。在本实施例中，介电层136具有至少一个立壁136a以及多个延伸部136b-131f。其中，至少一个立壁136a覆盖于第二贯穿开口108的侧壁之上。延伸部136b-131f分别延伸进入凹室130a-130c中。且延伸部136b中远离半导体基材101的一者(例如位于最高阶层的延伸部136f)的尺寸，实质小于靠近半导体基材的另一者(例如位于最高阶层的延伸部136b、136c、136d或136e)的尺寸。换言之，介电层136具有沿着Z轴上升而尺寸渐减的截面外观(如图1K所绘示)。
在移除位于第二贯穿开口108的底部的一部分介电层136之后，借由沉积工艺，例如低压化学气相沉积工艺，于第二贯穿开口108中填充导电材料，例如金属硅化物、金属(例如，钛(Ti)、钨、铝(Al)、铜(Cu)、金(Au)、银(Ag)或上述元素组合的合金)、金属氧化物(例如，氮化钛(TiN))或其他合适的导电材质，借以在第二贯穿开口108中形成一个接触插塞137，并与导体层102电性接触，且借由介电层136与于多层堆叠结构110各阶层中导体层127电性隔离。后续，经由一连串后段工艺(未绘示)，完成存储器元件100(如图1K所绘示)的制备。
借由控制填充部131a-131eC和133a-133e于凹室130a-130e中的填充数量，以及第一次蚀刻工艺129、第二次蚀刻工艺132、第三次蚀刻工艺134和第四次蚀刻工艺135的时间，可以调整位于多层堆叠结构110各阶层中导体层127被移除部分的多寡，进而调控位于各阶层中导体层127的横向尺寸。在本实施例中，位于各阶层中的导体层127具有实质相同的横向尺寸。可以使位于同一条存储单元串行128的存储单元128a栅极，具有相同的电阻。并且可以使后续形成在凹室130a-130c中的介电层136延伸部136a具有足够的桥接裕度，防止存储单元128a漏电，大幅增进存储器元件100的可靠度及操作效能。
根据上述实施例，本说明书是在提供一种存储器元件及其制作方法。是先于半导体基材上形成一个具有多个交错堆叠的导体层和绝缘层的多层堆叠结构，同时在多层堆叠结构中形成多个存储单元。之后，经过一个贯穿多层堆叠结构的贯穿开口进行一次的回刻工艺，移除一部分导体层，以分别在两个相邻的绝缘层之间形成一个凹室。再于凹室中形成一个保护层，接着，进行第二次的回刻工艺移除一部分的导体质层和一部分的保护层。后续，形成介电层填充于凹室之中，并以导电材料填充贯穿开口以形成接触插塞，且借由介电层使接触插塞与导体层电性隔离。
利用保护层的保护，并配合回刻时间的调控，来调整位于凹室中导体层的剩余尺寸。借以，使多层堆叠结构中用来作为存储单元栅极的各阶层导体层具有实质相同的尺寸，进而使位于同一个垂直存储单元串行中的存储单元栅极之间的电阻变异值，落在允差范围之内；同时可确保后续形成于贯穿开口之中的接触插塞与导体层之间具有足够的桥接裕度，防止存储单元漏电，以增进存储器元件的可靠度及操作效能。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种存储器元件，包括：
一半导体基材；
一多层堆叠结构，包括交错堆叠于该半导体基材上的多个第一导体层和多个绝缘层；
多个存储单元，形成于所述第一导体层之上；
一接触插塞，穿过所述第一导体层和所述绝缘层；以及
一介电层，位于该多层堆叠结构之中，并包括多个延伸部，分别延伸进入所述绝缘层的相邻二者之间，以隔离该接触插塞与所述第一导体层，且所述延伸部中远离该半导体基材的一者，具有小于靠近该半导体基材的另一者的一尺寸。
2.如权利要求1所述的半导体元件，还包括：
一通道层，位于一第一贯穿开口的至少一侧壁与一底面上，其中该第一贯穿开口穿过所述绝缘层和所述第一导体层；以及
一记忆层，位于该通道层上，借以在所述第一导体层、该记忆层和该通道层的多个重叠区域形成所述存储单元。
3.如权利要求1所述的半导体元件，其中该接触插塞位于穿过所述第一导体层和所述绝缘层的一第二贯穿开口之中；每一所述第一导体层与相邻的两个所述绝缘层定义出一凹室与该第二贯穿开口连通；每一所述延伸部分别延伸进入对应的该凹室之中。
4.如权利要求3所述的半导体元件，其中该第一贯穿开口和该第二开口分别具有远离该半导体基材渐宽的一截面外观；且所述第一导体层具有相同的一尺寸。
5.如权利要求1所述的半导体元件，还包括一介电衬里层位于每一所述第一导体层与相邻的两个所述绝缘层之间。
6.如权利要求1所述的半导体元件，还包括一第二导体层，位于该半导体基材与该多层堆叠结构之间，与该接触插塞电性接触，并且与所述第一导体层电性隔离。
7.一种存储器元件的制作方法，包括：
提供一半导体基材；
于该半导体基材上形成一多层堆叠结构，包括交错堆叠的多个第一导体层和多个绝缘层；
于所述第一层之上形成多个存储单元；
于该多层堆叠结构之中形成一介电层，使其包括多个延伸部，分别延伸进入所述绝缘层的相邻二者之间，其中所述延伸部中远离该半导体基材的一者，具有小于靠近该半导体基材的另一者的一尺寸；
形成一接触插塞，穿过所述第一导体层和所述绝缘层，并借由该介电层与所述第一导体层电性隔离。
8.如权利要求7所述的存储器元件的制作方法，其中形成所述存储单元步骤，包括：
于该半导体基材上形成多个牺牲层和所述绝缘层交错堆叠；
形成一第一贯穿开口，穿过所述牺牲层和所述绝缘层；
于该第一贯穿开口的至少一侧壁上形成一通道层；
形成一第二贯穿开口，穿过所述牺牲层和所述绝缘层；
通过该第二贯穿开口移除所述牺牲层；以及
于所述牺牲层的原来位置上，形成所述第一导体层，借以在所述第一导体层、该记忆层和该通道层的多个重叠区域形成所述存储单元。
9.如权利要求8所述的存储器元件的制作方法，其中形成该介电层的步骤包括：
形成一第二贯穿开口，穿过所述第一导体层和所述绝缘层；
于每一所述第一导体层与相邻的两个所述绝缘层之间定义多个凹室之一者，使所述凹室中远离该半导体基材的一者，具有大于靠近该半导体基材的另一者的一尺寸；
于所述凹室之中沉积一介电材质，以形成所述延伸部。
10.如权利要求9所述的存储器元件的制作方法，再沉积该介电材质之前，还包括：
进行一第一回刻工艺，经由该第二贯穿开口移除一部分所述第一导体层，以形成所述凹室；
于所述凹室中形成一保护层；以及
进行一第二回刻工艺，经由该第二贯穿开口和所述凹室移除一部分所述第一导体层以及一部分该保护层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710194528.0A CN108682677B (zh) | 2017-03-28 | 2017-03-28 | 存储器元件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710194528.0A CN108682677B (zh) | 2017-03-28 | 2017-03-28 | 存储器元件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108682677A true CN108682677A (zh) | 2018-10-19 |
| CN108682677B CN108682677B (zh) | 2020-06-16 |
Family
ID=63799177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710194528.0A Active CN108682677B (zh) | 2017-03-28 | 2017-03-28 | 存储器元件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108682677B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113838856A (zh) * | 2021-09-23 | 2021-12-24 | 长江存储科技有限责任公司 | 半导体器件的制备方法以及半导体器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103247632A (zh) * | 2012-02-09 | 2013-08-14 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN105097706A (zh) * | 2014-05-19 | 2015-11-25 | 旺宏电子股份有限公司 | 三维叠层半导体结构及其制造方法 |
| CN105826312A (zh) * | 2015-01-04 | 2016-08-03 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
| US20160233231A1 (en) * | 2015-02-06 | 2016-08-11 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
-
2017
- 2017-03-28 CN CN201710194528.0A patent/CN108682677B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103247632A (zh) * | 2012-02-09 | 2013-08-14 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN105097706A (zh) * | 2014-05-19 | 2015-11-25 | 旺宏电子股份有限公司 | 三维叠层半导体结构及其制造方法 |
| CN105826312A (zh) * | 2015-01-04 | 2016-08-03 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
| US20160233231A1 (en) * | 2015-02-06 | 2016-08-11 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113838856A (zh) * | 2021-09-23 | 2021-12-24 | 长江存储科技有限责任公司 | 半导体器件的制备方法以及半导体器件 |
| CN113838856B (zh) * | 2021-09-23 | 2024-08-20 | 长江存储科技有限责任公司 | 半导体器件的制备方法以及半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108682677B (zh) | 2020-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108630704B (zh) | 具有分层的导体的三维存储装置 | |
| CN107039443B (zh) | 存储器元件及其制作方法 | |
| CN109671667B (zh) | 一种三维存储器及其通道孔结构的形成方法 | |
| CN109427803A (zh) | 三维半导体存储器件 | |
| CN110010607B (zh) | 非挥发性存储器结构及其制造方法 | |
| US10163926B2 (en) | Memory device and method for fabricating the same | |
| TWI645545B (zh) | 記憶體元件及其製作方法 | |
| US9754790B2 (en) | Memory device and method for fabricating the same | |
| CN109643716A (zh) | 三维存储设备及其制造方法 | |
| CN109904168A (zh) | 存储器及其制作方法 | |
| CN106409837A (zh) | 存储器及其制作方法 | |
| CN106920799B (zh) | 半导体结构及其制造方法 | |
| CN109003987A (zh) | 存储器元件及其制作方法 | |
| TWI655750B (zh) | 記憶體元件及其製作方法 | |
| CN110061008B (zh) | 3d nand闪存及其制备方法 | |
| CN108682677A (zh) | 存储器元件及其制作方法 | |
| CN106298784B (zh) | 存储器元件及其制作方法 | |
| CN108470736B (zh) | 三维闪存以及三维闪存沟道孔的非晶硅盖的形成方法 | |
| US10050051B1 (en) | Memory device and method for fabricating the same | |
| TWI587453B (zh) | 半導體結構及其製造方法 | |
| CN110010619A (zh) | 三维半导体元件及其制造方法 | |
| CN108933145A (zh) | 三维存储器 | |
| TWI464884B (zh) | 半導體裝置及其製造方法 | |
| CN108711573A (zh) | 存储器元件及其制备方法 | |
| TWI555127B (zh) | 記憶體元件及其製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |