CN108630697A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。本文提供了一种半导体器件。该半导体器件可以包括层叠体、穿过层叠体的沟道孔、穿过层叠体且设置在沟道孔之间的虚拟沟道孔、和穿过层叠体和虚拟沟道孔的狭缝。

Description

半导体器件及其制造方法
技术领域
本公开的各种实施方式可以总体涉及电子设备，并且更具体地，涉及半导体器件及其制造方法。
背景技术
非易失性存储器件保持所存储的数据，而不管非易失性存储器件的电源开/关状态如何。近来，随着对于包括以单层形式形成在基板上的存储单元的二维非易失性存储器件的集成度的改进达到其极限，已经提出了包括在基板上层叠在垂直方向上的存储单元的三维(3D)非易失性存储器件。
三维非易失性存储器件可以包括彼此交替层叠的层间绝缘层和栅极，以及穿过它们的沟道层，其中存储单元沿着沟道层层叠。为了提高具有三维结构的这种非易失性存储器件的操作可靠性，已经开发了各种结构和制造方法。
发明内容
本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体的沟道孔。该半导体器件可以包括穿过层叠体并设置在沟道孔之间的虚拟沟道孔。半导体器件可以包括穿过层叠体并且与虚拟沟道孔交叠的狭缝，以将虚拟沟道孔与狭缝一体联接。半导体器件可以包括形成在沟道孔中的沟道层。半导体器件可以包括虚拟沟道层，该虚拟沟道层包括形成在虚拟沟道孔中的第一半导体图案，以及形成在狭缝中并将第一半导体图案彼此联接的第二半导体图案。
本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体到第一深度的沟道层。该半导体器件可以包括虚拟沟道层，所述虚拟沟道层包括穿过层叠体到第一深度的第一半导体图案，以及穿过层叠体到小于第一深度的第二深度并且将第一半导体图案彼此联接的第二半导体图案。
本公开的实施方式可以提供一种制造半导体器件的方法。制造半导体器件的方法可以包括形成层叠体。制造半导体器件的方法可以包括在层叠体中形成沟道孔和虚拟沟道孔。制造半导体器件的方法可以包括在沟道孔和虚拟沟道孔中形成牺牲层。制造半导体器件的方法可以包括形成穿过层叠体和虚拟沟道孔至预定深度的狭缝。制造半导体器件的方法可以包括去除牺牲层。制造半导体器件的方法可以包括在沟道孔中形成沟道层，在虚拟沟道孔和狭缝中形成虚拟沟道层。
本公开的实施方式可以提供一种制造半导体器件的方法。制造半导体器件的方法可以包括形成层叠体。制造半导体器件的方法可以包括在层叠体中形成沟道层到第一深度。制造半导体器件的方法可以包括形成包括第一半导体图案和第二半导体图案的虚拟沟道层，所述第一半导体图案穿过层叠体到第一深度，并且所述第二半导体图案穿过层叠体到小于第一深度的第二深度，并将第一半导体图案彼此联接。
本公开的实施方式可以提供一种半导体器件。该半导体器件可以包括层叠体。该半导体器件可以包括穿过层叠体的沟道结构。该半导体器件可以包括狭缝绝缘层，该狭缝绝缘层穿过层叠体并且包括交替布置的第一区域和第二区域。第二区域可以联接对应的相邻的第一区域。
附图说明
图1A和图1B是示出根据本公开的实施方式的半导体器件的结构的平面图和截面图。
图2A至图2C是示出根据本公开的实施方式的半导体器件的结构的立体图。
图3A至图7A、图3B至7B以及图3C至图7C是示出根据本公开的实施方式的制造半导体器件的方法的平面图和截面图。
图8A和图8B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的电路图和截面图。
图9A和图9B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的电路图和截面图。
图10和图11是示出根据本公开的实施方式的存储系统的配置的框图。
图12和图13是示出根据本公开的实施方式的计算系统的框图。
具体实施方式
现在将在下文中参照附图更全面地描述实施方式的示例；然而，它们可以以不同的形式实施，并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达实施方式的示例的范围。
在附图中，为了清楚说明，尺寸可能被夸大。应当理解，当将一个元件称为位于两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
在下文中，将参照附图描述实施方式。本文参照作为实施方式(和中间结构)的示意图示的截面图示来描述实施方式。因此，例如由于制造技术和/或公差引起的图示的形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记标示相同的元件。
诸如“第一”和“第二”之类的术语可以用于描述各组件，但是它们不应该限制各组件。这些术语仅用于将该组件与其它组件区分开来。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件等。此外，“和/或”可以包括所提及的组件中的任一个或其组合。
此外，只要在句子中没有特别提及，那么单数形式可以包括复数形式。此外，在本说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加了一个或更多个组件、步骤、操作和元件。
此外，除非另有限定，否则本说明书中使用的所有术语(包括技术术语和科学术语)具有与本领域技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中所解释的含义相同的含义，并且除非在本说明书中另有明确限定，否则不应被解释为具有理想或过于形式的含义。
还应注意，在本说明书中，“连接/联接”不仅指一个组件不仅直接联接另一组件，而且还指通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一个组件而没有中间组件。
本公开的各种实施方式可以涉及被配置为促进其制造过程并且可以具有稳定的结构和改进的特性的半导体器件及其制造方法。
图1A和图1B是示出根据本公开的实施方式的半导体器件的结构的图。图1A是布局图，并且图1B是沿图1的线A-A'截取的截面图。
参照图1A和图1B，根据本公开的实施方式的半导体器件包括多个存储块MB1和MB2。在存储块MB1和MB2中的每个存储块中布置有存储串。存储块MB1、MB2中的每个存储块可以是在擦除操作期间数据被擦除的单元。
半导体器件可以包括层叠体ST，该层叠体ST包括层叠的存储单元、狭缝绝缘层SLI1和SLI2以及穿过层叠体ST的沟道结构CH。层叠体ST可以包括交替层叠的导电层11和绝缘层12。每个导电层11可以是存储单元、选择晶体管等的栅极，并且包括诸如钨之类的金属。绝缘层12可以使层叠的导电层11彼此绝缘。
例如，至少一个最上面的导电层11可以是漏极选择晶体管的栅极，至少一个最下面的导电层11可以是源极选择晶体管的栅极，并且其它导电层11可以是存储单元的栅极。在这种情况下，至少一个源极选择晶体管、多个存储单元和至少一个漏极选择晶体管可以彼此串联联接以构造垂直存储串。此外，诸如源线或外围电路之类的下部结构可以设置在层叠体ST的下方。
在一个实施方式中，至少一个最上面的导电层11可以是源极选择晶体管或漏极选择晶体管的栅极，至少一个最下面的导电层11可以是管道栅极，并且其它导电层11可以是存储单元的栅极。此外，诸如外围电路之类的下部结构可以设置在层叠体ST的下方。在这种情况下，至少一个源极选择晶体管、多个存储单元、至少一个管道晶体管、多个存储单元和至少一个漏极选择晶体管可以彼此串联联接以构造U形存储串
多个沟道结构CH可以沿第一方向和与第一方向I-I'交叉的第二方向II-II'布置。沿第二方向II-II'彼此相邻的沟道结构CH可以交替地布置以使得其中心彼此偏移。
沟道结构CH可以设置在穿过层叠体ST的沟道孔C_H中。每个沟道结构CH包括沟道层13A和围绕沟道层13A的存储层13B。沟道层13A可以具有实心结构或其中心区域开口的管状结构。当沟道层13A具有开口的中心区域时，沟道结构CH还可以包括形成在沟道层13A中的间隙填充绝缘层13C。存储层13B可以包括隧穿绝缘层、数据存储层和电荷阻挡层中的至少一个。数据存储层可以包括浮置栅极、电荷捕获层、纳米点、相变材料层等。
狭缝绝缘层SLI1和SLI2用于使设置在相同层次的导电层11彼此绝缘，并且每个狭缝绝缘层包括诸如氧化物层之类的绝缘材料。狭缝绝缘层SLI1、SLI2可以设置在存储块MB1、MB2中的相邻沟道结构CH之间，或者设置在相邻的存储块MB1和MB2之间的边界上。此外，狭缝绝缘层SLI1、SLI2中的每个狭缝绝缘层可以具有完全或部分地穿过层叠体ST的深度。
第一狭缝绝缘层SLI1可以设置在存储块MB1、MB2中，并且具有部分穿过层叠体ST的深度。例如，第一狭缝绝缘层SLI1可以具有穿过导电层11当中与选择线对应的导电层11的深度。第一狭缝绝缘层SLI1可以具有将布置在相同层次的选择线彼此分离的深度。在这种情况下，第一狭缝绝缘层SLI1的底部可以设置在等于或高于导电层11当中的最上面的字线的上表面的层次上。
第一狭缝绝缘层SLI1可以包括半导体图案14A和围绕半导体图案14A的绝缘图案14B。半导体图案14A可以包括能用作存储单元、选择晶体管等的沟道层的材料，并且可以包括硅(Si)、锗(Ge)等。例如，半导体图案14A可以是由与沟道层13A相同的材料制成的虚拟沟道层。绝缘图案14B可以包括能用作存储单元的存储层的材料，并且可以包括电荷阻挡层、数据存储层和隧穿绝缘层中的至少一个。例如，绝缘图案14B可以是由与存储层13B相同的材料制成的虚拟存储层。此外，由于绝缘图案14B具有用于围绕半导体图案14A的侧壁和底部的结构，所以半导体图案14A可以与导电层11绝缘并处于浮置状态。
第一狭缝绝缘层SLI1沿第一方向I-I'延伸，以使得设置在其相对侧上的导电层11彼此绝缘。此外，第一狭缝绝缘层SLI1可以根据区域而具有不同的宽度，并且具有沿第一方向I-I'布置的多个岛状图案和将多个岛状图案彼此联接的线状图案交替布置的形式。
第二狭缝绝缘层SLI2可以设置在相邻的存储块MB1和MB2之间，并且穿过层叠体ST的深度大于第一狭缝绝缘层SLI1的深度。第二狭缝绝缘层SLI2可以具有完全穿过层叠体ST以使相邻的存储块MB1和MB2彼此绝缘的深度。第二狭缝绝缘层SLI2可以沿第一方向I-I'延伸。此外，第二狭缝绝缘层SLI2可以具有恒定宽度的直线形状。作为参考，第二狭缝绝缘层SLI2可具有与第一狭缝绝缘层SLI1相似的形状。
图2A至图2C是示出根据本公开的实施方式的半导体器件的结构的视图，并且是示出狭缝绝缘层的结构的立体图。
参照图2A，狭缝绝缘层20包括沿第一方向I-I'延伸的半导体图案21、围绕半导体图案21的虚拟存储层22和设置在半导体图案21中的虚拟间隙填充绝缘层23。半导体图案21可以是虚拟沟道层。
狭缝绝缘层20可以具有第一区域R1和第二区域R2交替布置的结构。第一区域R1和第二区域R2可以具有不同的截面形状。例如，狭缝绝缘层20的每个第一区域R1可以是柱体形状，且截面形状诸如但不限于圆形、椭圆形、矩形、多边形等。狭缝绝缘层20的每个第二区域R2可以具有其中第二区域R2沿第一方向I-I'将对应的相邻的第一区域R1彼此联接的直线形状。
第一区域R1和第二区域R2可以具有不同的宽度。例如，狭缝绝缘层20的每个第一区域R1可以具有第一宽度W1，并且狭缝绝缘层20的每个第二区域R2可以具有小于第一宽度W1的第二宽度W2。第一区域R1和第二区域R2可以具有不同的高度。每个第一区域R1可以具有第一高度H1，并且每个第二区域R2可以具有小于第一高度的第二高度H2。
半导体图案21包括对应于狭缝绝缘层20的第一区域R1的第一半导体图案21A和对应于狭缝绝缘层20的第二区域R2的第二半导体图案21B。第一半导体图案21A和第二半导体图案21B交替布置。第一半导体图案21A通过第二半导体图案21B彼此联接。第一半导体图案21A和第二半导体图案21B可以包括半导体材料。
半导体图案21的截面形状或宽度可以根据区域而变化。例如，每个第一半导体图案21A可以具有柱体形状，且截面形状诸如但不限于圆形、椭圆形、矩形、多边形等，并且每个第二半导体图案21B可以具有恒定宽度的直线形状。此外，每个第一半导体图案21A的宽度可以大于每个第二半导体图案21B的宽度。
半导体图案21的高度可以根据区域而变化。例如，每个第一半导体图案21A的高度可以大于每个第二半导体图案21B的高度。此外，第一半导体图案21A的上表面和第二半导体图案21B的上表面可以设置在同一层次上。每个第一半导体图案21A可以穿过层叠体到第一深度，并且每个第二半导体图案21B可以穿过层叠体到小于第一深度的第二深度。
半导体图案21的结构可以根据区域而变化。例如，每个第一半导体图案21A可以具有中心区域开口的结构。每个第二半导体图案21B可以具有实心结构。
虚拟存储层22具有使得半导体图案21被虚拟存储层22围绕的结构。例如，虚拟存储层22形成为围绕半导体图案21的侧壁和底部。虚拟存储层22可以包括多层介电层。例如，虚拟存储层22可以包括隧穿绝缘层、数据存储层和电荷阻挡层中的至少一个。数据存储层可以包括浮置栅极、电荷捕获层、纳米点、相变材料层等。
虚拟间隙填充绝缘层23可以设置在半导体图案21中。例如，每个虚拟间隙填充绝缘层23可以具有填充对应的第一半导体图案21A的开口中心区域的柱体的形式。多个虚拟间隙填充绝缘层23可以被包括在每个半导体图案21中。多个虚拟间隙填充绝缘层23可以彼此分离。
虚拟间隙填充绝缘层23可以是诸如氧化物层之类的绝缘层，并且包括聚硅氮烷(PSZ)等。此外，虚拟间隙填充绝缘层23可以包括设置在其中的至少一个气隙。
参照图2B，狭缝绝缘层20'具有与上文参照图2A所述的狭缝绝缘层20的形状相似的形状。在一个实施方式中，例如，第一半导体图案21A'和第二半导体图案21B'可以包括半导体材料。然而，半导体图案21'和虚拟间隙填充绝缘层23'的形状可以与图2A的形状不同。
在半导体图案21'中，第一半导体图案21A'和第二半导体图案21B'都可以具有中心区域开口的结构。在这种情况下，虚拟间隙填充绝缘层23'可以形成为填充第二半导体图案21B'的开口中心区域以及第一半导体图案21A'的开口中心区域。因此，虚拟间隙填充绝缘层23'可以包括形成在各个第一半导体图案21A'中且每一个都具有柱体形状的第一虚拟间隙填充绝缘图案23A和形成在各个第二半导体图案21B'中且每一个都具有直线形状的第二虚拟间隙填充绝缘图案23B。可以交替地布置第一虚拟间隙填充绝缘图案23A和第二虚拟间隙填充绝缘图案23B。第二虚拟间隙填充绝缘图案23B可以将第一虚拟间隙填充绝缘图案23A彼此联接。
参照图2C，狭缝绝缘层20”具有与上述参照图2A所述的狭缝绝缘层20的形状相似的形状。然而，半导体图案21”的形状可以不同于图2A的形状。在半导体图案21”中，第一半导体图案21A”和第二半导体图案21B”两者都可以具有实心结构。在这种情况下，狭缝绝缘层20”可以不包括虚拟间隙填充绝缘层。在一个实施方式中，例如，第一半导体图案21A”和第二半导体图案21B”可以包括半导体材料。
图3A至7A、图3B至图7B和图3C至图7C是示出根据本公开的实施方式的制造半导体器件的方法的图。图3A至图7A是平面图。图3B至图7B是沿图3A至图7A的线B-B'截取的截面图。图3C至图7C是沿图3A至图7A的线C-C'截取的截面图。
参见图3A至图3C，通过交替地层叠第一材料层31和第二材料层32形成层叠体ST。层叠体ST可以被提供以形成包括垂直层叠的存储单元的存储串，并且可以具有高的高宽比。作为参考，层叠体ST的最上层可以是硬掩模层38。硬掩模层38可以由与第一材料层31相同的材料形成，并且其厚度大于第一材料层31的厚度。
可以提供第一材料层31以形成选择晶体管、存储单元等的栅极。可以提供第二材料层32以使层叠的栅极彼此绝缘。
这里，第一材料层31由相对于第二材料层32具有高蚀刻选择比的材料制成。例如，第一材料层31可以是包括氮化物等的牺牲层，并且第二材料层32可以是包括氧化物等的绝缘层。另选地，第一材料层31可以是包括多晶硅、钨等的导电层，并且第二材料层32可以是包括氧化物等的绝缘层。作为另一另选示例，第一材料层31可以是包括掺杂多晶硅等的导电层，并且第二材料层32可以是包括未掺杂的多晶硅等的牺牲层。
此后，形成穿过层叠体ST的孔C_H和D_H。例如，形成穿过层叠体ST并且沿第一方向I-I'和与第一方向I-I'相交的第二方向II-II'布置的沟道孔C_H以及设置在沟道孔C_H之间的虚拟沟道孔D_H。每个虚拟沟道孔D_H可以设置在沿第一方向I-I'和第二方向II-II'彼此相邻设置的对应的四个沟道孔C_H之间。例如，虚拟沟道孔D_H可以布置成没有与沟道孔C_H对准，以使得沟道孔C_H和虚拟沟道孔D_H的中心区域彼此偏移。
沟道孔C_H和虚拟沟道孔D_H可以同时形成，并且具有相同的形状和深度。每个沟道孔C_H和每个虚拟沟道孔D_H可以具有各种各样的截面，诸如圆形、椭圆形、矩形、多边形等。
此后，在沟道孔C_H和虚拟沟道孔D_H中形成牺牲层33。例如，在层叠体ST上形成牺牲材料层以填充沟道孔C_H和虚拟沟道孔D_H，然后对牺牲材料层进行平整直到层叠体ST的表面露出。因此，第一牺牲层33A设置在各沟道孔C_H中，并且第二牺牲层33B设置在各虚拟沟道孔D_H中。
牺牲层33由相对于第一材料层31和第二材料层32具有高蚀刻选择比的材料制成。例如，牺牲层33可以是旋涂(SOC)层。
参照图4A至图4C，形成穿过层叠体ST的狭缝SL。狭缝SL可以穿过层叠体ST到预定深度并且与沿第一方向I-I'布置的虚拟沟道孔D_H交叠。因此，狭缝SL可以穿过层叠体ST和第二牺牲层33B到预定深度。
狭缝SL可以形成到预定的深度，在该深度处，狭缝SL穿过第一材料层31当中用于选择线的第一材料层。例如，在一个存储串包括两个漏极选择晶体管的情况下，狭缝SL形成为从层叠体的最上部穿过两个第一材料层31。在这种情况下，狭缝SL的底部可以设置在等于或高于第一材料层31当中用于最上面的字线的第一材料层的上表面的层次的层次处。
狭缝SL的宽度可以小于每个虚拟沟道孔D_H的宽度。例如，在每个虚拟沟道孔D_H具有圆形截面的情况下，狭缝SL的宽度可以小于虚拟沟道孔D_H的直径。狭缝SL可以被布置成使得其中心与虚拟沟道孔D_H的中心对准或使得其中心与虚拟沟道孔D_H的中心不对准。
参照图5A至5C，去除牺牲层33。例如，选择性地蚀刻牺牲层33以使得沟道孔C_H和虚拟沟道孔D_H再次开口。随着第二牺牲层33B被去除，虚拟沟道孔D_H和狭缝SL彼此一体联接。
参照图6A至6C，在各沟道孔C_H中形成沟道结构CH。例如，在每个沟道孔C_H中依次形成存储层34A、沟道层35A和间隙填充绝缘层36A。此外，在虚拟沟道孔D_H和狭缝SL中形成狭缝绝缘层SLI。例如，在虚拟沟道孔D_H和狭缝SL中依次形成虚拟存储层34B、虚拟沟道层35B和虚拟间隙填充绝缘层36B。
可以同时形成沟道结构CH和狭缝绝缘层SLI。存储层34A和虚拟存储层34B可以包括相同的材料，并且可以同时形成。沟道层35A和虚拟沟道层35B可以包括相同的材料，并且可以同时形成。此外，间隙填充绝缘层36A和虚拟间隙填充绝缘层36B可以包括相同的材料并同时形成。
根据每个虚拟沟道孔D_H的宽度、狭缝SL的宽度、虚拟存储层34B的厚度和虚拟沟道层35B的厚度，可以改变狭缝绝缘层SLI的构造。
例如，在沟道孔C_H、虚拟沟道孔D_H和狭缝SL中形成介电层。此后，在沟道孔C_H、虚拟沟道孔D_H和狭缝SL中形成半导体层。在狭缝SL完全被半导体层填充的同时，每个沟道孔C_H和每个虚拟沟道孔D_H可以具有其中心区域开口的中空结构，而不是完全被半导体层填充。此后，在沟道孔C_H和虚拟沟道孔D_H中形成间隙填充层。随后，对间隙填充层、半导体层和介电层进行平整直到层叠体ST的表面露出。结果，形成具有上文参照图2A所述的结构的狭缝绝缘层SLI，并且虚拟间隙填充绝缘层36B仅形成在每个虚拟沟道孔D_H中。换句话说，虚拟间隙填充绝缘层36B可以不形成在狭缝SL的不与虚拟沟道孔D_H交叠的区域中。
在一个实施方式中，介电层形成在沟道孔C_H、虚拟沟道孔D_H和狭缝SL中。此后，在沟道孔C_H、虚拟沟道孔D_H和狭缝SL中形成半导体层。此后，在沟道孔C_H、虚拟沟道孔D_H和狭缝SL中形成间隙填充层。随后，对间隙填充层、半导体层和介电层进行平整直到层叠体ST的表面露出。以这种方式，形成具有上文参照图2B所述的结构的狭缝绝缘层SLI。换句话说，虚拟间隙填充绝缘层36B可以形成在虚拟沟道孔D_H和狭缝SL的整个区域上。
在一个实施方式中，介电层形成在沟道孔C_H、虚拟沟道孔D_H和狭缝SL中。此后，在沟道孔C_H、虚拟沟道孔D_H和狭缝SL中形成半导体层。在虚拟沟道孔D_H和狭缝SL完全被半导体层填充的同时，每个沟道孔C_H都具有其中心区域开口的中空结构，而不是完全被半导体层填充。此后，在沟道孔C_H中形成间隙填充层。随后，对间隙填充层、半导体层和介电层进行平整直到层叠体ST的表面露出。以这种方式，形成具有上文参照图2C所述的结构的狭缝绝缘层SLI。换句话说，虚拟沟道孔D_H和狭缝SL可以完全被虚拟沟道层35B填充。虚拟间隙填充绝缘层36B可以不形成在虚拟沟道孔D_H和狭缝SL中。
参照图7A至图7C，根据第一材料层31和第二材料层32的材料，可以进行用第三材料层37替换第一材料层31或第二材料层32的附加处理。
例如，在第一材料层31是牺牲层并且第二材料层32是绝缘层的情况下，导电层可以代替第一材料层31。在另一个示例中，在第一材料层31是导电层并且第二材料层32是绝缘层的情况下，第一材料层31可以被硅化。在另一示例中，在第一材料层31是导电层并且第二材料层32是牺牲层的情况下，绝缘层可代替第二材料层32。
根据上述制造方法，同时形成沟道孔C_H和虚拟沟道孔D_H，然后形成狭缝SL。如果在形成沟道孔C_H和虚拟沟道孔D_H之前形成狭缝SL，则形成沟道孔C_H和虚拟沟道孔D_H的区域的蚀刻速率可以根据每个区域是否与狭缝交叠而不同，因为在与狭缝SL交叠的每个区域中要被蚀刻的目标材料和不与狭缝SL交叠的每个区域中要被蚀刻的目标材料不同。结果，设置在与狭缝SL交叠的区域中的虚拟沟道孔D_H和设置在不与狭缝SL交叠的区域中的沟道孔C_H在蚀刻深度上可能不均匀。然而，在本公开中，在形成狭缝SL之前形成沟道孔C_H和虚拟沟道孔D_H。因此，沟道孔C_H和虚拟沟道孔D_H可以具有相同的要被蚀刻的目标材料，以使得沟道孔C_H和虚拟沟道孔D_H可以被形成为均匀的深度。
此外，在根据本公开的实施方式的制造方法中，可以同时填充沟道孔C_H、虚拟沟道孔D_H和狭缝SL。换句话说，可以同时形成沟道孔C_H中的沟道结构以及虚拟沟道孔D_H和狭缝SL中的狭缝绝缘层。如果通过分离的处理形成沟道结构和狭缝绝缘层，则可增加处理的数量，并且也会增加生产成本。相反，根据本公开的实施方式，由于用例如存储层、半导体层和间隙填充绝缘层的用于形成沟道结构的层填充缝隙，可以简化制造过程，并且也可以降低制造成本。
图8A和图8B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的图。图8A是单元阵列的电路图。图8B是单元阵列的截面图。
参照图8A和图8B，存储串MS11至MS22沿行方向(例如，正(+)X方向)和列方向(例如，正(+)Y方向)布置。存储串MS11至MS22中的每一个包括至少一个源极选择晶体管SST1、SST2，第一存储单元MC1至第n存储单元MCn和至少一个漏极选择晶体管DST1、DST2。此外，存储串MS11至MS22中的每一个可以垂直布置。
第一存储单元MC1至第n存储单元MCn沿正(+)Z方向层叠并串联联接在源极选择晶体管SST1、SST2和漏极选择晶体管DST1、DST2之间。此外，存储串MS11至MS22中的每一个的第一存储单元MC1至第n存储单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
包括在每个存储块中的存储串MS11至MS22可以共同联接到公共源线CSL。此外，存储串MS11至MS22和公共源线CSL之间的联接可以分别由源极选择线SSL1和SSL2控制。在一个实施方式中，单个存储串MS11可以包括多个源极选择晶体管SST1和SST2。在这种情况下，源极选择晶体管SST1和SST2的栅极共同联接到第一源极选择线SSL1，并且存储串MS11和公共源线CSL之间的联接由第一源极选择线SSL1控制。
包含在每个存储块中的存储串MS11至MS22联接到多条位线BL1和BL2。存储串MS11至MS22与位线BL1和BL2之间的联接可分别由漏极选择线DSL1和DSL2控制。在一个实施方式中，单个存储串MS11可以包括多个漏极选择晶体管DST1和DST2。在这种情况下，漏极选择晶体管SST1和SST2的栅极共同联接到第一漏极选择线DSL1，并且存储串MS11和位线BL之间的联接由第一漏极选择线DSL1控制。
根据上述构造，设置在相同层次上的第一漏极选择线DSL1和第二漏极选择线DSL2彼此电分离并被单独驱动。因此，根据一个实施方式的狭缝绝缘层可以设置在沿Y方向彼此相邻的第一漏极选择线DSL1和第二漏极选择线DSL2之间。
图9A和图9B是示出根据本公开的实施方式的应用了狭缝绝缘层的半导体器件的结构的图。图9A是单元阵列的电路图。图9B是单元阵列的截面图。
参照图9A和图9B，存储串MS11'至MS22'沿行方向(例如，+X方向)和列方向(例如，+Y方向)布置。存储串MS11'至MS22'中的每一个包括至少一个源极选择晶体管SST1、SST2，第一存储单元MC1至第p存储单元MCp，管道晶体管PT，第p+1存储单元MCp+1至第n存储单元MCn以及至少一个漏极选择晶体管DST1、DST2。此外，存储串MS11'至MS22'中的每一个可以被布置成U形。
第一存储单元MC1至第p存储单元MCp沿+Z方向层叠并串联联接在源极选择晶体管SST1、SST2和管道晶体管PT之间。第p+1存储单元MCp+1至第n存储单元MCn串联联接在管道晶体管PT和漏极选择晶体管DST1、DST2之间。此外，存储串MS11'至MS22'中的每一个的第一存储单元MC1至第n存储单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
存储串MS11'至MS22'联接在公共源线CSL和位线BL1和BL2之间。存储串MS11'至MS22'和公共源线CSL之间的联接分别由源极选择线SSL1和SSL2控制。存储串MS11'至MS22'与位线BL1和BL2之间的联接分别由漏极选择线DSL1和DSL2控制。详细的联接关系类似于参考图8A描述的联接关系；因此，将省略其进一步说明。
根据上述构造，设置在同一层次上的第一源极选择线SSL1和第二源极选择线SSL2彼此电分离并被单独驱动。因此，根据一个实施方式的狭缝绝缘层可以设置在沿Y方向彼此相邻的第一源极选择线SSL1和第二源极选择线SSL2之间。此外，尽管在附图中没有示出，但是漏极选择线可以被设置为在Y方向上彼此相邻，并且根据本公开的实施方式的狭缝绝缘层可以设置在沿Y方向彼此相邻漏极选择线之间。
图10是示出根据本公开的实施方式的存储系统的配置的框图。
参照图10，根据本公开的实施方式的存储系统1000包括存储器件1200和控制器1100。
存储器件1200用于存储具有各种数据形式(诸如文本、图形、软件代码)的数据信息。存储器件1200可以是非易失性存储器。此外，存储器件1200可以具有上面参照图1A至图9B所述的结构，并且可以通过上文参照图1A至图3B描述的制造方法来制造。在一个实施方式中，存储器件1200可以包括层叠体、穿过层叠体的沟道孔、穿过层叠体并设置在沟道孔之间的虚拟沟道孔、穿过层叠体和虚拟沟道孔的狭缝。存储器件1200的结构及其制造方法与上文描述的相同，因此将省略其详细说明。
控制器1100可以联接到主机Host和存储器件1200。控制器1100被配置为响应于来自主机Host的请求来访问存储器件1200。例如，控制器1100可以控制存储器件1200的读取操作、写入操作、擦除操作和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储接口1150。
RAM 1110用作CPU 1120的操作存储器、存储器件1200和主机Host之间的缓存存储器、存储器件1200和主机Host之间的缓冲存储器等。作为参考，RAM 1110可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等替代。
CPU 1120可以控制控制器1100的整体操作。例如，CPU 1120可以操作诸如存储在RAM 1110中的闪存转换层(FTL)之类的固件。
主机接口1130可以与主机Host接口连接。例如，控制器1100可以通过各种接口协议中的至少一种与主机Host通信，所述接口协议诸如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子(IDE)协议、专用协议等。
ECC电路1140可以使用纠错码(ECC)来检测和校正从存储器件1200读取的数据中的错误。
存储接口1150可以与存储器件1200接口连接。例如，存储接口1150包括NAND接口或NOR接口。
作为参考，控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时存储要从主机接口1130传送到外部设备的数据或要从存储接口1150传送到存储器件1200的数据。控制器1100还可以包括存储用于与主机接口连接的代码数据的ROM。
由于根据一个实施方式的存储系统1000可以包括具有改进的集成度和特性的存储器件1200，所以也可以改进存储系统1000的集成度和特性。
图11是示出根据本公开的实施方式的存储系统的配置的框图。在下文中，将省略被认为冗余的重复说明。
参照图11，根据一个实施方式的存储系统1000'可以包括存储器件1200'和控制器1100。控制器1100包括RAM 1110、CPU 120、主机接口1130、ECC电路1140、存储接口1150等。
存储器件1200'可以是非易失性存储器。此外，存储器件1200'可以具有上文参照图1A至图9B描述的结构，可以通过上文参照图1A至图9B2描述的制造方法来制造。在一个实施方式中，存储器件1200'可以包括层叠体、穿过层叠体的沟道孔、穿过层叠体并设置在沟道孔之间的虚拟沟道孔、穿过层叠体和虚拟沟道孔的狭缝。存储器件1200'的结构及其制造方法与上文描述的相同；因此将省略其详细说明。
此外，存储器件1200'可以是包括多个存储芯片的多芯片封装。多个存储芯片被分成多个组。多个组被配置为通过第一通道CH1至第k通道CHk与控制器1100进行通信。每个组的存储芯片通过公共通道与控制器1100通信。作为参考，可以修改存储系统1000'以使得每个单个存储芯片联接到对应的单个通道。
如上所述，由于根据一个实施方式的存储系统1000'可以包括具有改进的集成度和特性的存储器件1200'，所以也可以改进存储系统1000'的集成度和特性。具体地，根据本实施方式的存储器件1200'由多芯片封装形成，从而可以提高数据存储容量及其操作速度。
图12是示出根据本公开的实施方式的计算系统的配置的框图。在下文中，将省略被认为冗余的重复说明。
参照图12，根据本公开的实施方式的计算系统2000包括存储器件2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器件2100存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。此外，存储器件2100通过系统总线2600等电联接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器件2100可以经由控制器(未示出)联接到系统总线2600，或者另选地，直接联接到系统总线2600。在存储器件2100直接联接到系统总线2600的情况下，控制器的功能可以由CPU 2200、RAM 2300等执行。
存储器件2100可以是非易失性存储器。此外，存储器件2100可以具有上文参照图1A至图9B所示的结构，并且可以通过上文参照图1A至图9B描述的制造方法来制造。在一个实施方式中，存储器件2100可以包括层叠体、穿过层叠体的沟道孔、穿过层叠体并设置在沟道孔之间的虚拟沟道孔、穿过层叠体和虚拟沟道孔的狭缝。存储器件2100的结构及其制造方法可以与上文描述的相同；因此将省略其详细说明。
存储器件2100可以是以与上文参照图11描述的相同方式配置有多个存储芯片的多芯片封装。
具有上述配置的计算系统2000可以被提供为以下电子设备的各种元件之一，所述电子设备诸如是计算机、超级移动PC(UMPC)、工作站、网络本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数字相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的设备、用于形成家庭网络的各种设备之一、用于形成计算机网络的各种电子设备之一、用于形成远程信息处理网络的各种电子设备之一、RFID设备等。
如上所述，由于根据一个实施方式的计算系统2000可以包括具有改进的集成度和特性的存储器件2100，所以也可以改进计算系统2000的特性。
图13是示出根据本公开的实施方式的计算系统的框图。
参照图13，根据本公开的实施方式的计算系统3000可以包括具有操作系统3200、应用3100、文件系统3300、转换层3400等的软件层。此外，计算系统3000包括诸如存储器件3500之类的硬件层。
操作系统3200可以管理计算系统3000的软件资源和硬件资源等，并且控制CPU执行程序。应用3100可以是要在计算系统3000中执行的各种应用程序，并且可以是由操作系统3200实现的效用。
文件系统3300可以是指用于控制存在于计算系统3000中的数据、文件等的逻辑结构，并且可以根据给定规则来组织要存储在存储器件3500等中的文件或数据。可以根据计算系统3000中使用的操作系统3200来确定文件系统3300。例如，如果操作系统3200是Microsoft的Windows系统，则文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。如果操作系统3200是Unix/Linux系统，则文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日记文件系统(JFS)等。
虽然操作系统3200、应用3100和文件系统3300由附图中的单独的块表示，但是应用3100和文件系统3300可以被包括在操作系统3200中。
转换层3400可以响应于来自文件系统3300的请求，将地址转换为用于存储器件3500的适当形式。例如，转换层3400将由文件系统3300产生的逻辑地址转换为存储器件3500的物理地址。逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链路层(ULL)等。
存储器件3500可以是非易失性存储器。此外，存储器件3500可以具有上文参照图1A至图9B所示的结构，可以通过上文参照图1A至图9B描述的制造方法来制造。在一个实施方式中，存储器件3500可以包括层叠体、穿过层叠体的沟道孔、穿过层叠体且设置在沟道孔之间的虚拟沟道孔、穿过层叠体和虚拟沟道孔的狭缝。存储器件3500的结构及其制造方法可以与上文描述的相同；因此将省略其详细说明。
具有上述配置的计算系统3000可以被划分为在较高层次区域中实现的操作系统层，和在较低层次区域中实现的控制器层。应用3100、操作系统3200和文件系统3300可以被包括在操作系统层中，并且可以由计算系统3000的操作存储器驱动。转换层3400可以被包括在操作系统层或控制器层中。
如上所述，由于根据一个实施方式的计算系统3000可以包括具有改进的集成度和特性的存储器件3500，所以也可以改进计算系统3000的特性。
本公开可以提供具有稳定结构和改进的可靠性的半导体器件。在制造半导体器件时，可以简化制造过程，并且可以简化其工序，并且可以降低制造成本。
已经在本文中公开了实施方式的示例，并且尽管采用了特定术语，但它们仅在通用和描述性的意义上使用和解释，而不是出于限制的目的。在一些情况下，除非另有具体说明，否则对在提交本申请时的本领域普通技术人员所显而易见的是，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它实施方式描述的特征、特性和/或元件组合地使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年3月21日提交的韩国专利申请号10-2017-0035483的优先权，其全部公开内容通过引用并入本文。

Claims (30)

1.一种半导体器件，该半导体器件包括：
层叠体；
沟道孔，所述沟道孔穿过所述层叠体；
虚拟沟道孔，所述虚拟沟道孔穿过所述层叠体并设置在所述沟道孔之间；
狭缝，所述狭缝穿过所述层叠体并与所述虚拟沟道孔交叠以将所述虚拟沟道孔与所述狭缝一体联接；
沟道层，所述沟道层形成在所述沟道孔中；以及
虚拟沟道层，所述虚拟沟道层包括形成在所述虚拟沟道孔中的第一半导体图案以及形成在所述狭缝中并将所述第一半导体图案彼此联接的第二半导体图案。
2.根据权利要求1所述的半导体器件，
其中，所述沟道孔包括围绕相应沟道层的存储层，并且
其中，所述虚拟沟道孔和所述狭缝包括围绕相应虚拟沟道层的虚拟存储层。
3.根据权利要求1所述的半导体器件，其中，所述层叠体包括层叠的字线和设置在所述字线上方的选择线，并且所述狭缝具有使所述选择线通过所述狭缝而彼此分离的深度。
4.根据权利要求1所述的半导体器件，
其中，所述虚拟沟道孔具有第一宽度，并且所述狭缝具有第二宽度，并且
其中，所述第二宽度小于所述第一宽度。
5.根据权利要求1所述的半导体器件，该半导体器件还包括：
间隙填充绝缘层，所述间隙填充绝缘层形成在相应沟道层中；以及
虚拟间隙填充绝缘层，所述虚拟间隙填充绝缘层形成在所述虚拟沟道层的相应第一半导体图案中。
6.根据权利要求1所述的半导体器件，该半导体器件还包括：
间隙填充绝缘层，所述间隙填充绝缘层形成在相应沟道层中；
第一虚拟间隙填充绝缘图案，所述第一虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第一半导体图案中；以及
第二虚拟间隙填充绝缘图案，所述第二虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第二半导体图案中，并且将所述第一虚拟间隙填充绝缘图案彼此联接。
7.根据权利要求1所述的半导体器件，其中，所述第一半导体图案和所述第二半导体图案包括半导体材料。
8.一种半导体器件，该半导体器件包括：
层叠体；
沟道层，所述沟道层穿过所述层叠体到第一深度；以及
虚拟沟道层，所述虚拟沟道层包括穿过所述层叠体到第一深度的第一半导体图案和穿过所述层叠体到小于所述第一深度的第二深度并且将所述第一半导体图案彼此联接的第二半导体图案。
9.根据权利要求8所述的半导体器件，该半导体器件还包括：
存储层，所述存储层围绕所述沟道层；
虚拟存储层，所述虚拟存储层围绕所述虚拟沟道层；
间隙填充绝缘层，所述间隙填充绝缘层形成在所述沟道层中；以及
虚拟间隙填充绝缘层，所述虚拟间隙填充绝缘层形成在所述虚拟沟道层的相应第一半导体图案中。
10.根据权利要求8所述的半导体器件，该半导体器件还包括：
存储层，所述存储层围绕所述沟道层；
虚拟存储层，所述虚拟存储层围绕所述虚拟沟道层；
间隙填充绝缘层，所述间隙填充绝缘层形成在所述沟道层中；
第一虚拟间隙填充绝缘图案，所述第一虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第一半导体图案中；以及
第二虚拟间隙填充绝缘图案，所述第二虚拟间隙填充绝缘图案形成在所述虚拟沟道层的相应第二半导体图案中并将所述第一虚拟间隙填充绝缘图案彼此联接。
11.根据权利要求8所述的半导体器件，该半导体器件还包括：
存储层，所述存储层围绕所述沟道层；
虚拟存储层，所述虚拟存储层围绕所述虚拟沟道层。
12.根据权利要求8所述的半导体器件，其中，所述层叠体包括层叠的字线和设置在所述字线上方的选择线，并且所述第二半导体图案中的每个第二半导体图案具有使所述第二半导体图案穿过所述选择线的深度。
13.根据权利要求8所述的半导体器件，其中，所述第一半导体图案中的每个第一半导体图案具有第一宽度，并且所述第二半导体图案中的每个第二半导体图案具有第二宽度，并且
其中，所述第二宽度小于所述第一宽度。
14.一种半导体器件，该半导体器件包括：
层叠体；
沟道层，所述沟道层穿过所述层叠体；以及
狭缝绝缘层，所述狭缝绝缘层设置在所述沟道层之间，并且包括穿过所述层叠体并沿第一方向延伸的半导体图案以及围绕所述半导体图案的绝缘图案。
15.根据权利要求14所述的半导体器件，其中，所述狭缝绝缘层穿过所述层叠体的一部分。
16.根据权利要求14所述的半导体器件，其中，所述狭缝绝缘层中的所述半导体图案处于浮置状态。
17.一种制造半导体器件的方法，该方法包括以下步骤：
形成层叠体；
在所述层叠体中形成沟道孔和虚拟沟道孔；
在所述沟道孔和所述虚拟沟道孔中形成牺牲层；
形成穿过所述层叠体和所述虚拟沟道孔到预定深度的狭缝；
去除所述牺牲层；以及
在所述沟道孔中形成沟道层并且在所述虚拟沟道孔和所述狭缝中形成虚拟沟道层。
18.根据权利要求17所述的方法，其中，所述沟道层和所述虚拟沟道层被同时形成。
19.根据权利要求17所述的方法，其中，所述虚拟沟道层包括第一半导体图案和第二半导体图案，所述第一半导体图案形成在所述虚拟沟道孔中，并且所述第二半导体图案形成在所述狭缝中并且将所述第一半导体图案彼此联接。
20.根据权利要求19所述的方法，其中，所述第一半导体图案和所述第二半导体图案包括半导体材料。
21.根据权利要求17所述的方法，该方法还包括以下步骤：在形成所述沟道层和所述虚拟沟道层之前，
在所述沟道孔中形成存储层并且在所述虚拟沟道孔和所述狭缝中形成虚拟存储层。
22.根据权利要求17所述的方法，该方法还包括以下步骤：
在所述沟道层中形成间隙填充绝缘层并且在所述虚拟沟道层中形成虚拟间隙填充绝缘层。
23.根据权利要求17所述的方法，其中，所述沟道孔和所述虚拟沟道孔具有第一深度，并且所述狭缝具有小于所述第一深度的第二深度。
24.根据权利要求17所述的方法，
其中，所述虚拟沟道孔具有第一宽度，并且所述狭缝具有第二宽度，并且
其中，所述第二宽度小于所述第一宽度。
25.一种制造半导体器件的方法，该方法包括以下步骤：
形成层叠体；
形成穿过所述层叠体到第一深度的沟道层；以及
形成包括第一半导体图案和第二半导体图案的虚拟沟道层，所述第一半导体图案在所述层叠体中被形成到第一深度，所述第二半导体图案在所述层叠体中被形成到小于所述第一深度的第二深度并且将所述第一半导体图案彼此联接。
26.根据权利要求25所述的方法，其中，所述沟道层和所述虚拟沟道层被同时形成。
27.一种半导体器件，该半导体器件包括：
层叠体；
沟道结构，所述沟道结构穿过所述层叠体；以及
狭缝绝缘层，所述狭缝绝缘层穿过所述层叠体并且包括交替布置的第一区域和第二区域，并且所述第二区域联接对应的相邻的第一区域。
28.根据权利要求27所述的半导体器件，其中，所述第一区域穿过所述层叠体到第一深度，并且所述第二区域穿过所述层叠体到比所述第一深度小的第二深度。
29.根据权利要求28所述的半导体器件，其中，所述沟道结构穿过所述层叠体到所述第一深度。
30.根据权利要求27所述的半导体器件，
其中，所述沟道结构包括沟道层，并且
其中，所述狭缝绝缘层包括虚拟沟道层。
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