CN115696926A - 半导体装置和制造该半导体装置的方法 - Google Patents

半导体装置和制造该半导体装置的方法 Download PDF

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Abstract

本文可提供一种半导体装置和制造该半导体装置的方法。该半导体装置可包括：虚设层叠体，其包括交替地层叠在接触区域中的多个第一材料层和多个第二材料层；至少一个接触插塞，其形成为垂直地穿过虚设层叠体的部分或全部；以及电容器，其包括第一电极体和第二电极体，该第一电极体和该第二电极体形成为围绕至少一个接触插塞并且垂直地穿过虚设层叠体的部分或全部。

Description

半导体装置和制造该半导体装置的方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置和制造该半导体装置的方法。
背景技术
非易失性存储器装置是即使当供电中断时也保留所存储的数据的存储器装置。最近，随着存储器单元以单层形成在基板上的二维(2D)非易失性存储器装置达到其物理标度极限，已提出了包括垂直地层叠在基板上的存储器单元的三维(3D)非易失性存储器装置。
这种3D非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅电极以及穿过层间绝缘层和栅电极的沟道层，并且存储器单元沿着沟道层层叠。为了改进具有3D结构的这种非易失性存储器装置的操作可靠性，已开发了各种结构和制造方法。
发明内容
在本公开的实施方式中，一种半导体装置可包括：虚设层叠体，其包括在接触区域中交替地层叠的多个第一材料层和多个第二材料层；至少一个接触插塞，其形成为垂直地穿过虚设层叠体的部分或全部；以及电容器，其包括第一电极体和第二电极体，第一电极体和第二电极体形成为围绕至少一个接触插塞并且垂直地穿过虚设层叠体的部分或全部。
在本公开的实施方式中，一种制造半导体装置的方法可包括以下步骤：通过在半导体基板的接触区域中交替地层叠第一材料层和第二材料层来形成层叠体；形成穿过层叠体的部分或全部的至少一个接触孔和多个电容器电极孔；以及通过利用导电材料填充接触孔来形成接触插塞，并且通过利用导电材料填充所述多个电容器电极孔来形成包括第一电极体和第二电极体的电容器。
附图说明
图1A和图1B是示意性地示出根据本公开的实施方式的半导体装置的立体图。
图2是示意性地示出外围电路结构的截面图。
图3A和图3B是分别示出根据本公开的实施方式的半导体装置的平面图和截面图。
图4、图5A、图5B、图6A、图6B、图7、图8A、图8B、图9、图10A和图10B是示出根据本公开的实施方式的半导体装置的制造方法的截面图和平面图。
图11是示出根据本公开的实施方式的半导体装置的平面图。
图12是示出根据本公开的实施方式的半导体装置的平面图。
图13是示出根据本公开的实施方式的半导体装置中所包括的存储块的图。
图14是示出根据本公开的实施方式的存储器系统的配置的框图。
图15是示出根据本公开的实施方式的存储器系统的配置的框图。
图16是示出根据本公开的实施方式的计算系统的配置的框图。
图17是示出根据本公开的实施方式的计算系统的框图。
具体实施方式
提供本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述以例如描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可按各种形式实践，不应被解释为限于本说明书或申请中描述的实施方式。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可直接在另一元件或层上、直接连接或联接到另一元件或层，或者可存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在中间元件或层。
现在将在下文中参照附图描述本公开的各种实施方式。
本公开的各种实施方式可涉及一种在接触区域中设置电容器的半导体装置和制造该半导体装置的方法。
图1A和图1B是示意性地示出根据本公开的实施方式的半导体装置的立体图。
参照图1A和图1B，根据本公开的实施方式的各个半导体装置可包括布置在基板SUB上的外围电路结构PC和单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者使用选择性外延生长方法形成的外延薄膜基板。
单元阵列CAR可包括多个存储块。各个存储块可包括多个单元串。各个单元串电连接到位线、源极线、字线和选择线。各个单元串可包括彼此串联连接的存储器单元和选择晶体管。各条选择线可用作与之对应的选择晶体管的栅电极，各条字线可用作与之对应的存储器单元的栅电极。
外围电路结构PC可包括电连接到单元阵列CAR的NMOS晶体管和PMOS晶体管、电阻器和电容器。NMOS晶体管和PMOS晶体管、电阻器和电容器可用作构成行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，外围电路结构PC可设置在基板SUB的不与单元阵列CAR交叠的部分区域中。
另选地，如图1B所示，外围电路结构PC可设置在单元阵列CAR和基板SUB之间。在这种情况下，由于外围电路结构PC与单元阵列CAR交叠，所以单元阵列CAR和外围电路结构PC所占据的基板SUB的面积可减小。
图2是示意性地示出外围电路结构的截面图。
图2所示的外围电路结构PC可被包括在图1A所示的外围电路结构中，或者可被包括在图1B所示的外围电路结构中。
参照图2，外围电路结构PC可包括外围栅电极PEG、外围栅极绝缘层PGI、结Jn、外围电路线PCL和外围接触插塞PCP。外围电路结构PC可被形成在基板SUB上的外围电路绝缘层PIL覆盖。
外围栅电极PEG可用作外围电路结构PC的NMOS晶体管和PMOS晶体管的栅电极。外围栅极绝缘层PGI可设置在各个外围栅电极PEG和基板SUB之间。
作为通过向基板SUB的有源区域中注入n型或p型杂质而限定的区域，结Jn可设置在各个外围栅电极PEG的两侧，并且可用作源结或漏结。基板SUB的有源区域可由形成在基板SUB中的隔离层ISO限定。隔离层ISO由绝缘材料制成。
外围电路线PCL可通过外围接触插塞PCP电连接到构成外围电路结构PC的电路的晶体管、电阻器和电容器。
外围电路绝缘层PIL可包括以多层结构层叠的绝缘层。
图3A和图3B是分别示出根据本公开的实施方式的半导体装置的平面图和截面图。
参照图3A，半导体装置的单元阵列(例如，图1A和图1B的CAR)可包括单元区域Cell和接触区域CT。在单元区域Cell中，多个沟道插塞CP1和CP2可规则地布置。此外，设置在多个沟道插塞CP1和CP2之间的具有线性形状的第一垂直结构VS1可布置在单元区域Cell的中央部分中，第二垂直结构VS2可布置在单元区域Cell的两端。多个沟道插塞CP1和CP2可设置在第二垂直结构VS2之间。多个沟道插塞CP1和CP2中的每一个可包括沟道层112和包围沟道层112的存储器层111。第一垂直结构VS1和第二垂直结构VS2可以是绝缘层，并且可由例如氧化物层形成。
在接触区域CT中，可布置一个或更多个接触插塞CTP。此外，在接触区域CT中，可布置用于电容器的一个或更多个第一电极体1st_EL和用于电容器的一个或更多个第二电极体2nd_EL。用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL可被布置为包围接触插塞CTP的周边。用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL可彼此相邻设置。用于电容器的第一电极体1st_EL可在按规则的间隔彼此间隔开的同时被设置成多排(line)。用于电容器的第二电极体2nd_EL可在按规则的间隔彼此间隔开的同时被设置成多排。用于电容器的第一电极体1st_EL所布置的排和用于电容器的第二电极体2nd_EL所布置的排可彼此相邻，并且可彼此平行。用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL可被设置为按规则的间隔彼此间隔开。
参照图3B，截面A-A’是单元区域Cell的截面，截面B-B’可以是接触区域CT的截面。
在半导体装置的单元区域Cell中，可包括：源极线层101；层叠体，其包括交替地层叠在源极线层101上的多个栅极导电层123和多个层间绝缘层106；沟道插塞CP1和CP2，其垂直地穿过包括交替地层叠的多个栅极导电层123和多个层间绝缘层106的层叠体，以接触源极线层101；第二垂直结构VS2，其垂直地设置在层叠体的两端以接触源极线层101；以及第一垂直结构VS1，其被设置为穿过层叠体的设置在沟道插塞CP1和CP2之间的部分。
源极线层101可以是掺杂半导体层，并且可以是例如掺杂有n型杂质的半导体层。在实施方式中，可通过向图1A所示的基板SUB的表面中注入杂质或者通过在基板SUB上沉积至少一个掺杂硅层来形成源极线层101。在实施方式中，可通过在图1B所示的外围电路结构PC上形成绝缘层并且此后在绝缘层上沉积至少一个掺杂硅层来形成源极线层101。
如例如图3B所示，层叠体可具有多个栅极导电层123和多个层间绝缘层106交替地层叠并且层间绝缘层106设置在层叠体的最下部和最上部的结构。栅极导电层123当中的设置在最下部的至少一个栅极导电层可以是源极选择线SSL，栅极导电层123当中的设置在最上部的至少一个栅极导电层可以是漏极选择线DSL，剩余的栅极导电层可以是字线WL。
沟道插塞CP1和CP2中的每一个可被垂直地布置为穿过包括交替地层叠的多个栅极导电层123和多个层间绝缘层106的层叠体，并且可包括沟道层112和包围沟道层112的存储器层111。
第一垂直结构VS1可设置在包括交替地层叠的多个栅极导电层123和多个层间绝缘层106的层叠体的设置在沟道插塞CP1和CP2之间的最上部，并且可被设置为穿过用作漏极选择线DSL的至少一个栅极导电层123。即，第一垂直结构VS1可将联接到第一沟道插塞CP1的用于漏极选择线DSL的栅极导电层123与联接到第二沟道插塞CP2的用于漏极选择线DSL的栅极导电层123电隔离。
半导体装置的接触区域CT可包括：接触焊盘层103；用于电容器的第一线104；用于电容器的第二线105；隔离层102，其设置在接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105之间；虚设层叠体110，其层叠在接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105上；接触插塞CTP，其垂直地穿过虚设层叠体110以接触接触焊盘层103；用于电容器的第一电极体1st_EL，其垂直地穿过虚设层叠体110以接触用于电容器的第一线104；以及用于电容器的第二电极体2nd_EL，其垂直地穿过虚设层叠体110以接触用于电容器的第二线105。
源极线层101、接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105可形成在同一层，并且接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105可在形成源极线层101的工艺期间一起形成。源极线层101、接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105可由相同的材料形成。隔离层102可设置在源极线层101、接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105之间，因此将源极线层101、接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105彼此电隔离。用于电容器的多条第一线104可彼此电连接，用于电容器的多条第二线105可彼此电连接。隔离层102可由绝缘层(例如，氧化物层)形成。接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105可电连接到图1A和图1B所示的外围电路结构PC。
虚设层叠体110可以是多个层间绝缘层106和多个牺牲层107交替地层叠的结构，其中，各个牺牲层107可由具有介电常数的绝缘层形成。
各个接触插塞CTP可被配置为包括用于接触插塞的导电层114和包围用于接触插塞的导电层114的屏障层113。用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL中的每一个可包括用于电容器的导电层116和包围用于电容器的导电层116的屏障层115。用于接触插塞的导电层114和用于电容器的导电层116可由相同的材料制成，并且屏障层113和屏障层115可由相同的材料制成。
如上所述，用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL可被设置为围绕接触插塞CTP，并且用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL中的每一个可形成为穿过虚设层叠体110的垂直柱的形状。例如，用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL中的每一个可形成为包括圆柱或方柱的多边形柱的形状。可在半导体装置的操作期间将不同的电压分别施加到用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL，然后第一电极体和第二电极体可用作对应的电容器。
图4至图10B是示出根据本公开的实施方式的制造半导体装置的方法的截面图和平面图。
参照图4，在半导体装置的单元区域Cell和接触区域CT中形成源极线层101。源极线层101可以是掺杂半导体层，并且可以是例如掺杂有n型杂质的半导体层。在实施方式中，可通过向图1A所示的基板SUB的表面中注入杂质或者通过在基板SUB上沉积至少一个掺杂硅层来形成源极线层101。在实施方式中，可通过在图1B所示的外围电路结构PC上形成绝缘层并且此后在绝缘层上沉积至少一个掺杂硅层来形成源极线层101。
此后，源极线层的形成在接触区域CT中的部分区域被蚀刻，并且通过利用绝缘层填充蚀刻的部分区域来形成隔离层102。接触区域CT中的源极线层可被隔离层102限定为接触焊盘层103、用于电容器的第一线104和用于电容器的第二线105。各个隔离层102可由绝缘层(例如，氧化物层)形成。
此后，形成层叠体，其中第一材料层106和第二材料层107在单元区域Cell和接触区域CT中交替地层叠。第二材料层107被配置为形成诸如字线、选择线和焊盘的导电层，并且第一材料层106被配置为将层叠的导电层彼此绝缘。形成在接触区域CT中的第一材料层106和第二材料层107可用作电容器的介电层。
第一材料层106可由蚀刻选择性高于第二材料层107的蚀刻选择性的材料形成。例如，各个第一材料层106可包括诸如氧化物的绝缘材料，各个第二材料层107可包括诸如氮化物的牺牲材料。
参照图5A和图5B，在单元区域Cell和接触区域CT中，在包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体上形成第一掩模图案109。第一掩模图案109被形成为使得单元区域Cell中要形成沟道插塞的部分具有第一开口OP1。
参照图6A和图6B，通过使用第一掩模图案109作为屏障蚀刻包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体来形成穿过该层叠体的第一孔H1。这里，通过第一掩模图案109来防止或减轻接触区域CT被蚀刻，进而在接触区域CT中不形成孔。
此后，去除第一掩模图案109。
然后，在孔H1内形成沟道插塞CP1和CP2，沟道插塞CP1和CP2各自包括沟道层112和包围沟道层112的存储器层111。例如，在第一孔H1的侧壁上形成存储器层111。各个存储器层111可包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个，并且数据存储层可包括诸如硅的浮栅材料、诸如氮化物的电荷捕获材料、相变材料、纳米点等。此后，通过利用沟道层112完全填充或基本上填充第一孔H1直至第一孔H1的中央区域来形成沟道插塞CP1和CP2。在其它实施方式中，沟道层112可形成为第一孔H1的中央区域敞开的结构，可在敞开的中央区域中形成间隙填充层。
此后，可在单元区域Cell中的沟道插塞CP1和CP2以及包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体的顶部和接触区域CT中的层叠体的顶部上形成第二掩模图案118。第二掩模图案118被形成为使得接触区域CT中的要形成接触插塞的部分和要形成用于电容器的第一电极体和第二电极体的部分分别具有第二开口OP21至OP23。例如，与接触插塞对应的第二开口OP21可形成为孔类型，与用于电容器的第一电极体和第二电极体对应的第二开口OP22和OP23也可形成为孔类型。
与用于电容器的第一电极体对应的第二开口OP22可被布置成多个第一排，与用于电容器的第二电极体对应的第二开口OP23可被布置成多个第二排。多个第一排和多个第二排可交替地布置。
在本公开的实施方式中，尽管作为示例描述了第二开口OP21至OP23形成为矩形孔类型的情况，但本公开不限于此，而是可形成为诸如圆形、椭圆形和菱形图案等的各种图案。
参照图7，通过使用第二掩模图案118作为屏障蚀刻接触区域CT中的包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体来形成穿过该层叠体的接触孔CTH和电容器电极孔CPH。这里，通过第二掩模图案118防止单元区域Cell被蚀刻。
此后，可去除第二掩模图案118。
接下来，在接触孔CTH的侧壁上形成屏障层113，并且通过利用用于接触插塞的导电层114填充接触孔CTH来形成要联接到接触焊盘层103的接触插塞CTP。这里，还在电容器电极孔CPH中形成屏障层115和用于电容器的导电层116，由此可形成用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL。形成在接触孔CTH的侧壁上的屏障层113和形成在电容器电极孔CPH的侧壁上的屏障层115可由在同一工艺中形成的相同材料制成，并且形成在接触孔CTH内的用于接触插塞的导电层114和形成在电容器电极孔CPH内的用于电容器的导电层116可由在同一工艺中形成的相同材料制成。
参照图8A和图8B，在单元区域Cell中的沟道插塞CP1和CP2以及包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体的顶部以及接触区域CT中的接触插塞CTP、用于电容器的第一电极体1st_EL、用于电容器的第二电极体2nd_EL和层叠体的顶部上形成第三掩模图案117。第三掩模图案117可以是用于形成第一垂直结构的掩模图案。第三掩模图案117可形成为具有第三开口OP3，单元区域Cell中的要形成沟道插塞CP1和CP2之间的区域的部分通过第三开口OP3敞开。与要形成第一垂直结构的区域对应的第三开口OP3可按线性形状形成，如图8B所示。
参照图9，可通过使用第三掩模图案117作为蚀刻掩模图案蚀刻包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体的上部的形成在单元区域Cell的沟道插塞CP1和CP2之间的一部分来形成第一狭缝，并且通过利用绝缘层填充第一狭缝来形成第一垂直结构VS1。第一垂直结构VS1可形成为穿过设置在包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体的最上部中的要形成漏极选择线的一个或更多个第二材料层107。
参照图10A和图10B，在单元区域Cell和接触区域CT中的第三掩模图案117的顶部上形成第四掩模图案121。第四掩模图案121形成为具有第四开口OP4，单元区域Cell中的设置有沟道插塞CP1和CP2的区域的两端通过第四开口OP4敞开。即，第四掩模图案121形成为在设置有沟道插塞CP1和CP2的区域的两端具有第四开口OP4，要形成第二垂直结构的区域通过第四开口OP4敞开。如图10B所示，要形成第二垂直结构的区域的第四开口OP4可按线性形状形成，其中，第四开口OP4可彼此平行或彼此垂直地布置。此外，根据实施方式，第四开口OP4可形成为各种形状。
此后，可通过使用第四掩模图案121作为屏障蚀刻形成在单元区域Cell中的设置有沟道插塞CP1和CP2的区域的两端的包括交替地层叠的多个第一材料层106和多个第二材料层107的层叠体以及第三掩模图案117来形成第二狭缝SI2。第二狭缝SI2通过蚀刻层叠体而使得第一材料层106和第二材料层(即，图9的107)的侧壁暴露。
此后，去除单元区域中的侧壁通过第二狭缝SI2暴露的第二材料层107。这里，期望的是，接触区域CT中的第二材料层107不应被去除。
接下来，在单元区域Cell中，在第二材料层被去除的空间中形成栅极导电层123。在栅极导电层123当中，设置在最下部中的至少一个栅极导电层123可以是下选择线(即，源极选择线)，设置在最上部中并且通过第一垂直结构VS1分离的至少一个栅极导电层123可以是上选择线(即，漏极选择线)，剩余的栅极导电层123可以是字线。
在上述工艺步骤，已描述了第四掩模图案121形成在第三掩模图案117上的实施方式，但是，在其它实施方式中，第三掩模图案117被去除，之后可在整个结构的顶部上形成第四掩模图案121。
根据上述实施方式，在接触区域中形成接触插塞的工艺期间，可围绕接触插塞形成用于电容器的多个第一电极体和多个第二电极体。
图11是示出根据本公开的实施方式的半导体装置的平面图。
参照图11，半导体装置的接触区域CT可包括：接触焊盘层103；隔离层102，其设置在接触焊盘层103之间并且设置在用于电容器的第一电极体1st_EL和第二电极体2nd_EL下方；虚设层叠体，其包括交替地层叠的多个第一材料层106和多个第二材料层107，并且其设置在接触焊盘层103和隔离层102上；接触插塞CTP，其垂直地穿过虚设层叠体以接触接触焊盘层103；用于电容器的第一电极体1st_EL和第二电极体2nd_EL，其垂直地穿过虚设层叠体以接触隔离层102；第三掩模图案117和第四掩模图案121，其形成在虚设层叠体的顶部上；用于电容器的第一线L1，其穿过第三掩模图案117和第四掩模图案121并且联接到用于电容器的第一电极体1st_EL；以及用于电容器的第二线L2，其穿过第三掩模图案117和第四掩模图案121并且联接到用于电容器的第二电极体2nd_EL。
如上所述，在半导体装置中，可设置用于电容器的第一线L1和用于电容器的第二线L2，其分别直接联接到用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL的顶部。
图12是示出根据本公开的实施方式的半导体装置的平面图。
参照图12，可在接触区域CT中布置一个或更多个接触插塞CTP。此外，在接触区域CT中，可布置用于电容器的一个或更多个第一电极体1st_EL和用于电容器的一个或更多个第二电极体2nd_EL。用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL可被布置为包围接触插塞CTP的周边。用于电容器的第一电极体1st_EL和用于电容器的第二电极体2nd_EL可交替地布置在同一排上。用于电容器的一个第一电极体1st_EL可被用于电容器的多个第二电极体2nd_EL包围。用于电容器的一个第二电极体2nd_EL可被用于电容器的多个第一电极体1st_EL包围。
图13是示出根据本公开的实施方式的半导体装置中所包括的存储块的图。
半导体装置可包括多个存储块BK1至BLKz。多个存储块BLK1至BLKz可布置在位线BL1至BLm延伸的第二方向Y上，并且可彼此间隔开。例如，第一存储块BLK1至第z存储块BLKz可布置在第二方向Y上，并且可彼此间隔开，其中，第一存储块BLK1至第z存储块BLKz中的每一个可包括在第三方向Z上层叠的多个存储器单元。这里，第一存储块BLK1至第z存储块BLKz可使用狭缝彼此间隔开。
图14是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图14，根据本公开的实施方式的存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200用于存储具有诸如文本数据、图形数据和软件代码的各种数据形式的数据信息。存储器装置1200可以是上面参照图1A、图1B、图2、图3A和图3B或者图11或图12描述的半导体装置，并且可基于上面参照图4至图10B描述的制造方法来制造。由于存储器装置1200的结构和制造存储器装置1200的方法与上述那些相同，所以将省略其详细描述。
控制器1100可联接到主机和存储器装置1200，并且可响应于从主机接收的请求而访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读、写、擦除和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错块(ECC)电路1140、存储器接口1150等。
这里，RAM 1110可用作CPU 1120的工作存储器、存储器装置1200与主机之间的高速缓存存储器、存储器装置1200与主机之间的缓冲存储器等。作为参考，RAM1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120可控制控制器1100的总体操作。例如，CPU 1120可运行存储在RAM1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可与主机接口。例如，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议的各种接口协议中的至少一种来与主机通信。
ECC电路1140使用纠错码(ECC)来检测并纠正从存储器装置1200读取的数据中的错误。
存储器接口1150可与存储器装置1200接口。例如，存储器接口1150包括NAND接口或NOR接口。
作为参考，控制器1100还可包括暂时存储数据的缓冲存储器(未示出)。这里，缓冲存储器可用于暂时存储要通过主机接口1130传送至外部装置的数据或通过存储器接口1150从存储器装置1200传送的数据。控制器1100还可包括存储与主机接口所需的代码数据的ROM。
如上所述，由于根据本公开的实施方式的存储器系统1000包括具有改进的集成度和改进的特性的存储器装置1200，所以存储器系统1000的集成度和特性也可改进。
图15是示出根据本公开的实施方式的存储器系统的配置的框图。以下，将省略与以上描述相同的重复描述。
参照图15，根据本公开的实施方式的存储器系统1000’包括存储器装置1200’和控制器1100。另外，控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器，并且可以是上面参照图1A、图1B、图2、图3A和图3B或者图11或图12描述的半导体装置。存储器装置1200’可基于上面参照图4至图10B描述的制造方法来制造。由于存储器装置1200’的结构和制造存储器装置1200’的方法与上述那些相同，所以将省略其详细描述。
此外，存储器装置1200’可以是由多个存储器芯片组成的多芯片封装。多个存储器芯片可被分成多个组。这多个组可通过第一通道CH1至第k通道CHk与控制器1100通信。此外，属于一个组的存储器芯片可通过公共通道与控制器1100通信。作为参考，存储器系统1000’可被修改为使得一个存储器芯片联接到一个通道。
如上所述，由于根据本公开的实施方式的存储器系统1000’包括具有改进的集成度和改进的特性的存储器装置1200’，所以存储器系统1000’的集成度和特性也可改进。具体地，存储器装置1200’被配置成多芯片封装，由此存储器系统1000’的数据存储容量可增加，并且其操作速度可增强。
图16是示出根据本公开的实施方式的计算系统的配置的框图。以下，将省略与以上描述相同的重复描述。
参照图16，根据本公开的实施方式的计算系统2000包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。此外，存储器装置2100通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可通过控制器(未示出)或直接地联接到系统总线2600。在存储器装置2100直接联接到系统总线2600的情况下，控制器的功能可由CPU 2200、RAM2300等执行。
这里，存储器装置2100可以是非易失性存储器，并且可以是上面参照图1A、图1B、图2、图3A和图3B或者图11或图12描述的半导体装置。存储器装置2100可基于上面参照图4至图10B描述的制造方法来制造。由于存储器装置2100的结构和制造存储器装置2100的方法与上述那些相同，所以将省略其详细描述。
此外，如上面参照图15描述的，存储器装置2100可以是由多个存储器芯片组成的多芯片封装。
具有上述配置的计算系统2000可被设置为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书(e-book)、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字相机、三维(3D)电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、形成家庭网络的各种装置之一、形成计算机网络的各种电子装置之一、形成信息通信网络的各种电子装置之一、RFID装置等的电子装置的各种元件中的一个。
如上所述，由于根据本公开的实施方式的计算系统2000包括具有改进的集成度和改进的特性的存储器装置2100，所以计算系统2000的集成度和特性也可改进。
图17是示出根据本公开的实施方式的计算系统的框图。
参照图17，根据本公开的实施方式的计算系统3000包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300、转换层3400等。另外，计算系统3000包括诸如存储器装置3500的硬件层。
计算系统3000的被配置为管理软件资源、硬件资源等的操作系统3200可通过CPU控制程序的执行。应用3100可以是计算系统3000中要执行的各种应用中的任一种，并且可以是操作系统3200要执行的实用程序。
文件系统3300可指存在于计算系统3000中的用于控制数据、文件等的逻辑结构，并且可基于规则来组织文件或数据以存储在存储器装置3500中。文件系统3300可根据计算系统3000中所使用的操作系统3200来确定。例如，如果操作系统3200是基于MicrosoftWindows的操作系统，则文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。此外，如果操作系统3200是基于Unix/Linux的操作系统，则文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
尽管在图中按照单独的块示出操作系统3200、应用3100和文件系统3300，但是应用3100和文件系统3300可被包括在操作系统3200中。
响应于从文件系统3300接收的请求，转换层3400将地址转换为适合于存储器装置3500的形式。例如，转换层3400将由文件系统3300生成的逻辑地址转换成存储器装置3500的物理地址。这里，关于逻辑地址与物理地址之间的映射的信息可被存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链接层(ULL)等。
存储器装置3500可以是非易失性存储器，并且可以是上面参照图1A、图1B、图2、图3A和图3B或者图11或图12描述的半导体装置。存储器装置3500可基于上面参照图4至图10B描述的制造方法来制造。由于存储器装置3500的结构和制造存储器装置1200的方法与上述那些相同，所以将省略其详细描述。
具有上述配置的计算系统3000可被分成在上层区域中执行的操作系统层以及在下层区域中执行的控制器层。这里，应用3100、操作系统3200和文件系统3300可被包括在操作系统层中，并且可由计算系统3000的工作存储器执行。此外，转换层3400可被包括在操作系统层或控制器层中。
如上所述，由于根据本公开的实施方式的计算系统3000包括具有改进的集成度和改进的特性的存储器装置3500，所以计算系统3000的集成度和特性也可改进。
根据本公开，在实施方式中，在用于在接触区域中形成触点的工艺期间，电容器的电极可与触点一起形成，因此方便制造工艺并改进集成度。
相关申请的交叉引用
本申请要求2021年7月28日提交于韩国知识产权局的韩国专利申请号10-2021-0099352的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种半导体装置，该半导体装置包括：
虚设层叠体，该虚设层叠体包括交替地层叠在接触区域中的多个第一材料层和多个第二材料层；
至少一个接触插塞，所述至少一个接触插塞形成为垂直地穿过所述虚设层叠体的部分或全部；以及
电容器，该电容器包括第一电极体和第二电极体，该第一电极体和该第二电极体形成为围绕所述至少一个接触插塞并且垂直地穿过所述虚设层叠体的部分或全部。
2.根据权利要求1所述的半导体装置，其中，所述第一电极体和所述第二电极体各自具有垂直柱形状。
3.根据权利要求1所述的半导体装置，该半导体装置还包括：
一个或更多个第一电极体和一个或更多个第二电极体，
其中，所述第一电极体和所述第二电极体被布置为彼此邻近并且按规则的间隔彼此间隔开。
4.根据权利要求1所述的半导体装置，该半导体装置还包括：
第一排的电极体，所述第一排的电极体包括一个或更多个第一电极体。
5.根据权利要求4所述的半导体装置，该半导体装置还包括：
第二排的电极体，所述第二排的电极体包括一个或更多个第二电极体。
6.根据权利要求5所述的半导体装置，其中，所述第一排的电极体和所述第二排的电极体彼此相邻并且彼此平行。
7.根据权利要求1所述的半导体装置，该半导体装置还包括：
一排的电极体，所述一排的电极体包括一个或更多个第一电极体和一个或更多个第二电极体，其中，各个所述第一电极体和各个所述第二电极体交替地布置。
8.根据权利要求1所述的半导体装置，该半导体装置还包括：
第一线，该第一线设置在所述虚设层叠体下方并且直接联接到所述第一电极体；以及
第二线，该第二线设置在所述虚设层叠体下方并且直接联接到所述第二电极体。
9.根据权利要求1所述的半导体装置，该半导体装置还包括：
第一线，该第一线设置在所述虚设层叠体上并且直接联接到所述第一电极体；以及
第二线，该第二线设置在所述虚设层叠体上并且直接联接到所述第二电极体。
10.根据权利要求1所述的半导体装置，其中，所述第一电极体和所述第二电极体中的每一个具有圆柱形状和方柱形状中的至少一种。
11.一种制造半导体装置的方法，该方法包括以下步骤：
通过在基板的接触区域中交替地层叠第一材料层和第二材料层来形成层叠体；
形成穿过所述层叠体的部分或全部的至少一个接触孔和多个电容器电极孔；以及
通过利用导电材料填充所述接触孔来形成接触插塞，并且通过利用所述导电材料填充所述多个电容器电极孔来形成包括第一电极体和第二电极体的电容器。
12.根据权利要求11所述的方法，该方法还包括以下步骤：
在形成所述层叠体之前，在所述接触区域中形成接触焊盘层，第一排的电极体包括在所述接触区域中穿过所述层叠体并且联接到第一线的一个或更多个第一电极体，并且第二排的电极体包括在所述接触区域中穿过所述层叠体并且联接到第二线的一个或更多个第二电极体。
13.根据权利要求12所述的方法，该方法还包括以下步骤：
通过在所述接触焊盘层、所述第一线和所述第二线之间形成隔离层来将所述接触焊盘层、所述第一线和所述第二线彼此电隔离。
14.根据权利要求13所述的方法，其中，所述接触插塞联接到所述接触焊盘层。
15.根据权利要求11所述的方法，该方法还包括以下步骤：
形成第一排的电极体和第二排的电极体，所述第一排的电极体包括穿过所述层叠体并且联接到第一线的一个或更多个第一电极体，所述第二排的电极体包括穿过所述层叠体并且联接到第二线的一个或更多个第二电极体。
16.根据权利要求11所述的方法，其中，所述第一电极体和所述第二电极体中的每一个形成为圆柱和方柱中的至少一种的形状。
17.根据权利要求11所述的方法，其中，所述第一电极体和所述第二电极体被设置为包围所述接触插塞。
18.根据权利要求11所述的方法，该方法还包括以下步骤：
形成第一排的电极体，所述第一排的电极体包括按规则的间隔彼此间隔开的一个或更多个第一电极体，以及
形成第二排的电极体，所述第二排的电极体包括按规则的间隔彼此间隔开的一个或更多个第二电极体。
19.根据权利要求18所述的方法，其中，所述第一排和所述第二排彼此平行。
20.根据权利要求11所述的方法，该方法还包括以下步骤：
形成一排的电极体，所述一排的电极体包括一个或更多个第一电极体和一个或更多个第二电极体，其中，所述第一电极体和所述第二电极体在所述一排中交替地布置。
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