CN107134458A - 包括堆叠电极的半导体装置 - Google Patents

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Abstract

提供了半导体装置。一种半导体装置包括电极的第一堆叠件和第二堆叠件。此外，所述半导体装置还包括连接电极的第一堆叠件和第二堆叠件的第一连接线和第二连接线。在一些实施例中，第一连接线具有第一长度，第二连接线具有比第一连接线的第一长度长的第二长度。在一些实施例中，第一连接线使电极的第一堆叠件的内部部分连接到电极的第二堆叠件的内部部分。在一些实施例中，第二连接线使电极的第一堆叠件的外部部分连接到电极的第二堆叠件的外部部分。

Description

包括堆叠电极的半导体装置
本专利申请要求于2016年2月26日在韩国知识产权局提交的第10-2016-0023243号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及半导体装置。
背景技术
半导体装置的更高集成度可用于满足消费者对于优越性能和便宜价格的需求。在半导体存储装置的情况下，因为它们的集成度在确定产品价格方面会是重要的因素，所以提高的集成度会是特别有益的。在典型的二维或平面半导体存储装置的情况下，因为它们的集成度主要由单位存储单元所占据的面积来确定，所以集成度会大大地受精细图案形成技术的水平影响。然而，用于增大图案精细度的极其昂贵的工艺设备会对提高二维或平面半导体存储装置的集成度设置实际的限制。
为了克服这样的限制，已经提出了三维存储装置(即，包括三维布置的存储单元)。在三维存储装置的情况下，不仅对于三维地布置存储单元而且对于三维地布置向存储单元提供存取的信号线或互连线(例如，字线或位线)会是有益的。
发明内容
根据本发明构思的一些实施例的半导体装置可包括具有单元阵列区和连接区的基底。半导体装置还可包括在基底上沿第一方向延伸并且在与第一方向相交的第二方向上彼此分隔开的第一电极结构和第二电极结构。第一电极结构和第二电极结构中的每个可包括竖直地且交替地堆叠在基底上并且包括在连接区上的阶梯台阶结构的第一电极和第二电极。半导体装置还可包括在第一电极结构和第二电极结构上的多个串选择电极。串选择电极中的每个可包括通过绝缘分离层在第二方向上彼此分隔开的第一串选择电极和第二串选择电极。半导体装置还可包括连接第一电极结构和第二电极结构的第一电极中的共面的第一电极的第一连接线。半导体装置还可包括连接第一电极结构和第二电极结构的第二电极中的共面的第二电极的第二连接线。第一连接线中的每条可包括在第二方向上延伸的线形结构。此外，当在平面图中观察时，第二连接线中的每条可包括与线形结构不同的形状。
根据一些实施例的半导体装置可包括具有单元阵列区和连接区的基底。半导体装置还可包括在基底上沿第一方向延伸并且在与第一方向相交的第二方向上彼此分隔开的第一电极结构和第二电极结构。第一电极结构和第二电极结构中的每个可包括竖直地且交替地堆叠在基底上并且包括在连接区上的阶梯台阶结构的第一电极和第二电极。第一电极中的每个可包括在其端部处的第一焊盘区，第二电极中的每个可包括在其端部处的第二焊盘区。此外，当在平面图中观察时，第一焊盘区可布置在第一方向上并且第二焊盘区中的每个可在第二方向上与第一焊盘区中的相应的一个相邻。半导体装置还可包括分别结合到第一焊盘区的第一接触件。半导体装置还可包括分别结合到第二焊盘区的第二接触件。半导体装置还可包括各自连接第一接触件中的在第二方向上彼此相邻的第一接触件的第一连接线。半导体装置还可包括各自连接第二接触件中的在第二方向上彼此相邻的第二接触件的第二连接线。半导体装置还可包括各自连接到第一连接线的在第一组中的第一连接线和第二连接线的在第一组中的第二连接线的第一金属线。半导体装置还可包括在比第一金属线高的水平面处的第二金属线。第二金属线中的每条可连接到第一连接线中的在第二组中的第一连接线和第二连接线中的在第二组中的第二连接线。
根据一些实施例的半导体装置可包括电极的第一堆叠件和第二堆叠件。半导体装置还可包括使电极的第一堆叠件的内部部分连接到电极的第二堆叠件的内部部分的多条第一连接线。所述多条第一连接线可具有第一长度。此外，半导体装置还可包括具有比第一长度长的第二长度的多条第二连接线。所述多条第二连接线使电极的第一堆叠件的外部部分连接到电极的第二堆叠件的外部部分。
附图说明
通过下面结合附图进行的简要描述，将更加清楚地理解示例实施例。附图代表如在这里描述的非限制性的示例实施例。
图1是示出根据本发明构思的一些实施例的半导体装置的芯片布局的示意图。
图2是示出根据本发明构思的一些实施例的半导体装置的单元阵列的示意框图。
图3是根据本发明构思的一些实施例的半导体装置的示意电路图。
图4和图5是根据本发明构思的一些实施例的半导体装置的平面图。
图6是示出在图5中示出的堆叠件的阶梯台阶(stair-step)结构的平面图。
图7是示出在图5中示出的堆叠件的阶梯台阶结构的透视图。
图8和图9是分别沿图4的线I-I'和线II-II'截取以示出根据本发明构思的一些实施例的半导体装置的剖视图。
图10A和图10B是图8的部分“A”的放大截面图。
图11是沿图5的线III-III'截取以示出根据本发明构思的一些实施例的半导体装置的剖视图。
图12是示出用作根据本发明构思的一些实施例的半导体装置的电极结构的一部分的第二电极的平面图。
图13和图15是示出根据本发明构思的一些实施例的连接线的平面图。
图14是示出根据本发明构思的一些实施例的连接线的透视图。
图16和图18是示出根据本发明构思的一些实施例的金属线的平面图。
图17和图19是示出根据本发明构思的一些实施例的金属线的透视图。
图20是示出根据本发明构思的一些实施例的堆叠件的阶梯台阶结构的平面图。
图21是示出根据本发明构思的一些实施例的堆叠件的阶梯台阶结构的透视图。
图22是沿图5的线III-III'截取以示出根据本发明构思的一些实施例的半导体装置的剖视图。
图23至图27是示出根据本发明构思的一些实施例的形成半导体装置的堆叠件的方法的图。
应该注意的是，这些图意图示出在某些示例实施例中使用的方法、结构和/或材料的一般特性并且意图补充下面提供的书面描述。然而，这些图不是按比例绘制并且可以不精确地反映任何给出的实施例的精确的结构或性能特性，并且不应被解释为限定或限制由示例实施例包含的性质或值的范围。例如，为了清楚起见，可减小或放大分子、层、区域和/或结构元件的相对厚度和定位。在各种附图中使用相似或相同的附图标号意图指示存在相似或相同的元件或特征。
具体实施方式
图1是示出根据本发明构思的一些实施例的半导体装置的芯片布局的示意图。
参照图1，半导体装置可包括单元阵列区CAR和外围电路区。外围电路区可包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR和控制电路区。在一些实施例中，连接区CNR可设置在单元阵列区CAR和每个行解码器区ROW DCR之间。
存储单元阵列可设置在单元阵列区CAR中。在一些实施例中，存储单元阵列可包括三维地布置在存储单元阵列中的多个存储单元以及电连接到存储单元的多条字线和位线。
在每个行解码器区ROW DCR中，行解码器可设置成选择设置在存储单元阵列中的字线中的至少一条，在连接区CNR中，互连结构可设置成使存储单元阵列电连接到行解码器。行解码器可配置成基于地址信息来选择字线中的至少一条。行解码器可配置成响应于来自控制电路的控制信号而将不同的字线电压分别施加到字线中的被选择的字线和未被选择的字线。
在页缓冲器区PBR中，页缓冲器可设置成读取出存储在存储单元中的数据。根据操作模式，页缓冲器可配置成将数据暂时存储在存储单元中或者读取出存储在存储单元中的数据。例如，页缓冲器可在编程操作模式中用作写入驱动器或者在读取操作模式中用作感测放大器。
列解码器可设置在列解码器区COL DCR中。列解码器可连接到存储单元阵列的位线以在页缓冲器与外部装置(例如，存储控制器)之间提供数据传输路径。
图2是示出根据本发明构思的一些实施例的半导体装置的单元阵列的示意块图。
参照图2，存储单元阵列可包括多个存储块BLK1、BLK2、……、BLKn。存储块BLK1、BLK2、……、BLKn中的每个可包括具有在由第一方向D1和第二方向D2限定的平面上沿第三方向D3堆叠的多个电极的电极结构。电极结构可结合到多个竖直柱或半导体柱以构成三维布置的存储单元。另外，存储块BLK1、BLK2、……、BLKn中的每个可包括电连接到存储单元的多条位线。
图3是根据本发明构思的一些实施例的半导体装置的示意电路图。
参照图3，根据本发明构思的一些实施例的半导体装置可包括共源极线CSL、多条位线BL0-BL2以及设置在共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。
位线BL0-BL2可被二维地布置，多个单元串CSTR可并联连接到位线BL0-BL2中的每条。所述多个单元串CSTR可公共地连接到共源极线CSL。换句话说，多个单元串CSTR可设置在位线BL0-BL2与共源极线CSL之间。在一些实施例中，多条共源极线CSL可被二维地布置。共源极线CSL可被施加有相同的电压或可被单独地控制。
在一些实施例中，每个单元串CSTR可包括彼此串联连接的多个串选择晶体管SST1和SST2、彼此串联连接的存储单元MCT以及地选择晶体管GST。每个存储单元MCT可包括数据存储元件。
作为示例，每个单元串CSTR可包括第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可结合到位线BL0-BL2，地选择晶体管GST可结合到共源极线CSL。存储单元MCT可设置在第一串选择晶体管SST1与地选择晶体管GST之间并且可彼此串联连接。
在一些实施例中，在每个单元串CSTR中，与串选择晶体管SST1和SST2类似，地选择晶体管GST可包括彼此串联连接的多个金属-氧化物-半导体(MOS)晶体管。在一些实施例中，每个单元串CSTR可包括一个串选择晶体管。在一些实施例中，每个单元串CSTR还可包括连接在第一串选择晶体管SST1与存储单元MCT之间的虚设单元。
第一串选择晶体管SST1可通过第一串选择线SSL1来控制，第二串选择晶体管SST2可通过第二串选择线SSL2来控制。存储单元MCT可通过多条字线WL0-WLn来控制。地选择晶体管GST可通过地选择线GSL来控制。共源极线CSL可公共地连接到地选择晶体管GST的源极。
由于每个单元串CSTR包括位于距共源极线CSL不同高度处的多个存储单元MCT，因此位于共源极线CSL与位线BL0-BL2之间的字线WL0-WLn可设置成具有多层结构。
另外，存储单元MCT的设置在距共源极线CSL基本上相同高度处的栅电极可公共地连接到字线WL0-WLn中的一条，由此处于等电位状态。可选择地，虽然存储单元MCT的栅电极设置在距共源极线CSL基本上相同的高度处，但是它们中的(例如，设置在不同行或列中的)一些可被单独地控制。
图4和图5是根据本发明构思的一些实施例的半导体装置的平面图。详细地，图4示出根据本发明构思的一些实施例的半导体装置的单元阵列区，图5示出单元阵列区和连接区。
图6是示出在图5中示出的堆叠件的阶梯台阶结构的平面图。图7是示出在图5中示出的堆叠件的阶梯台阶结构的透视图。
图8和图9是分别沿图4的线I-I'和线II-II'截取以示出根据本发明构思的一些实施例的半导体装置的剖视图。图10A和图10B是图8的部分“A”的放大截面图。
图11是沿图5的线III-III'截取以示出根据本发明构思的一些实施例的半导体装置的剖视图。图12是示出用作根据本发明构思的一些实施例的半导体装置的电极结构的一部分的第二电极的平面图。
参照图4至图9以及图11，可提供包括单元阵列区CAR和连接区CNR的基底100。基底100可以是第一导电类型(例如，p型)的半导体基底。半导体基底可包括单晶硅层、绝缘体上硅(SOI)晶圆、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一种。
第一堆叠件ST1和第二堆叠件ST2可设置在基底100上。如图4至图7中所示，第一堆叠件ST1和第二堆叠件ST2可在第一方向D1上延伸并且可在横跨或垂直于第一方向D1的第二方向D2上彼此分隔开。换句话说，第一堆叠件ST1和第二堆叠件ST2可从单元阵列区CAR延伸到连接区CNR，并且可通过形成为在第一方向D1上延伸的第一分离区130而在第二方向D2上彼此分隔开。共源极塞132和绝缘侧壁间隔件134可设置在第一分离区130中。将在下面更详细地描述共源极塞132和绝缘侧壁间隔件134。
第一堆叠件ST1和第二堆叠件ST2可具有基本上相同的结构。例如，第一堆叠件ST1和第二堆叠件ST2中的每个可包括在与基底100的顶表面垂直的第三方向D3上交替堆叠的绝缘层120和电极。电极可包括与基底100相邻的地选择电极GSE、位于地选择电极GSE上的串选择电极SSE1和SSE2以及交替堆叠在地选择电极GSE与串选择电极SSE1和SSE2之间的第一电极EL1和第二电极EL2。交替堆叠的第一电极EL1和第二电极EL2将被称为“电极结构ES”。以下，第一堆叠件ST1的第一电极EL1和第二电极EL2将被称为“第一电极结构ES1”，第二堆叠件ST2的第一电极EL1和第二电极EL2将被称为“第二电极结构ES2”。
电极可由导电材料形成或包括导电材料。例如，电极可包括掺杂的半导体(例如，掺杂的硅等等)、金属(例如，钨、铜、铝等等)、导电金属氮化物(例如，氮化钛、氮化钽等等)和过渡金属(例如，钛、钽等等)中的至少一种。绝缘层120可以是例如氧化硅层。绝缘缓冲层105可设置在基底100与堆叠件ST1和ST2之间。绝缘缓冲层105可以是氧化硅层。绝缘缓冲层105可比绝缘层120薄。
串选择电极SSE1和SSE2可通过第二分离区140而在第二方向D2上彼此分隔开。换句话说，串选择电极SSE1和SSE2可包括设置在电极结构ES上/中并且在第二方向D2上彼此分离的第一串选择电极SSE1和第二串选择电极SSE2。绝缘分离层142可设置在第二分离区140中。
在一些实施例中，第一串选择电极SSE1可包括堆叠在电极结构ES上/中的第一下串选择电极SSE1a和第一上串选择电极SSE1b，第二串选择电极SSE2可包括堆叠在电极结构ES上/中的第二下串选择电极SSE2a和第二上串选择电极SSE2b。第二分离区140可设置成使第一串选择电极SSE1和第二串选择电极SSE2彼此分离但不使在其下面的第一电极EL1和第二电极EL2分离。换句话说，绝缘分离层142可具有底表面，所述底表面比第二电极EL2中的最上面的一个第二电极EL2的顶表面高并且基本上等于或低于第一下串选择电极SSE1a和第二下串选择电极SSE2a的底表面。
第一电极EL1和第二电极EL2可用作连接到参照图3描述的(图3的)存储单元MCT的字线WL0-WLn。另外，第一下串选择电极SSE1a和第二下串选择电极SSE2a可用作连接到参照图3描述的第一串选择晶体管SST1的第一串选择线SSL1，第一上串选择电极SSE1b和第二上串选择电极SSE2b可用作连接到参照图3描述的第二串选择晶体管SST2的第二串选择线SSL2。地选择电极GSE可用作连接到参照图3描述的地选择晶体管GST的地选择线GSL。
堆叠件ST1和ST2中的每个可在连接区CNR上具有阶梯台阶结构。换句话说，在连接区CNR上，堆叠件ST1和ST2中的每个的高度可以随着距单元阵列区CAR的距离的增大(即，在第一方向D1上)而逐步地减小。在一些实施例中，在连接区CNR上，构成每个阶梯层的电极的数量可不同。例如，在连接区CNR上，第一下串选择电极SSE1a和第一上串选择电极SSE1b、第二下串选择电极SSE2a和第二上串选择电极SSE2b以及地选择电极GSE中的每个可构成单个阶梯层。相比之下，在电极结构ES的情况下，顺序堆叠的一对第一电极EL1和第二电极EL2可构成单个阶梯层。即，在电极结构ES的情况下，在连接区CNR上的两个电极可构成单个阶梯层。另外，构成单个阶梯层的第一电极EL1和第二电极EL2可设置成在第二方向D2或与第二方向D2相反的方向上构成单个阶梯形状。
详细地，参照图6、图7和图12，在连接区CNR上，每个第一电极EL1可具有被其上的第二电极EL2暴露的第一焊盘区P1，每个第二电极EL2可具有被其上的第一电极EL1暴露的第二焊盘区P2。当在平面图中观察时，第一电极EL1的第一焊盘区P1可布置在第一方向D1上，第二电极EL2的第二焊盘区P2也可布置在第一方向D1上。换句话说，第一电极EL1的第一焊盘区P1可在它们的水平位置和竖直位置方面彼此不同。相似地，第二电极EL2的第二焊盘区P2也可在它们的水平位置和竖直位置方面彼此不同。第一电极EL1的第一焊盘区P1可在第二方向D2上与第二电极EL2的第二焊盘区P2相邻。
在本发明构思的一些方面，每个第一电极EL1可以是以均匀宽度从单元阵列区CAR延伸到连接区CNR的线形结构。例如，第一电极EL1可具有第一宽度W1。第一电极EL1的在第一方向D1上的长度可随着距基底100的竖直距离的增大而减小。如图12中所示，每个第二电极EL2可包括电极部EP和突出部PP，所述电极部EP以均匀宽度从单元阵列区CAR延伸到连接区CNR，所述突出部PP从电极部EP横向延伸并且具有比电极部EP的宽度小的宽度。例如，第二电极EL2的电极部EP可具有与第一电极EL1的第一宽度W1基本上相同的宽度，突出部PP可具有比第一宽度W1小的第二宽度W2。第二电极EL2的在第一方向D1上的长度可随着距基底100的竖直距离的增大而减小。这里，每个第二电极EL2的突出部PP可具有与其下面的第一电极EL1的侧壁对齐的侧壁。因此，每个第一电极EL1的端部可被设置在其上的第二电极EL2的突出部PP来部分地暴露。另外，每个第二电极EL2的突出部PP可被设置在其上的第一电极EL1来暴露。例如，第一焊盘区P1可以是第一电极EL1的端部的被第二电极EL2暴露的部分并且可在竖直方向和水平方向上彼此分隔开。相似地，第二焊盘区P2可以是第二电极EL2的突出部PP的部分并且可在竖直方向和水平方向上彼此分隔开。
由于第一电极EL1和第二电极EL2的前述结构，因此电极结构ES可具有由第一电极EL1的第一焊盘区P1限定的第一阶梯台阶结构和由第二电极EL2的第二焊盘区P2限定的第二阶梯台阶结构。在连接区CNR上，第一阶梯台阶结构可具有其水平面在第一方向D1上逐步地下降的多个阶梯层。相似地，在连接区CNR上，第二阶梯台阶结构可具有其水平面在第一方向D1上逐步地下降的多个阶梯层。此外，第二阶梯台阶结构可在第二方向D2上与第一阶梯台阶结构相邻。这里，可将位于在第一方向D1上距单元阵列区CAR基本上相同的距离处并且在第二方向D2上彼此相邻的第二焊盘区P2和第一焊盘区P1设置成在第二方向D2上形成单个阶梯形状。
在一些实施例中，第一电极结构ES1的第一阶梯台阶结构可设置在基底100上以在第二方向D2上与第二电极结构ES2的第一阶梯台阶结构相邻。即，第一电极结构ES1的第一焊盘区P1可在第二方向D2上与第二电极结构ES2的第一焊盘区P1相邻。换句话说，在连接区CNR上设置成在第二方向D2上彼此相邻的第一电极结构ES1和第二电极结构ES2可设置成关于与第一方向D1平行的假想平面具有镜面对称性。设置成具有镜面对称性的第一电极结构ES1和第二电极结构ES2可构成参照图2描述的存储块中的一个。如参照图2所描述的，多个存储块可设置在基底100上，多个存储块可布置在第二方向D2上。
第一串选择电极SSE1和第二串选择电极SSE2中的每个可从单元阵列区CAR延伸到连接区CNR并且可具有均匀的宽度。在连接区CNR上，第一串选择电极SSE1和第二串选择电极SSE2中的每个可暴露电极结构ES的第一焊盘区P1和第二焊盘区P2。另外，在连接区CNR上，第一上串选择电极SSE1b和第二上串选择电极SSE2b可暴露第一下串选择电极SSE1a和第二下串选择电极SSE2a的端部。第一下串选择电极SSE1a的被第一上串选择电极SSE1b暴露的端部和第二下串选择电极SSE2a的被第二上串选择电极SSE2b暴露的端部可分别被称为“第一下串选择焊盘SSP1a”和“第二下串选择焊盘SSP2a”。第一上串选择电极SSE1b的在连接区CNR上的端部和第二上串选择电极SSE2b的在连接区CNR上的端部可分别被称为“第一上串选择焊盘SSP1b”和“第二上串选择焊盘SSP2b”。第一串选择电极SSE1和第二串选择电极SSE2中的每个可具有比第一电极EL1的第一宽度W1的一半小的第三宽度W3。在一些实施例中，第三宽度W3可小于作为第二电极EL2的突出部PP的宽度的第二宽度W2。
地选择电极GSE可具有位于连接区CNR上并且被电极结构ES暴露(即，被第一电极EL1中的最下面的一个第一电极EL1暴露)的端部。地选择电极GSE的被电极结构ES暴露的端部可被称为“地选择焊盘GSP”。
返回参照图4至图9以及图11，多个竖直柱VP可设置在单元阵列区CAR上，以穿透堆叠件ST1和ST2中的每个并且连接到基底100。换句话说，竖直柱VP可具有与基底100的顶表面正交或与第三方向D3平行的纵轴。竖直柱VP可具有连接到基底100的底部并且可具有连接到位线BL1和BL2的相对的端部。竖直柱VP可结合到电极。导电焊盘D和下接触塞LCP可顺序地设置在竖直柱VP上并且可彼此连接。
竖直柱VP可设置成在第一方向D1上和/或第二方向D2上形成之字形布置。例如，竖直柱VP可包括设置成在第二方向D2上形成之字形布置的第一竖直柱至第八竖直柱VP1、VP2、VP3、VP4、VP5、VP6、VP7和VP8。这里，第一竖直柱至第四竖直柱VP1-VP4可结合到第一串选择电极SSE1，第五竖直柱至第八竖直柱VP5-VP8可结合到第二串选择电极SSE2。第一竖直柱至第八竖直柱VP1-VP8可设置为构成多个列，所述多个列中的每个包括布置在第一方向D1上的一些竖直柱VP。
详细地，如图4中所示，第一竖直柱VP1可布置在第一方向D1上以构成第一列，第二竖直柱VP2可布置在第一方向D1上以构成第二列。第三竖直柱VP3可布置在第一方向D1上以构成第三列，第四竖直柱VP4可布置在第一方向D1上以构成第四列。第一列至第四列可布置在第二方向D2上。第一竖直柱VP1和第三竖直柱VP3可关于第二竖直柱VP2和第四竖直柱VP4布置在对角线方向上。相似地，第五竖直柱至第八竖直柱VP5-VP8可布置在第一方向D1上以分别构成第五列至第八列。第五竖直柱VP5和第七竖直柱VP7可关于第六竖直柱VP6和第八竖直柱VP8布置在对角线方向上。当在平面图中观察时，穿透第一串选择电极SSE1的第一竖直柱至第四竖直柱VP1-VP4和穿透第二串选择电极SSE2的第五竖直柱至第八竖直柱VP5-VP8可设置成关于置于它们之间的绝缘分离层142具有镜面对称性。例如，第一竖直柱VP1和第五竖直柱VP5可在第二方向D2上彼此相邻并使绝缘分离层142置于它们之间。
此外，在单元阵列区CAR上，虚设竖直柱DVP可设置成穿透堆叠件ST1和ST2。在堆叠件ST1和ST2中的每个中，虚设竖直柱DVP可布置成在第一方向D1上彼此分隔开并且可设置在第一串选择电极SSE1与第二串选择电极SSE2之间。另外，在单元阵列区CAR上的虚设竖直柱DVP可设置成穿透绝缘分离层142。每个虚设竖直柱DVP可设置在沿第二方向D2彼此相邻的第二竖直柱VP2和第六竖直柱VP6之间，并且可关于第一竖直柱VP1和第五竖直柱VP5布置在对角线方向上。在一些实施例中，虚设竖直柱DVP也可设置成在连接区CNR上穿透堆叠件ST1和ST2。
竖直柱VP可由半导体材料或导电材料形成或者包括半导体材料或导电材料。在一些实施例中，如图10A中所示，每个竖直柱VP可包括下半导体图案LSP和上半导体图案USP。作为示例，下半导体图案LSP和上半导体图案USP可由掺杂的或本征的半导体材料中的(例如，硅(Si)、锗(Ge)或它们的化合物中的)至少一种形成或者包括掺杂的或本征的半导体材料中的(例如，硅(Si)、锗(Ge)或它们的化合物中的)至少一种，并且可具有不同的晶体结构。下半导体图案LSP和上半导体图案USP可具有多晶结构、非晶结构和单晶结构中的一种结构。下半导体图案LSP和上半导体图案USP可处于未掺杂状态或者可掺杂成具有与基底100相同的导电类型。
下半导体图案LSP可设置成穿透地选择电极GSE并且设置成与基底100直接接触。另外，下半导体图案LSP可包括插入到基底100中的底部。上半导体图案USP可包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可结合到下半导体图案LSP并且可呈具有闭合的底部和敞开的顶部的管形状或通心粉形状。第一半导体图案SP1的内部空间可用绝缘间隙填充层125填充。另外，第一半导体图案SP1可与第二半导体图案SP2的内表面和下半导体图案LSP的顶表面接触。换句话说，第一半导体图案SP1可使第二半导体图案SP2与下半导体图案LSP电连接。第二半导体图案SP2可以是具有敞开的顶部和底部的管结构或通心粉结构。第二半导体图案SP2可与下半导体图案LSP分隔开(即，处于与下半导体图案LSP不接触)。例如，栅极绝缘层GD可置于下半导体图案LSP与地选择电极GSE之间。栅极绝缘层GD可以是例如氧化硅层。
在一些实施例中，可不设置竖直柱VP的下半导体图案LSP(即，可省略它)。换句话说，如图10B中所示，竖直柱VP可包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可设置成穿透地选择电极GSE并且设置成与基底100直接接触。另外，第一半导体图案SP1可与第二半导体图案SP2的内表面和基底100的顶表面接触。换句话说，第一半导体图案SP1可设置成使第二半导体图案SP2电连接到基底100。第一半导体图案SP1的底表面可位于比基底100的顶表面的水平面低的水平面处。
虚设竖直柱DVP可在它们的材料和结构方面与竖直柱VP基本上相同。例如，竖直柱VP和虚设竖直柱DVP可具有空心管形状或通心粉形状。可选择地，竖直柱VP和虚设竖直柱DVP可设置成具有圆柱形形状。
数据存储层DS可设置在堆叠件ST1和ST2与竖直柱VP之间。如图10A中所示，数据存储层DS可包括穿透堆叠件ST1和ST2的垂直绝缘层VL以及水平绝缘层HL，所述水平绝缘层HL设置在电极与垂直绝缘层VL之间并且延伸成覆盖电极的顶表面和底表面。在一些实施例中，半导体装置可以是NAND FLASH存储装置。例如，数据存储层DS可包括隧道绝缘层、电荷存储层和阻挡绝缘层。存储在数据存储层DS中的数据可使用可由竖直柱VP与电极之间的电压差引起的Fowler-Nordheim FN隧道效应来改变。
共源极区CSR可设置在基底100中并且在第一堆叠件ST1与第二堆叠件ST2之间。共源极区CSR可在第一方向D1上延伸或者平行于第一堆叠件ST1和第二堆叠件ST2延伸。共源极区CSR可通过用第二导电类型的杂质掺杂基底100来形成。例如，共源极区CSR可包含n型杂质(例如，砷(As)或磷(P))。
共源极塞132可结合到共源极区CSR，绝缘侧壁间隔件134可置于共源极塞132与第一堆叠件ST1和第二堆叠件ST2之间。作为示例，共源极塞132可具有基本上均匀的顶宽并且可在第一方向D1上延伸。绝缘侧壁间隔件134可设置成在彼此相邻的第一堆叠件ST1与第二堆叠件ST2之间彼此面对。在一些实施例中，绝缘侧壁间隔件134可设置成填充第一分离区130，共源极塞132可设置成穿透绝缘侧壁间隔件134并且设置成局部地结合到共源极区CSR。换句话说，与图中示出的不同，共源极塞132可设置成具有柱形形状。
第一层间绝缘层150和第二层间绝缘层160可设置成覆盖堆叠件ST1和ST2，第一辅助线SBL1、第二辅助线SBL2、第三辅助线SBL3和第四辅助线SBL4可设置在第二层间绝缘层160上。在一些实施例中，每条第一辅助线SBL1可通过下接触塞LCP连接被设置成在第二方向D2上彼此相邻的第一竖直柱VP1和第五竖直柱VP5。每条第二辅助线SBL2可通过下接触塞LCP连接被设置成在第二方向D2上彼此相邻的第二竖直柱VP2和第六竖直柱VP6。在一些实施例中，第一辅助线SBL1可比第二辅助线SBL2短。
每条第三辅助线SBL3可通过下接触塞LCP连接被设置成在第二方向D2上彼此相邻的第三竖直柱VP3和第七竖直柱VP7。每条第四辅助线SBL4可通过下接触塞LCP连接被设置成在第二方向D2上彼此相邻的第四竖直柱VP4和第八竖直柱VP8。在一些实施例中，第三辅助线SBL3可比第四辅助线SBL4长。第一辅助线SBL1和第二辅助线SBL2可设置成与绝缘分离层142交叉/叠置，第三辅助线SBL3和第四辅助线SBL4可设置成与共源极区CSR交叉/叠置。
第三层间绝缘层170可设置在第二层间绝缘层160上以覆盖第一辅助线至第四辅助线SBL1-SBL4，第一位线BL1和第二位线BL2可设置在第三层间绝缘层170上。第一位线BL1和第二位线BL2可在第二方向D2上延伸并且可交替地设置在第一方向D1上。
每条第一位线BL1可通过上接触塞UCP连接到第一辅助线SBL1或第二辅助线SBL2。每条第二位线BL2可通过上接触塞UCP连接到第三辅助线SBL3或第四辅助线SBL4。第一辅助线至第四辅助线SBL1-SBL4、下接触塞LCP和上接触塞UCP以及第一位线BL1和第二位线BL2中的每个可包括金属材料(例如，钨或铜)。第一层间绝缘层150、第二层间绝缘层160和第三层间绝缘层170中的每个可由氧化硅层、氮化硅层、氮氧化硅层和具有比氧化硅的介电常数低的介电常数的低k介电层中的至少一种形成或者包括氧化硅层、氮化硅层、氮氧化硅层和具有比氧化硅的介电常数低的介电常数的低k介电层中的至少一种。
参照图5、图6和图11，在连接区CNR上，接触件GMC、SMC、MC1和MC2可结合到电极的端部。例如，地选择接触件GMC可设置在连接区CNR上，以穿透第一层间绝缘层150并且分别结合到地选择焊盘GSP。串选择接触件SMC可设置在连接区CNR上，以穿透第一层间绝缘层150、第二层间绝缘层160和第三层间绝缘层170并且分别结合到下串选择焊盘SSP1a和SSP2a以及上串选择焊盘SSP1b和SSP2b。
第一接触件MC1可设置在连接区CNR上，以穿透第一层间绝缘层150并且分别连接到第一电极EL1的第一焊盘区P1。第二接触件MC2可设置在连接区CNR上，以穿透第一层间绝缘层150并且分别连接到第二电极EL2的第二焊盘区P2。换句话说，第一接触件MC1可设置在第一电极结构ES1和第二电极结构ES2的第一阶梯台阶结构上，第二接触件MC2可设置在第一电极结构ES1和第二电极结构ES2的第二阶梯台阶结构上。因此，第一接触件MC1可布置成在第一方向D1上彼此分隔开，第一接触件MC1的底表面可位于距基底100不同的水平面处。相似地，第二接触件MC2可布置成在第一方向D1上彼此分隔开，第二接触件MC2的底表面可位于距基底100不同的水平面处。结合到第一电极结构ES1的第一接触件MC1可在第二方向D2上与第一接触件MC1中的结合到第二电极结构ES2的第一接触件相邻。接触件GMC、SMC、MC1和MC2可由例如钨或铜形成或者包括例如钨或铜。
地选择线GSL可设置在连接区CNR的第一层间绝缘层150上。地选择线GSL可经由地选择接触件GMC电连接到地选择电极GSE。地选择线GSL可具有在第一方向D1上延伸的线形结构。地选择线GSL可包括例如钨或铜。
第一下串选择线SCL1a可经由串选择接触件SMC电连接到第一下串选择电极SSE1a，第二下串选择线SCL2a可经由串选择接触件SMC电连接到第二下串选择电极SSE2a。第一上串选择线SCL1b可经由串选择接触件SMC电连接到第一上串选择电极SSE1b，第二上串选择线SCL2b可经由串选择接触件SMC电连接到第二上串选择电极SSE2b。在一些实施例中，第一下串选择线SCL1a和第二下串选择线SCL2a以及第一上串选择线SCL1b和第二上串选择线SCL2b可设置在第三层间绝缘层170上。换句话说，下串选择线SCL1a和SCL2a以及上串选择线SCL1b和SCL2b可位于与位线BL1和BL2基本上相同的水平面处(例如，可与位线BL1和BL2共面)。但本发明构思可不限于此。例如，在一些实施例中，下串选择线SCL1a和SCL2a以及上串选择线SCL1b和SCL2b可位于比位线BL1和BL2的水平面低的水平面处。例如，下串选择线SCL1a和SCL2a以及上串选择线SCL1b和SCL2b可设置在第二层间绝缘层160上。
下串选择线SCL1a和SCL2a以及上串选择线SCL1b和SCL2b可在第一方向D1上延伸。下串选择线SCL1a和SCL2a以及上串选择线SCL1b和SCL2b中的一些可具有“L”形结构，其他可具有直线形结构。下串选择线SCL1a和SCL2a以及上串选择线SCL1b和SCL2b可由例如钨或铜形成或者包括例如钨或铜。
在一些实施例中，第一接触件MC1可通过第一连接线CL1彼此连接，第二接触件MC2可通过第二连接线CL2彼此连接。另外，第一连接线CL1和第二连接线CL2中的一些可连接到第一金属线ML1，其他可连接到第二金属线ML2。这将在下面更详细地描述。
图13和图15是示出根据本发明构思的一些实施例的连接线的平面图。图14是示出根据本发明构思的一些实施例的连接线的透视图。在图13、图14和图15中，为了减小图中的复杂度并且提供对本发明构思的更好的理解，可省略半导体装置的一些元件。
参照图5、图11、图13和图14，第一连接线CL1和第二连接线CL2可设置在堆叠件ST1和ST2上并且在连接区CNR上。第一连接线CL1和第二连接线CL2可位于距基底100基本上相同的水平面处(即，距基底100等距离)(例如，第一连接线CL1和第二连接线CL2的最上面的表面可共面)。例如，第一连接线CL1和第二连接线CL2可设置在连接区CNR的第一层间绝缘层150上。
每条第一连接线CL1可公共地结合到在第二方向D2上彼此相邻的第一接触件MC1，每条第二连接线CL2可公共地结合到在第二方向D2上彼此相邻的第二接触件MC2。换句话说，每条第一连接线CL1可通过第一接触件MC1的相应的一个第一接触件使第一电极结构ES1和第二电极结构ES2中的位于距基底100基本上相同的竖直距离处的第一电极EL1彼此连接。因此，第一电极结构ES1和第二电极结构ES2的处于相同的水平面处(例如，共面的)的第一电极EL1可具有基本上相同的电势。每条第二连接线CL2可通过第二接触件MC2的相应的一个第二接触件使第一电极结构ES1和第二电极结构ES2中的位于距基底100基本上相同的竖直距离处的第二电极EL2彼此连接。换句话说，第一电极结构ES1和第二电极结构ES2的处于相同的水平面处的第二电极EL2可具有基本上相同的电势。
在一些实施例中，当在平面图中观察时，第一连接线CL1和第二连接线CL2可具有不同的形状。例如，第一连接线CL1可具有在第二方向D2上延伸的线形或杆形结构。相比之下，每条第二连接线CL2可包括具有在第二方向D2上延伸的线形或杆形结构的第一连接部CL2a和在与第一连接部CL2a的长度方向交叉的方向上或在第一方向D1上从第一连接部CL2a的相对的端部延伸的第二连接部CL2b。换句话说，第二连接线CL2可设置成具有凹区。第二接触件MC2可结合到第二连接部CL2b。
第一连接线CL1与第二连接线CL2的第一连接部CL2a可交替设置在第一方向D1上。当在第二方向D2上测量时，第一连接线CL1可比第一连接部CL2a短。当在第一方向D1上测量时，第二连接部CL2b的长度可大于彼此相邻的第一连接线CL1和第一连接部CL2a之间的空间并且可小于彼此相邻的第一连接部CL2a之间的空间。第一连接线CL1和第二连接线CL2可包括例如钨或铜(或另外的导电/金属材料)。
在一些实施例中，如图15中所示，第二连接部CL2b可设置成在与第一方向D1相反且平行的方向上(即，朝着而不是远离单元阵列区CAR)从第一连接部CL2a的相对的端部延伸。
根据本发明构思的一些实施例，第一电极结构ES1和第二电极结构ES2的位于相同的水平面处的电极EL1和EL2可通过相应的接触件MC1或MC2连接到第一连接线CL1或第二连接线CL2。当在平面图中观察时，第一连接线CL1和第二连接线CL2可交替且重复地设置并且可具有彼此不同的形状，这可使简化形成接触件MC1和MC2以及连接线CL1和CL2的工艺成为可能。第一电极EL1可处于与第二电极EL2不同的水平面/高度处。因此，第一电极EL1的(具有在其上的第一接触件的)上表面可与第二电极EL2的(具有在其上的第二接触件的)上表面不共面。
图16和图18是示出根据本发明构思的一些实施例的金属线的平面图。详细地，图16示出第一金属线，图18示出第二金属线。图17和图19是示出根据本发明构思的一些实施例的金属线的透视图。详细地，图17示出第一金属线，图19示出第一金属线和第二金属线两者。在图16至图19中，为了减小图中的复杂度并且提供对本发明构思的更好的理解，可省略半导体装置的一些元件。
参照图5、图11以及图16至图19，第一金属线ML1和第二金属线ML2可设置在连接线CL1和CL2上并且在连接区CNR上。第一金属线ML1和第二金属线ML2可位于距基底100不同的水平面处。例如，第一金属线ML1可设置在第二层间绝缘层160上，第二金属线ML2可设置在第三层间绝缘层170上。换句话说，第一金属线ML1可位于比第二金属线ML2的水平面低的水平面处。因此，第一金属线ML1的最上面的表面可与第二金属线ML2的最上面的表面非共面。
第一金属线ML1可通过第一连接接触件172连接到一些第一连接线CL1和第二连接线CL2，第二金属线ML2可通过第二连接接触件174连接到其他的第一连接线CL1和第二连接线CL2。结果，包括在第一电极结构ES1和第二电极结构ES2中并且位于相同的水平面处的电极EL1和EL2可通过相应的接触件(例如，MC1或MC2)、相应的连接线(CL1或CL2)以及相应的连接接触件(172或174)公共地连接到第一金属线ML1或第二金属线ML2。
在一些实施例中，每条第一金属线ML1可具有“L”形结构。例如，如图16和图17中所示，每条第一金属线ML1可包括在第一方向D1上延伸的第一部ML1a和在第二方向D2或与第二方向D2相反的方向上从第一部ML1a延伸的第二部ML1b。第一金属线ML1的第一部ML1a可设置成在第二方向D2上彼此分隔开均匀的距离，第一金属线ML1的第二部ML1b可分别与第一连接接触件172接触。第二部ML1b的在第二方向D2上的长度可随着距单元阵列区CAR的距离的减小而增大。作为示例，当在平面图中观察时，连接到第一连接线CL1的第一金属线ML1可与第一堆叠件ST1叠置，连接到第二连接线CL2的第一金属线ML1可与第二堆叠件ST2叠置。在一些实施例中，与在图中示出的不同，连接到第一连接线CL1的第一金属线ML1可与第二堆叠件ST2叠置，连接到第二连接线CL2的第一金属线ML1可与第一堆叠件ST1叠置。
相似地，每条第二金属线ML2可具有“L”形结构。例如，如图18和图19中所示，每条第二金属线ML2可包括在第一方向D1上延伸的第三部ML2a和在第二方向D2或与第二方向D2相反的方向上从第三部ML2a的端部延伸的第四部ML2b。第二金属线ML2的第三部ML2a可设置成在第二方向D2上彼此分隔开均匀的距离，第二金属线ML2的第四部ML2b可分别与第二连接接触件174接触。第四部ML2b的在第二方向D2上的长度可随着距单元阵列区CAR的距离的减小而增大。作为示例，当在平面图中观察时，连接到第一连接线CL1的第二金属线ML2可与第一堆叠件ST1叠置，连接到第二连接线CL2的第二金属线ML2可与第二堆叠件ST2叠置。在一些实施例中，与在图中示出的不同，连接到第一连接线CL1的第二金属线ML2可与第二堆叠件ST2叠置，连接到第二连接线CL2的第二金属线ML2可与第一堆叠件ST1叠置。
在一些实施例中，连接到第一金属线ML1的第一电极EL1和第二电极EL2可具有比连接到第二金属线ML2的第一电极EL1和第二电极EL2的竖直高度低的竖直高度。换句话说，当在第一方向D1上测量时，连接到第一金属线ML1的第一电极EL1和第二电极EL2可比连接到第二金属线ML2的第一电极EL1和第二电极EL2长。但本发明构思不限于此。第一金属线ML1和第二金属线ML2的形状和布置可不限于此并且可被各种地改变。在一些实施例中，连接到第一金属线ML1的第一电极EL1和第二电极EL2可具有比连接到第二金属线ML2的第一电极EL1和第二电极EL2的竖直高度高的竖直高度。
第一连接接触件172和第二连接接触件174可设置成在第一方向D1上彼此分隔开。在一些实施例中，当在平面图中观察时，第一连接接触件172和第二连接接触件174可与共源极区CSR叠置。与第一连接接触件172相比，单元阵列区CAR可较靠近于第二连接接触件174，第二连接接触件174的(在第三方向D3上的)竖直长度可比第一连接接触件172的竖直长度短。第一金属线ML1和第二金属线ML2以及第一连接接触件172和第二连接接触件174可由例如钨或铜形成或者包括例如钨或铜。在一些实施例中，第一金属线ML1和第二金属线ML2可包括不同的金属材料。例如，第一金属线ML1可包括钨，第二金属线ML2可包括铜。在这种情况下，位线BL1和BL2可包括与第二金属线ML2相同的金属(即，铜)。
根据本发明构思的一些实施例，第一连接线CL1和第二连接线CL2可彼此分离并且可分别连接到在不同水平面处设置的第一金属线ML1和第二金属线ML2。因此，即使由于半导体装置的增大的集成密度而因此增大了将连接到电极结构的电极的信号线或互连线的数量，也会能够减少对允许用于信号线或互连线的面积的限制。结果，会能够实现高度集成的三维半导体存储装置。
图20是示出根据本发明构思的一些实施例的堆叠件的阶梯台阶结构的平面图。图21是示出根据本发明构思的一些实施例的堆叠件的阶梯台阶结构的透视图。除了电极结构的第二阶梯台阶结构设置成彼此相邻之外，图20和图21中示出的堆叠件的阶梯台阶结构可与参照图6和图7描述的堆叠件的阶梯台阶结构基本上相同。因此，为了简明起见，可省略或不更进一步详细地描述这个示例的与先前示出并描述的元件和特征相似的元件和特征。
参照图20和图21，第一电极结构ES1和第二电极结构ES2中的每个可具有由第一电极EL1的第一焊盘区P1限定的第一阶梯台阶结构和由第二电极EL2的第二焊盘区P2限定的第二阶梯台阶结构。在一些实施例中，第一电极结构ES1的第二阶梯台阶结构可设置在基底100上以在第二方向D2上与第二电极结构ES2的第二阶梯台阶结构相邻。即，第一电极结构ES1的第二焊盘区P2和第二电极结构ES2的第二焊盘区P2可在第二方向D2上彼此相邻。换句话说，在连接区CNR上设置成在第二方向D2上彼此相邻的第一电极结构ES1和第二电极结构ES2可设置成关于与第一方向D1平行的假想平面具有镜面对称性。
此外，第一接触件MC1可分别结合到第一电极EL1的第一焊盘区P1。第二接触件MC2可设置在连接区CNR上，以穿透第一层间绝缘层150并且分别连接到第二电极EL2的第二焊盘区P2。换句话说，第一接触件MC1可设置在第一电极结构ES1和第二电极结构ES2的第一阶梯台阶结构上，第二接触件MC2可设置在第一电极结构ES1和第二电极结构ES2的第二阶梯台阶结构上。因此，第一接触件MC1可布置成在第一方向D1上彼此分隔开，第一接触件MC1的底表面可位于距基底100不同的水平面处。相似地，第二接触件MC2可布置成在第一方向D1上彼此分隔开，第二接触件MC2的底表面可位于距基底100不同的水平面处。结合到第一电极结构ES1的第一接触件MC1可在第二方向D2上与第一接触件MC1中的结合到第二电极结构ES2的第一接触件相邻。其他构造可与参照图6和图7描述的那些构造基本上相同。
参照图13至图15描述的第一连接线CL1可公共地连接到在第二方向D2上彼此相邻设置的第一接触件MC1，第二连接线CL2可公共地连接到在第二方向D2上彼此相邻设置的第二接触件MC2。参照图16至图19描述的第一金属线ML1可连接到一些第一连接线CL1和第二连接线CL2，第二金属线ML2可连接到其他的第一连接线CL1和第二连接线CL2。
图22是沿图5的线III-III'截取以示出根据本发明构思的一些实施例的半导体装置的剖视图。为了简明的描述，先前参照图4至图9、图10A、图10B以及图11至图19描述的元件可通过相似或相同的附图标号来标识而不重复对其的重复描述。
如图22中所示，柱结构PS可设置成穿透第一堆叠件ST1和第二堆叠件ST2。每个柱结构PS可包括设置成穿透堆叠件ST1和ST2的竖直柱VP(例如，第一竖直柱VP1和第五竖直柱VP5)以及设置在堆叠件ST1和ST2下面以使竖直柱VP1和VP5彼此连接的水平连接部HP。竖直柱VP1和VP5可设置在穿透堆叠件ST1和ST2的垂直孔中。水平连接部HP可设置在形成在基底100的上部中的凹进区中。水平连接部HP可设置在基底100与堆叠件ST1和ST2之间以使竖直柱VP1和VP5彼此连接。
在一些实施例中，水平连接部HP可以是连续地连接到竖直柱VP1和VP5的空心管或通心粉形状的结构。例如，竖直柱VP1和VP5以及水平连接部HP可以是以单个主体的形式设置的管状结构。换句话说，竖直柱VP1和VP5以及水平连接部HP可以是基本上缺少/没有任何内部界面/分割的单个连续的半导体层。这里，半导体层可具有多晶、非晶和单晶结构中的一种。
图23至图27是示出根据本发明构思的一些实施例的形成半导体装置的堆叠件的方法的图。
参照图23，可在包括单元阵列区CAR和连接区CNR的基底100上形成分层结构110。分层结构110可包括交替地堆叠在基底100上的水平层HLa和绝缘层120。在一些实施例中，上述的电极GSE、EL1、EL2、SSE1和SSE2可使用将在下面描述的图案化方法来形成。换句话说，水平层HLa可用作上述的电极GSE、EL1、EL2、SSE1和SSE2。
水平层HLa可由相对于绝缘层120具有蚀刻选择性的材料形成。例如，绝缘层120可以是氧化硅层，水平层HLa可包括氮化硅层、氮氧化硅层、多晶硅层和金属层中的至少一种。在一些实施例中，水平层HLa可由相同的材料形成。
可在分层结构110上形成第一掩模图案MP1。在连接区CNR上，第一掩模图案MP1可暴露分层结构110的一部分。
然后，可重复地执行对第一掩模图案MP1的修整工艺以及对分层结构110的蚀刻工艺。可执行蚀刻工艺以使用第一掩模图案MP1作为蚀刻掩模来蚀刻通过第一掩模图案MP1暴露的多个水平层HLa。例如，除了用于蚀刻水平层HLa中的最下面的一个的步骤之外，在蚀刻工艺中的蚀刻深度可等于或大于水平层HLa的竖直间距的两倍。这里，水平层HLa的竖直间距可以指水平层HLa的彼此竖直相邻的顶表面之间的(在第三方向D3上的)竖直距离。另外，可执行修整工艺以减小第一掩模图案MP1的尺寸，因此，第一掩模图案MP1的侧壁可朝着单元阵列区CAR水平地凹进特定距离。这里，第一掩模图案MP1的侧壁的水平凹进深度可与第一电极EL1和第二电极EL2的第一焊盘区P1和第二焊盘区P2的在第一方向D1上的宽度对应。
在一些实施例中，可交替地重复对第一掩模图案MP1的修整工艺以及对分层结构110的蚀刻工艺，因此，如图24中所示，可暴露水平层HLa中的奇数水平层的端部以形成第一初始堆叠件110a。第一初始堆叠件110a可具有通过水平层HLa中的奇数水平层在连接区CNR上暴露的端部形成的阶梯台阶结构。
参照图25，可部分地图案化水平层HLa中的最上面的一个以形成第二初始堆叠件110b。在第二初始堆叠件110b中，水平层HLa中的最上面的一个可形成为暴露位于其下的水平层HLa的端部。在第二初始堆叠件110b中，水平层HLa中的最下面的一个、水平层HLa中的最上面的一个以及水平层HLa中的第二最上面的一个中的每个可形成单个阶梯层，其他水平层HLa中的每个竖直相邻的一对可形成阶梯层。
参照图26，可在第二初始堆叠件110b上形成第二掩模图案MP2。第二掩模图案MP2可具有开口OP，其中，每个开口OP形成为暴露第二初始堆叠件110b的阶梯台阶结构的一部分。除了水平层HLa中的最下面的水平层和最上面的水平层以外，第二掩模图案MP2的开口OP可形成为暴露水平层HLa中的奇数水平层的端部。开口OP可具有其水平轴平行于第一方向D1的矩形形状并且可在第二方向D2上彼此分隔开。
可通过使用第二掩模图案MP2作为蚀刻掩模蚀刻第二初始堆叠件110b的阶梯台阶结构的一部分来形成图27的第三初始堆叠件110c。在蚀刻工艺中的蚀刻深度可小于在使用图23的第一掩模图案MP1作为蚀刻掩模的蚀刻工艺中的蚀刻深度。例如，蚀刻深度可基本上等于水平层HLa的竖直间距。因此，可部分地蚀刻水平层HLa中的被第二掩模图案MP2暴露的奇数水平层，以暴露第二初始堆叠件110b的水平层HLa中的奇数水平层的端部并由此形成第三初始堆叠件110c。
可在第三初始堆叠件110c的形成之后去除第二掩模图案MP2，然后可在第三初始堆叠件110c上形成在第一方向D1上延伸并且具有线形结构的第四掩模图案。其后，可使用第四掩模图案蚀刻第三初始堆叠件110c以形成在第二方向D2上彼此分隔开的堆叠件(例如，图7的ST1和ST2)。
根据本发明构思的一些实施例，分别包括在彼此相邻的第一电极结构和第二电极结构中并且位于相同的水平面处的电极可通过相应的接触件连接到第一连接线或第二连接线。当在平面图中观察时，第一连接线和第二连接线可交替且重复地设置并且可具有彼此不同的形状，这可使简化形成接触件和连接线的工艺成为可能。
另外，第一连接线和第二连接线可分别连接到位于不同水平面处的第一金属线和第二金属线。因此，即使由于半导体装置的增大的集成密度而因此增大了将连接到电极结构的电极的信号线或互连线的数量，也能够减小在指定/提供/允许用于信号线或互连线的面积上的限制。结果，会能够实现高度集成的三维半导体存储装置。
上面公开的主题被认为是说明性的，而不是限制性的，并且权利要求意图覆盖落入真实精神和范围内的所有这样的修改、增强和其他实施例。因此，在法律允许的最大程度上，范围将由权利要求以及它们的等同物的最宽的可允许的解释来确定，并且不应受前述的详细描述约束或限制。

Claims (25)

1.一种半导体装置，所述半导体装置包括：
基底，包括单元阵列区和连接区；
第一电极结构和第二电极结构，在基底上沿第一方向延伸并且在与第一方向相交的第二方向上彼此分隔开，第一电极结构和第二电极结构中的每个包括竖直地且交替地堆叠在基底上并且包括在连接区上的阶梯台阶结构的第一电极和第二电极；
多个串选择电极，位于第一电极结构和第二电极结构上，每个串选择电极包括通过绝缘分离层在第二方向上彼此分隔开的第一串选择电极和第二串选择电极；
第一连接线，连接第一电极结构和第二电极结构的第一电极中的共面的第一电极；以及
第二连接线，连接第一电极结构和第二电极结构的第二电极中的共面的第二电极，
其中，每条第一连接线包括在第二方向上延伸的线形结构，
其中，当在平面图中观察时，每条第二连接线包括与线形结构不同的形状。
2.如权利要求1所述的半导体装置，其中，第一连接线和第二连接线共面并且交替且重复地设置在第一方向上。
3.如权利要求1所述的半导体装置，其中：
每个第一电极包括被位于其上的第二电极暴露的第一焊盘区；
每个第二电极包括被位于其上的第一电极或串选择电极暴露的第二焊盘区；
当在平面图中观察时，第一焊盘区布置在第一方向上；
当在平面图中观察时，第二焊盘区布置在第一方向上并且在第二方向上与第一焊盘区相邻。
4.如权利要求3所述的半导体装置，其中：
每个第二电极包括具有第一宽度的电极部以及在第一方向上从电极部突出并且具有比第一宽度窄的第二宽度的突出部；
在连接区上，每个第一电极包括被位于其上的第二电极的突出部暴露的端部；
第一焊盘区处于第一电极的被第二电极的突出部暴露的端部处；
第二焊盘区处于第二电极的突出部处。
5.如权利要求3所述的半导体装置，其中，第一电极结构的第一焊盘区与第二电极结构的第一焊盘区相邻。
6.如权利要求3所述的半导体装置，其中，第一电极结构的第二焊盘区与第二电极结构的第二焊盘区相邻。
7.如权利要求5所述的半导体装置，所述半导体装置还包括：
第一接触件，分别结合到第一焊盘区；以及
第二接触件，分别结合到第二焊盘区，
其中，每条第一连接线连接在第二方向上彼此相邻的一些第一接触件，
其中，每条第二连接线连接在第二方向上彼此相邻的一些第二接触件。
8.如权利要求7所述的半导体装置，
其中，每条第二连接线包括：
第一连接部，在第二方向上延伸；以及
第二连接部，在远离单元阵列区的第一方向上从第一连接部的相对的端部突出，
其中，第二接触件结合到第二连接部。
9.如权利要求7所述的半导体装置，
其中，每条第二连接线包括：
第一连接部，在第二方向上延伸；以及
第二连接部，从第一连接部的相对的端部朝着单元阵列区突出，
其中，第二接触件结合到第二连接部。
10.如权利要求1所述的半导体装置，所述半导体装置还包括：
第一金属线，分别电连接到一些第一连接线和一些第二连接线；以及
第二金属线，分别电连接到其他的第一连接线和其他的第二连接线，
其中，第一金属线处于比第一连接线和第二连接线高的水平面处，
其中，第二金属线处于比第一金属线高的水平面处。
11.如权利要求10所述的半导体装置，其中，第一金属线和第二金属线包括不同的金属材料。
12.如权利要求11所述的半导体装置，其中，第一金属线和第二金属线分别包括钨和铜。
13.如权利要求10所述的半导体装置，其中，第一金属线和第二金属线中的每条包括L形结构。
14.如权利要求13所述的半导体装置，
其中，电连接到第一连接线的第一金属线与第一电极结构和第二电极结构中的一个电极结构叠置，
其中，电连接到第二连接线的第一金属线与第一电极结构和第二电极结构中的另一个电极结构叠置。
15.如权利要求14所述的半导体装置，
其中，电连接到第一连接线的第二金属线与第一电极结构和第二电极结构中的一个电极结构叠置，
其中，电连接到第二连接线的第二金属线与第一电极结构和第二电极结构中的另一个电极结构叠置。
16.如权利要求10所述的半导体装置，所述半导体装置还包括，
第一连接接触件，将第一连接线和第二连接线中的一些连接线连接到第一金属线；以及
第二连接接触件，将第一连接线和第二连接线中的其他连接线连接到第二金属线。
17.如权利要求16所述的半导体装置，
其中，当在平面图中观察时，第一连接接触件和第二连接接触件位于第一电极结构与第二电极结构之间，
其中，相比于靠近第一连接接触件，单元阵列区较靠近于第二连接接触件。
18.如权利要求1所述的半导体装置，所述半导体装置还包括：
第一竖直柱，位于单元阵列区上，以穿透第一电极结构和第二电极结构以及位于第一电极结构和第二电极结构上的第一串选择电极；
第二竖直柱，位于单元阵列区上，以穿透第一电极结构和第二电极结构以及位于第一电极结构和第二电极结构上的第二串选择电极；
虚设竖直柱，位于单元阵列区上并且位于第一串选择电极与第二串选择电极之间，虚设竖直柱穿透第一电极结构和第二电极结构。
19.如权利要求18所述的半导体装置，
其中，第一竖直柱包括在第二方向上以之字形布置的第一辅助竖直柱至第四辅助竖直柱，
其中，第二竖直柱包括在第二方向上以之字形布置的第五辅助竖直柱至第八辅助竖直柱。
20.一种半导体装置，所述半导体装置包括：
电极的第一堆叠件和第二堆叠件；
多条第一连接线，包括第一长度，所述多条第一连接线使电极的第一堆叠件的内部部分连接到电极的第二堆叠件的内部部分；以及
多条第二连接线，包括比第一长度长的第二长度，所述多条第二连接线使电极的第一堆叠件的外部部分连接到电极的第二堆叠件的外部部分。
21.如权利要求20所述的半导体装置，所述半导体装置还包括：
第一接触件，使第一连接线连接到第一堆叠件的内部部分和第二堆叠件的内部部分；以及
第二接触件，使第二连接线连接到第一堆叠件的外部部分和第二堆叠件的外部部分，
其中，第一堆叠件和第二堆叠件中的每个包括多个第一电极和多个第二电极，
其中，所述内部部分包括第一电极的上表面，
其中，所述外部部分包括第二电极的与第一电极的上表面不共面的上表面。
22.如权利要求21所述的半导体装置，其中，第一连接线的最上面的表面与第二连接线的最上面的表面共面。
23.如权利要求21所述的半导体装置，所述半导体装置还包括与第一连接线和第二连接线叠置的第一金属线和第二金属线，其中，第二金属线的最上面的表面与第一金属线的最上面的表面不共面。
24.如权利要求20所述的半导体装置，其中，第一堆叠件和第二堆叠件中的每个包括第一阶梯台阶形结构和第二阶梯台阶形结构，所述半导体装置还包括：
第一接触件，使第一连接线连接到处于第一阶梯台阶形结构和第二阶梯台阶形结构的多个第一水平面处的内部部分；以及
第二接触件，使第二连接线连接到处于第一阶梯台阶形结构和第二阶梯台阶形结构的与所述多个第一水平面不共面的多个第二水平面处的外部部分，其中，成对的第一接触件与相应成对的第二接触件横向地对齐。
25.如权利要求24所述的半导体装置，所述半导体装置还包括：
多条第一金属线，连接到第一连接线和第二连接线的第一组；以及
多条第二金属线，连接到第一连接线和第二连接线的第二组，
其中，第一金属线和第二金属线分别与第一组和第二组叠置，
其中，第二金属线的最上面的表面与第一金属线的最上面的表面不共面。
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