KR20040008424A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 활성영역을 길게 연결되도록 형성하고 비트라인 및 저장전극이 연결되어 셀을 형성하는 영역 이외에 상기 활성영역에 교차되어 지나가는 워드라인에는 네가티브 바이어스를 인가하여 소자분리 역할을 수행하도록 함으로써 다이 수를 증가시킬 수 있도록 하고 그에 따른 반도체소자의 생산성 및 수율을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법{A method for forming a semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 활성영역을 비트라인과 평행하게 형성하고 소자분리 영역이 형성되어야 할 부분의 게이트, 즉 워드라인에 다른 부분에 비하여 네가티브 바이어스를 인가함으로써 소자분리 영역의 역할을 하도록 한다.

현재, 반도체소자의 제조 공정에서 레이아웃 방법과 제조 공정은 각 비트라인에 연결된 2 개의 셀 씩 활성영역이 독립적으로 분리된 형태로 형성되므로 반도체소자의 다이 면적에서 셀이 차지하는 면적이 커지게 되며, 이는 한정된 실리콘 웨이퍼 면적에서 생산할 수 있는 다이의 수를 떨어뜨리게 된다.

따라서, 다이에서 셀이 차지하는 면적이 커질수록 동일한 기술일 경우 넷 다이 ( net die ) 측면에서 경쟁력이 떨어지고, 이는 생산원가를 올리는 결과를 초래한다.

또한, 각 셀의 3면이 소자분리 마스크를 이용하는 식각공정시 어택 ( attack )을 받으며, P-N 접합에 의한 공핍 ( depletion ) 영역을 가지게 되어, 셀에서 누설전류 ( leakage current ) 발생의 소오스로 작용하고 셀 트랜지스터의 리프레쉬 특성을 열화시키게 되는 문제점이 있다.

도 1 및 도 2 는 종래기술에 따른 반도체소자를 도시한 레이아웃도 및 단면도로서, 도 2 는 상기 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 것이다.

도 1를 참조하면, "I" 자 형태의 독립적인 활성영역(100)을 정의하는 소자분리 영역(200)을 형성하고, 상기 활성영역(100)에 교차하는 워드라인 영역(300), 즉 게이트 영역을 형성한다.

이때, 길이 방향의 상기 활성영역(100) 양끝간의 거리는 두 개의 워드라인 영역(300)이 지나 가는 거리만큼 이격되어 있다.

따라서, 상기 두 개의 워드라인 영역(300)이 지나는 영역의 하부에는 소자분리막이 형성되는 소자분리 영역(200)이 형성된다.

도 2를 참조하면, 반도체기판(11) 상부에 활성영역을 정의하는 소자분리막(13)을 형성한다.

그리고, 상기 반도체기판(11) 상부에 워드라인인 게이트(15)를 형성한다.

이때, 상기 게이트(15)는 폴리사이드층이나 금속층으로 증착하고 그 상부에 하드마스크층을 증착한 다음, 워드라인 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하고 워드라인을 형성하고 이를 마스크로 하여 상기 반도체기판(11)의 활성영역에 저농도의 불순물을 주입한 다음, 측벽에 절연막 스페이서(도시안됨)를 형성하고 이를 마스크로 하여 상기 반도체기판(11)에 고농도의 불순물을 주입하여 불순물 접합영역(17)을 형성한다.

본 발명은 이러한 종래기술의 문제점을 해결하기 위하여,

활성영역을 길게 연결되도록 형성하고 비트라인 및 저장전극이 연결되어 셀을 형성하는 영역 이외에 상기 활성영역에 교차되어 지나가는 워드라인에는 네가티브 바이어스를 인가하여 소자분리 역할을 수행하도록 함으로써 다이 수를 증가시킬 수 있도록 하고 그에 따른 반도체소자의 생산성 및 수율을 향상시킬 수 있도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자를 도시한 레이아웃도.

도 2 는 상기 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 반도체소자의 단면도.

도 3 은 본 발명의 실시예에 따른 반도체소자를 도시한 레이아웃도.

도 4 는 상기 도 3 의 ⓑ-ⓑ 절단면을 따라 도시한 반도체소자의 단면도.

< 도면의 주요 부분에 대한 부호 설명 >

11,21 : 반도체기판13 : 소자분리막

15,25,27 : 워드라인, 게이트17,23 : 불순물 접합영역

100,400 : 활성영역200,500 : 소자분리 영역

300,600,700 : 게이트 영역, 워드라인 영역

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,

비트라인 영역과 평행하고 워드라인에 교차된 막대형 활성영역을 정의하는 소자분리 영역을 형성하는 공정과,

종래의 활성영역 사이에 형성되는 워드라인에 네가티브 바이어스 전압을 인가하여 게이트 채널을 오프시키는 소자분리 영역을 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 3 및 도 4 는 본 발명의 실시예에 따른 반도체소자를 도시한 레이아웃도 및 단면도로서, 도 4 는 상기 도 3 의 ⓑ-ⓑ 절단면을 따라 도시한 것이다.

도 3을 참조하면, 워드라인 영역(600)에 교차하며 비트라인 영역(도시안됨)에 평행한 일자형의 활성영역(400)을 정의하는 소자분리 영역(500)을 형성한다.

이때, 상기 소자분리 영역(500)은 상기 활성영역(400)의 사이에 상기 활성영역(400)에 평행하게 형성될 비트라인 영역의 하측에 구비된다.

여기서, 상기 "600" 은 반도체소자의 활성영역에 형성되는 워드라인 영역들을 도시한 것이고, "700" 은 상기 활성영역(400)을 분리하는 역할을 하는 분리 활성영역 ( isolated active region )을 형성하기 위하여 네가티브 바이어스 전압이 인가된 워드라인을 도시한다.

도 4를 참조하면, 반도체기판(21) 상부에 활성영역을 정의하는 소자분리막(23)을 형성한다.

그리고, 상기 반도체기판(21) 상부에 워드라인인 게이트(25,27)를 형성한다.

이때, 상기 게이트(25,27)는 폴리사이드층이나 금속층으로 증착하고 그 상부에 하드마스크층을 증착한 다음, 워드라인 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하고 워드라인을 형성하고 이를 마스크로 하여 상기 반도체기판(21)의 활성영역에 저농도의 불순물을 주입한 다음, 측벽에 절연막 스페이서(도시안됨)를 형성하고 이를 마스크로 하여 상기 반도체기판(21)에 고농도의 불순물을 주입하여 불순물 접합영역(23)을 형성한다.

여기서, "25"는 상기 "600" 영역에 형성된 게이트를 도시하고, "27"은 상기 "700" 영역에 형성된 게이트로서, 게이트의 채널을 오프시켜 캐패시터와 캐패시터간의 게이트 오프 누설전류 발생을 방지하기 위하여 Vbb 와 같이 네가티브 바이어스 전압을 설정한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 더욱 높은 셀 효율을 증가시킬 수 있으며 각 셀에서 어택 ( attack ) 받는 소자분리 식각공정시 면적과 PN 접합의 공핍 면적을 33 퍼센트 이상 감소시킬 수 있어 소자의 누설전류 특성을 향상시키고 소자의 리프레쉬 특성을 향상시킬 수 있고 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (1)

1. 비트라인 영역과 평행하고 워드라인에 교차된 막대형 활성영역을 정의하는 소자분리 영역을 형성하는 공정과,

   종래의 활성영역 사이에 형성되는 워드라인에 네가티브 바이어스 전압을 인가하여 게이트 채널을 오프시키는 소자분리 영역을 형성하는 것을 특징으로 반도체소자의 제조방법.