KR20080003506A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 더욱 상세하게는 소자분리영역을 구비한 반도체 기판의 활성 영역 상부에 소자분리영역 말단부와 소자분리영역이 개구된 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정으로 활성 영역 말단부와 소자분리영역을 제거하여 활성 영역 말단부에 단차를 형성하는 단계; 상기 단차를 가지는 활성 영역 상부에 활성 영역의 내측 부분이 개구된 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 활성 영역에 대한 식각 공정을 수행하여 리세스 게이트용 트렌치를 형성하는 단계; 및 상기 리세스 게이트용 트렌치 상부에 워드 라인 패턴을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.

Description

반도체 소자의 트랜지스터 제조 방법{Method for Manufacturing Transistor of Semiconductor Device}
도 1a 내지 도 1f는 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 개략도이다.
< 도면의 주요 부분에 대한 간단한 설명 >
1: 반도체 기판 3: 소자분리영역
5: 제1 포토레지스트 패턴 7: 활성 영역 말단부의 단차
9: 제2 포토레지스트 패턴 11: 리세스 게이트용 트렌치
13: 워드 라인 15: 랜딩 플러그
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
메모리 반도체 소자의 고집적화가 급격히 진행됨에 따라, 디램(DRAM)의 집적도를 높이기 위하여 셀 트랜지스터의 크기를 감소시키는 기술 개발이 절실히 요구되고 있다.
아울러, 소자 제조 원가를 감소시키고 가격 경쟁력을 높이기 위하여 디램 제 조 시 사용되는 실리콘 웨이퍼 크기가 점차 증가하면서, 반도체 제조 장비의 단위 생산량이 대형화되고 있다. 반면에, 집적도를 높이기 위한 셀 트랜지스터의 크기의 소형화로 콘택(contact) 면적이 감소되면서, 콘택 저항은 증가되었다.
종래 콘택 저항을 감소시키기 위하여 유효 채널 길이를 확보할 수 있는 다양한 방법이 개발되었다. 예를 들면, 반도체 기판의 활성 영역 일부를 식각하여 리세스 채널 게이트(recess channel gate) 트랜지스터 또는 STAR(step-gated asymmetry recess) 게이트 트랜지스터를 형성하는 방법이다.
하지만, 이와 같은 종래 기술은 소자 크기가 점차 감소하면서 게이트 간 공간 확보가 더욱 어렵게 됨에 따라, 짧은 채널 영역에 대한 단점이 항상 존재한다. 이에 따라, 문턱 전압 마진이 축소되고, 누설 전류가 증가되면서 트랜지스터의 신뢰성은 여전히 낮다.
본 발명에서는 활성 영역 말단부에 단차를 형성하고, 활성 영역 내측에 리세스 게이트 구조를 형성하는 단계를 포함함으로써, 채널 게이트 영역을 확보할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여,
본 발명에서는
소자분리영역을 구비한 반도체 기판의 활성 영역 상부에 소자분리영역 말단부와 소자분리영역이 개구된 제1 포토레지스트 패턴을 형성하는 단계;
상기 제1 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정으로 활성 영역 말단부와 소자분리영역을 제거하여 활성 영역 말단부에 단차를 형성하는 단계;
상기 단차를 가지는 활성 영역 상부에 활성 영역의 내측 부분이 개구된 제2 포토레지스트 패턴을 형성하는 단계
상기 제2 포토레지스트 패턴을 식각 마스크로 상기 활성 영역에 대한 식각 공정을 수행하여 리세스 게이트용 트렌치를 형성하는 단계; 및
상기 리세스 게이트용 트렌치 상부에 워드 라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법을 제공한다.
상기 방법과 같이 본 발명에서는 워드라인이 형성되는 활성 영역 상부의 말단부에 단차를 가지는 STAR 구조를 형성하고, 활성 영역 내측에 리세스 게이트용 트렌치를 형성함으로써, 스토리지 노드(storage node)의 콘택(contact) 면적이 증가하여콘택 저항이 감소한다. 즉, 트랜지스터 동작에 필요한 채널 길이를 확보할 수 있기 때문에, 워드라인의 러닝 타임을 개선할 수 있고, 전하 저장의 지속 시간을 증가시켜 메모리 소자의 리프레쉬 특성 향상 및 전력 소모를 감소시킬 수 있으므로 최종 소자 수율을 향상시킬 수 있다.
이하, 도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 소자분리영역(3)을 구비한 반도체 기판(1) 상부에 제1 포토레지스트층(미도시)을 형성한 다음, 사진식각공정을 수행하여 도 1b에 도시한 바 와 같이 소자분리영역의 말단부와 소자분리영역이 모두 개구된 제1 포토레지스트 패턴(5)을 형성한다.
이때, 상기 제1 포토레지스트 패턴은 활성 영역과 폭(W)은 동일하나, 길이(L)가 약 100∼200Å 작게 형성되는 것이 바람직하다.
이어서, 상기 도 1b의 제1 포토레지스트 패턴(5)을 식각 마스크로 이용하는 건식 식각 공정을 수행하여 활성 영역 말단부와 소자분리영역을 제거하면, 도 1c에 도시한 바와 같이 활성 영역 말단부에 단차(7)가 형성된다.
이때, 상기 식각 공정은 반도체 기판 표면에서부터 약 100∼300Å 깊이를 식각 타겟으로 설정하고, 식각 선택비가 낮은 건식 식각 공정 조건 하에서 수행된다.
이어서, 상기 도 1c의 단차(7)를 가지는 활성 영역과 소자분리영역(3)을 포함하는 전면에 제2 포토레지스트층(미도시)을 형성한 다음, 사진식각공정을 수행하여 도 1d에 도시한 바와 같이 활성 영역의 내측 부분이 개구된 제2 포토레지스트 패턴(9)을 형성한다.
상기 도 1d의 포토레지스트 패턴(9)을 식각 마스크로 상기 활성 영역에 대한 식각 공정을 수행하여 도 1e에 도시한 바와 같이 리세스 게이트용 트렌치(11)를 형성한다.
이때, 상기 식각 공정은 반도체 기판 표면에서부터 약 1000∼2000Å의 깊이를 식각 타겟으로 설정하고, 반도체 기판에 대한 식각 선택비가 높은 건식 식각 조건 하에서 수행된다.
그 다음, 상기 도 1e의 리세스 게이트용 트렌치를 포함하는 전면에 게이트 산화막(미도시), 게이트 도전층(미도시) 및 하드마스크막(미도시)을 순차적으로 적층한 다음, 식각 공정을 수행하여 도 1f에 나타낸 바와 같이 워드라인 패턴(13)을 형성한다.
후속 공정으로 상기 결과물 전면에 다결정 실리콘층을 형성함으로써 랜딩 플러그(15)을 형성한다.
이와 같은 본 발명의 방법에 의해 형성된 트랜지스터는 활성 영역 말단부에 STAR 구조를 포함할 뿐만 아니라, 활성 영역 내측에 리세스 게이트 구조를 포함하고 있으므로, 트랜지스터 동작을 안정하게 수행하는데 필요한 채널 게이트 영역을 확보할 수 있다. 따라서, 후속 공정 시 필요한 공정 마진을 얻을 수 있으므로 메모리 소자의 리프레쉬 특성 향상 및 전력 소모를 감소시킬 수 있다.
상기에서 살펴본 바와 같이, 본 발명의 방법에 의해 제조된 활성 영역 말단부의 단차와 활성 영역 내측의 리세스 게이트 구조를 포함하는 트랜지스터의 경우, 스토리지 노드의 콘택 면적 증가로 콘택 저항이 감소하는 등 트랜지스터 동작에 필요한 채널 길이를 확보할 수 있으므로, 소자 효율을 증가시킬 수 있다.

Claims (4)

  1. 소자분리영역을 구비한 반도체 기판의 활성 영역 상부에 소자분리영역 말단부와 소자분리영역이 개구된 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정으로 활성 영역 말단부와 소자분리영역을 제거하여 활성 영역 말단부에 단차를 형성하는 단계;
    상기 단차를 가지는 활성 영역 상부에 활성 영역의 내측 부분이 개구된 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각 마스크로 상기 활성 영역에 대한 식각 공정을 수행하여 리세스 게이트용 트렌치를 형성하는 단계; 및
    상기 리세스 게이트용 트렌치 상부에 워드라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 제1 포토레지스트 패턴은 활성 영역에 비하여 길이가 100∼200Å 작은 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 활성 영역 말단부에 단차를 형성하기 위한 식각 공정은 반도체 기판 표 면에서부터 약 100∼300Å의 깊이까지를 식각 타겟으로 설정한 건식 식각 공정 조건하에서 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 리세스 게이트용 트렌치를 형성하기 위한 식각 공정은 반도체 기판 표면에서부터 약 1000∼2000Å의 깊이까지를 식각 타겟으로 설정한 건식 식각 공정 조건하에서 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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