DE102020107290B4 - Integrierte Schaltungsvorrichtung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Integrierte Schaltungsvorrichtung (10), umfassend:
eine Mehrzahl von Leiterbahnen (160), die sich in einer horizontalen Richtung parallel zu einer Hauptoberfläche (102M) eines Substrats (102) erstrecken und einander in einer vertikalen Richtung vertikal zur Hauptoberfläche (102M) des Substrats (102) überlappen, auf dem Substrat (102);
eine Mehrzahl von Isolierschichten (110), jeweils zwischen zwei benachbarten Leiterbahnen (160) der Mehrzahl von Leiterbahnen (160), um sich in horizontaler Richtung zu erstrecken;
eine Kanalschicht (150), die sich in vertikaler Richtung in einem Kanalloch (CCH) erstreckt, das durch die Mehrzahl von Leiterbahnen (160) und die Mehrzahl von Isolierschichten (110) verläuft; und
eine Mehrzahl von äußeren dielektrischen Blockierschichten (130), wobei jeweils eine äußere dielektrische Blockierschicht (130) eine entsprechende Leiterbahn (160) umgibt und sich jeweils zwischen der Mehrzahl von Leiterbahnen (160) und der Kanalschicht (150) befindet, in mindestens einigen der mehreren Leiterbahnen (160),
wobei eine Weite in horizontaler Richtung einer jeweiligen der mehreren äußeren dielektrischen Blockierschichten (130) sich zur Hauptoberfläche (102M) des Substrats (102) hin erhöht.

Description

  • STAND DER TECHNIK
  • Das erfinderische Konzept bezieht sich auf eine integrierte Schaltungsvorrichtung und auf ein Verfahren zu deren Herstellung und insbesondere auf eine integrierte Schaltungsvorrichtung, die ein nichtflüchtiges vertikales Speicherbauelement aufweist, und ein Verfahren zur Herstellung der integrierten Schaltungsvorrichtung.
  • Zur Erzielung eines verbesserten Leistungsverhaltens und eines erschwinglicheren Preises kann es vorteilhaft sein, einen Integrationsgrad jeder integrierten Schaltungsvorrichtung zu erhöhen. Zum Beispiel ist ein Integrationsgrad jedes Speicherbauelements ein wesentlicher Faktor für die Produktpreisbildung. Ein Integrationsgrad jedes zweidimensionalen (2D) Speicherbauelements bestimmt sich in erster Linie aus einer von einer Einheitsspeicherzelle beanspruchten Fläche und wird somit stark vom technologischen Niveau der Mikrostrukturierung beeinflusst. Da die zur Ausbildung einer Mikrostruktur benötigte Technik teuer und die Fläche eines Chip-Die begrenzt ist, erhöht sich zwar der Integrationsgrad eines jeden 2D-Speicherbauelements, bleibt aber dennoch begrenzt. Zur Verbesserung der Speicherintegration wurden vertikale Speicherbauelemente mit einer dreidimensionalen (3D) Struktur entwickelt.
  • Weiterer Stand der Technik ist aus der US 2019 / 0 067 321 A1 und der US 2012 / 0 261 827 A1 bekannt.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die vorliegende Erfindung löst die Aufgabe, eine integrierte Schaltungsvorrichtung und ein Verfahren zu deren Herstellung vorzusehen, welche optimiert sind.
  • Diese Aufgabe wird durch den Gegenstand des Anspruchs 1, des Anspruchs 11, des Anspruchs 16 und das Verfahren des Anspruchs 21 gelöst.
  • Die erfinderischen Konzepte stellen eine integrierte Schaltungsvorrichtung, in der eine dielektrische Blockierschicht sowohl in der Innenseite als auch in der Außenseite eines Kanallochs in einem vertikalen Speicherbauelement, das eine dreidimensionale (3D) Struktur aufweist und das Kanalloch mit hohem Seitenverhältnis umfasst, vorgesehen wird, und ein Verfahren zur Herstellung der integrierten Schaltungsvorrichtung bereit.
  • Die erfinderischen Konzepte sind nicht auf die obigen Ausführungen beschränkt, sondern dem durchschnittlichen Fachmann werden aus den nachfolgenden Beschreibungen weitere, hier nicht beschriebene Vorteile deutlich werden.
  • Gemäß einem Aspekt der erfinderischen Konzepte wird eine integrierte Schaltungsvorrichtung bereitgestellt, die umfasst: eine Mehrzahl von Leiterbahnen, die sich in einer horizontalen Richtung parallel zu einer Hauptoberfläche eines Substrats erstrecken und einander in einer vertikalen Richtung vertikal zur Hauptoberfläche überlappen, auf dem Substrat; eine Mehrzahl von Isolierschichten, jeweils zwischen zwei benachbarten Leiterbahnen der Mehrzahl von Leiterbahnen, um sich in horizontaler Richtung zu erstrecken; eine Kanalschicht, die sich in vertikaler Richtung in einem Kanalloch erstreckt, das durch die Mehrzahl von Leiterbahnen und die Mehrzahl von Isolierschichten verläuft; und eine Mehrzahl von äußeren dielektrischen Blockierschichten zwischen der Mehrzahl von Leiterbahnen und der Kanalschicht, in mindestens einigen der mehreren Leiterbahnen, wobei eine Weite jeder der mehreren äußeren dielektrischen Blockierschichten in horizontaler Richtung sich zur Hauptoberfläche hin erhöht.
  • Gemäß einem anderen Aspekt der erfinderischen Konzepte wird eine integrierte Schaltungsvorrichtung bereitgestellt, die umfasst: eine erste Stapelstruktur, die eine Mehrzahl von ersten Leiterbahnen umfasst, die sich in einer ersten Richtung parallel zu einer Hauptoberfläche eines Substrats erstrecken und einander in einer vertikalen Richtung vertikal zur Hauptoberfläche überlappen, auf dem Substrat; eine zweite Stapelstruktur, die eine Mehrzahl von zweiten Leiterbahnen umfasst, die sich in der ersten Richtung parallel zur Hauptoberfläche des Substrats erstrecken und einander in der vertikalen Richtung vertikal zur Hauptoberfläche überlappen, auf der ersten Stapelstruktur, eine Kanalschicht, die sich in vertikaler Richtung in einem Kanalloch erstreckt, das durch die erste und die zweite Stapelstruktur verläuft; und eine Mehrzahl von äußeren dielektrischen Blockierschichten zwischen der Mehrzahl von ersten und zweiten Leiterbahnen und der Kanalschicht, in allen der mehreren ersten Leiterbahnen und mindestens einigen der mehreren zweiten Leiterbahnen, wobei eine Weite jeder der mehreren äußeren dielektrischen Blockierschichten in horizontaler Richtung sich zur Hauptoberfläche hin erhöht.
  • Gemäß einem anderen Aspekt der erfinderischen Konzepte wird eine integrierte Schaltungsvorrichtung bereitgestellt, die umfasst: eine Mehrzahl von Leiterbahnen, die sich in einer horizontalen Richtung parallel zu einer Hauptoberfläche eines Substrats erstrecken und einander in einer vertikalen Richtung vertikal zur Hauptoberfläche überlappen, auf dem Substrat; eine Mehrzahl von Isolierschichten, jeweils zwischen zwei benachbarten Leiterbahnen der Mehrzahl von Leiterbahnen, um sich in horizontaler Richtung zu erstrecken; eine Kanalschicht, die sich in vertikaler Richtung in einem Kanalloch erstreckt, das durch die Mehrzahl von Leiterbahnen und die Mehrzahl von Isolierschichten verläuft; eine Ladungsspeicherschicht und eine erste dielektrische Blockierschicht, die sich jeweils in einer Ausdehnungsrichtung der Kanalschicht zwischen der Mehrzahl von Leiterbahnen und der Kanalschicht erstrecken, im Kanalloch; und eine Mehrzahl von zweiten dielektrischen Blockierschichten zwischen der Mehrzahl von Leiterbahnen und der ersten dielektrischen Blockierschicht und zwischen der Mehrzahl von Leiterbahnen und der Mehrzahl von Isolierschichten, in mindestens einigen der mehreren Leiterbahnen, wobei, in Bezug auf das Kanalloch, eine erste Weite einer zweiten dielektrischen Blockierschicht einer als Speicherzelle arbeitenden obersten Leiterbahn aus der Mehrzahl von Leiterbahnen in der horizontalen Richtung eingestellt wird, eine zweite Weite einer zweiten dielektrischen Blockierschicht einer als Speicherzelle arbeitenden untersten Leiterbahn aus der Mehrzahl von Leiterbahnen in der horizontalen Richtung eingestellt wird, eine dritte Weite einer zweiten dielektrischen Blockierschicht einer mittleren Leiterbahn, die der obersten Leiterbahn und der untersten Leiterbahn in vertikaler Richtung am nächsten ist, in der horizontalen Richtung eingestellt wird, die dritte Weite größer als die erste Weite ist, und die zweite Weite größer als die dritte Weite ist.
  • Gemäß einem anderen Aspekt der erfinderischen Konzepte wird ein Verfahren einer integrierten Schaltungsvorrichtung bereitgestellt, wobei das Verfahren umfasst: Ausbilden einer Struktur, bei der eine Mehrzahl von Isolierschichten und eine Mehrzahl von Opferschichten abwechselnd gestapelt sind, auf einem Substrat; Ausbilden eines Kanallochs, das durch die Struktur verläuft; sequenzielles Ausbilden einer ersten dielektrischen Blockierschicht, einer Ladungsspeicherschicht und einer dielektrischen Tunnelschicht, im Kanalloch; Ausbilden einer Kanalschicht auf der dielektrischen Tunnelschicht, im Kanalloch; Ausbilden eines Leiterbahnraums zwischen zwei benachbarten Isolierschichten der Mehrzahl von Isolierschichten durch Entfernen der Mehrzahl von Opferschichten; Ausbilden einer zweiten vorläufigen dielektrischen Blockierschicht, die eine Innenwand des Leiterbahnraums formtreu bedeckt; Entfernen eines Teils der zweiten vorläufigen dielektrischen Blockierschicht, um die zweite vorläufige dielektrische Blockierschicht in eine Mehrzahl von zweiten dielektrischen Blockierschichten zu trennen; und Ausbilden einer in den Leiterbahnraum eingefüllten Leiterbahn, wobei eine Weite jeder der mehreren zweiten dielektrischen Blockierschichten in horizontaler Richtung sich zum Substrat hin erhöht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der erfinderischen Konzepte lassen sich besser verstehen anhand der detaillierten Beschreibung, die im Zusammenhang mit den beigefügten Zeichnungen zu lesen ist, in denen:
    • 1 ein Äquivalenzschaltbild einer Speicherzellenanordnung einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform ist;
    • 2 eine Draufsicht zur Darstellung einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform ist;
    • 3A eine Querschnittsansicht entlang der Linie X1-X1' von 2 ist, und 3B bis 3E vergrößerte Querschnittsansichten der entsprechenden strichpunktierten Bereiche BX1 bis BX4 von 3A sind;
    • 4 bis 6 vergrößerte Querschnittsansichten einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform sind;
    • 7A eine Querschnittsansicht einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform ist, und 7B und 7C vergrößerte Querschnittsansichten der entsprechenden strichpunktierten Bereiche BX1 und BX2 von 7A sind;
    • 8A eine Draufsicht einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform ist, 8B eine Querschnittsansicht entlang der Linie K1-K1' von 8A ist und 8C eine Querschnittsansicht gemäß einer anderen Ausführungsform entlang der Linie K1-K1' von 8A ist;
    • 9A bis 9I Querschnittsansichten zur Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltungsvorrichtung in einer Prozessabfolge sind, gemäß einer Ausführungsform;
    • 10A bis 10C Querschnittsansichten zur Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltungsvorrichtung in einer Prozessabfolge sind, gemäß einer Ausführungsform;
    • 11A bis 11C Querschnittsansichten zur Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltungsvorrichtung in einer Prozessabfolge sind, gemäß einer Ausführungsform; und
    • 12 ein Blockschaltbild einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform ist.
  • DETAILBESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Nachstehend werden Ausführungsformen unter Bezugnahme auf die Begleitzeichnungen im Detail beschrieben.
  • 1 ist ein Äquivalenzschaltbild einer Speicherzellenanordnung einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform.
  • In 1 ist ein Äquivalenzschaltbild eines vertikalen NAND-Flash-Speicherbauelements mit einer vertikalen Kanalstruktur dargestellt.
  • Eine Speicherzellenanordnung MCA kann eine Mehrzahl von Speicherzellenreihen (Strings) MS aufweisen. Die Speicherzellenanordnung MCA kann eine Mehrzahl von Bitleitungen BL (BL1 bis BLm), eine Mehrzahl von Wortleitungen WL (WL1 bis WLn), mindestens eine Stringauswahlleitung SSL, mindestens eine Masseauswahlleitung GSL und/oder eine Common-Source-Leitung CSL aufweisen. Die mehreren Speicherzellenstrings MS können zwischen der Mehrzahl von Bitleitungen BL (BL1 bis BLm) und der Common-Source-Leitung CSL vorgesehen sein.
  • Die mehreren Speicherzellenstrings MS können jeweils einen Stringauswahltransistor SST, einen Masseauswahltransistor GST und/oder eine Mehrzahl von Speicherzellentransistoren MC1 bis MCn aufweisen. Ein Drain-Bereich des Stringauswahltransistors SST kann mit einer entsprechenden Bitleitung der Bitleitungen BL (BL1 bis BLm) verbunden sein, und ein Source-Bereich des Masseauswahltransistors GST kann mit der Common-Source-Leitung CSL verbunden sein. Die Common-Source-Leitung CSL kann ein Bereich sein, der mit Source-Bereichen mehrerer Masseauswahltransistoren GST zusammengeschlossen ist.
  • Der Stringauswahltransistor SST kann mit der Stringauswahlleitung SSL verbunden sein, und der Masseauswahltransistor GST kann mit der Masseauswahlleitung GSL verbunden sein. Die mehreren Speicherzellentransistoren MC1 bis MCn können mit den mehreren Wortleitungen WL (WL1 bis WLn) jeweils verbunden sein.
  • 2 ist eine Draufsicht zur Darstellung einer integrierten Schaltungsvorrichtung 10 gemäß einer Ausführungsform, 3A ist eine Querschnittsansicht entlang der Linie X1-X1' von 2 und 3B bis 3E sind vergrößerte Querschnittsansichten der entsprechenden strichpunktierten Bereiche BX1 bis BX4 von 3A.
  • Wie in 2 und 3A zu sehen, kann die integrierte Schaltungsvorrichtung 10 ein Substrat 102 umfassen, das einen aktiven Bereich AC aufweist, und auf dem aktiven Bereich AC des Substrats 102 kann eine Speicherzellenanordnung MCA vorgesehen sein. Die Speicherzellenanordnung MCA kann eine Schaltungskonfiguration aufweisen wie oben unter Verweis auf 1 beschrieben.
  • Das Substrat 102 kann eine Hauptoberfläche 102M aufweisen, die sich in einer X-Richtung und einer Y-Richtung erstreckt. Das Substrat 102 kann in einigen Ausführungsformen Silizium (Si), Germanium (Ge) oder Siliziumgermanium (SiGe) umfassen. In einigen anderen Ausführungsformen kann das Substrat 102 ein Silicon-on-Insulator-(SOI)-Substrat oder ein Germanium-on-Insulator-(GeOI)-Substrat umfassen.
  • Mehrere Leiterbahnen 160 können sich entlang einer X-Y-Ebene in einer horizontalen Richtung parallel zur Hauptoberfläche 102M auf dem Substrat 102 erstrecken und können abständig zueinander so angeordnet sein, dass sie einander in einer Z-Richtung vertikal zur Hauptoberfläche 102M des Substrats 102 überlappen. Eine Mehrzahl von Isolierschichten 110 kann sich in einer horizontalen Richtung auf dem Substrat 102 erstrecken. Jede der mehreren Isolierschichten 110 kann zwischen zwei benachbarten Leiterbahnen 160 der Mehrzahl von Leiterbahnen 160 angeordnet sein.
  • Es kann eine Mehrzahl von Kanallöchern CHH ausgebildet sein, die durch die mehreren Leiterbahnen 160 und die mehreren Isolierschichten 110 verlaufen, und mehrere Kanalstrukturen CHS können sich in einer vertikalen Richtung (Z-Richtung) in den mehreren Kanallöchern CHH erstrecken. Die mehreren Kanalstrukturen CHS können jeweils eine Halbleiterstruktur 120, die mit dem Substrat 102 in Kontakt steht und teilweise in ein entsprechendes Kanalloch CHH gefüllt ist, eine Kanalschicht 150, die mit der Halbleiterstruktur 120 in Kontakt steht und sich in einer vertikalen Richtung (Z-Richtung) im entsprechenden Kanalloch CHH erstreckt, eine vergrabene Isolierschicht 156, die in einen Innenraum der Kanalschicht 150 gefüllt ist, und einen Drain-Bereich 158, der mit der Kanalschicht 150 in Kontakt steht und in einen oberen Teil eines Eingangs des entsprechenden Kanallochs CHH gefüllt ist, umfassen.
  • Jedes der mehreren Kanallöcher CHH kann eine sich verjüngende Form aufweisen, deren Durchmesser zur Hauptoberfläche 102M des Substrats 102 hin allmählich kleiner wird. Das heißt, der Durchmesser einer oberseitigen Fläche jedes Kanallochs CHH kann so eingestellt sein, dass er größer ist als der Durchmesser einer unterseitigen Fläche eines entsprechenden Kanallochs CHH. Mit steigender Anzahl von Leiterbahnen 160 und Isolierschichten 110 kann sich dieses Erscheinungsbild weiter akzentuieren.
  • In einigen Ausführungsformen kann die Kanalschicht 150 eine Zylinderform aufweisen, die einen Innenraum aufweist, und der Innenraum der Kanalschicht 150 kann mit der vergrabenen Isolierschicht 156 gefüllt sein. Die Kanalschicht 150 kann dotiertes Polysilizium oder undotiertes Polysilizium aufweisen. Die vergrabene Isolierschicht 156 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination derselben umfassen. In einigen Ausführungsformen kann die vergrabene Isolierschicht 156 weggelassen sein, und in diesem Fall kann die Kanalschicht 150 eine Säulenstruktur ohne Innenraum aufweisen. Der Drain-Bereich 158 kann dotiertes Polysilizium umfassen. Mehrere Drain-Bereiche 158 können über eine Isolierstruktur 114 gegeneinander isoliert sein. Die Isolierstruktur 114 kann Oxid, Nitrid oder eine Kombination derselben umfassen.
  • Die mehreren Kanalstrukturen CHS können entsprechend mehrere Gateisolierschichten 140 umfassen. Jede der mehreren Gateisolierschichten 140 kann eine dielektrische Tunnelschicht 145, eine Ladungsspeicherschicht 143 und eine erste dielektrische Blockierschicht 141, in der genannten Reihenfolge ab der Kanalschicht 150, umfassen.
  • Die dielektrische Tunnelschicht 145 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Hafniumoxid, Hafniumsiliziumoxid, Aluminiumoxid und/oder Zirkoniumoxid umfassen.
  • Die Ladungsspeicherschicht 143 kann eine leitende Charge-Trapping- oder Floating-Gate-Schicht umfassen. Wenn die Ladungsspeicherschicht 143 eine leitende Floating-Gate-Schicht umfasst, kann die Ladungsspeicherschicht 143 zum Beispiel Polysilizium umfassen. Wenn die Ladungsspeicherschicht 143 eine Charge-Trapping-Schicht umfasst, kann die Ladungsspeicherschicht 143 zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Hafniumoxid, Zirkoniumoxid, Tantaloxid, Titanoxid, Aluminiumoxid und/oder Aluminium-Gallium-Oxid umfassen.
  • Die erste dielektrische Blockierschicht 141 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder ein hochdielektrisches Material umfassen. Eine Dielektrizitätskonstante eines in der ersten dielektrischen Blockierschicht 141 enthaltenen Materials kann höher sein als die Dielektrizitätskonstante eines in der dielektrischen Tunnelschicht 145 enthaltenen Materials. Die erste dielektrische Blockierschicht 141 kann in jedem der Kanallöcher CHH vorgesehen sein und kann somit als innere dielektrische Blockierschicht bezeichnet werden.
  • Jede der mehreren Gateisolierschichten 140 kann sich entlang einer geraden Linie, die in einer Abstandsrichtung zum Substrat 102 verläuft, in einem entsprechenden Kanalloch CHH erstrecken, und eine Weite jeder Gateisolierschicht 140 in einer horizontalen Richtung kann sich zur Hauptoberfläche 102M des Substrats 102 hin verringern. Das heißt, die dielektrische Tunnelschicht 145, die Ladungsspeicherschicht 143 und die erste dielektrische Blockierschicht 141 in jeder der mehreren Gateisolierschichten 140 können die gleichen Eigenschaften aufweisen. Eine Weite der ersten dielektrischen Blockierschicht 141 in einer horizontalen Richtung kann sich beispielsweise zur Hauptoberfläche 102M des Substrats 102 hin verringern.
  • Eine zweite dielektrische Blockierschicht 130, die einen Teil der ersten dielektrischen Blockierschicht 141 umgibt, und eine Leiterbahn 160 können zwischen zwei benachbarten Isolierschichten 110 der mehreren Isolierschichten 110 vorgesehen sein. Die zweite dielektrische Blockierschicht 130 kann im Wesentlichen das gleiche Material wie die erste dielektrische Blockierschicht 141 umfassen. Eine Ätzrate der zweiten dielektrischen Blockierschicht 130 kann sich jedoch von der Ätzrate der ersten dielektrischen Blockierschicht 141 unterscheiden. Das heißt, eine Dichte der zweiten dielektrischen Blockierschicht 130 kann sich von der Dichte der ersten dielektrischen Blockierschicht 141 unterscheiden. Die zweite dielektrische Blockierschicht 130 kann außerhalb eines entsprechenden Kanallochs CHH vorgesehen sein und kann somit als äußere dielektrische Blockierschicht bezeichnet werden. Die zweite dielektrische Blockierschicht 130 wird nachstehend im Detail beschrieben.
  • Eine Weite der mehreren Leiterbahnen 160 und der mehreren Isolierschichten 110 in einer ersten horizontalen Richtung (X-Richtung) kann jeweils durch die mehreren Wortleitungstrennbereiche WLC begrenzt werden. Die mehreren Leiterbahnen 160 können mit Hilfe der mehreren Wortleitungstrennbereiche WLC wiederholt in einem bestimmten Intervall zueinander beabstandet angeordnet werden.
  • Mehrere Common-Source-Bereiche CSR können sich in einer zweiten horizontalen Richtung (Y-Richtung) auf dem Substrat 102 erstrecken. Die mehreren Common-Source-Bereiche CSR können jeweils eine Fremdatomzone sein, in der Fremdatome in hoher Konzentration dotiert werden. Einige der mehreren Wortleitungstrennbereiche WLC können mit einer Common-Source-Struktur CSP gefüllt sein. Die Common-Source-Struktur CSP kann die in 1 dargestellte Common-Source-Leitung CSL ausgestalten. Die Common-Source-Struktur CSP kann sich in der zweiten horizontalen Richtung (Y-Richtung) entlang in den mehreren Common-Source-Bereichen CSR erstrecken.
  • In jedem der mehreren Wortleitungstrennbereiche WLC kann ein Isolationsabstandshalter 170 vorgesehen sein, der eine Seitenwand der Common-Source-Struktur CSP bedeckt. Der Isolationsabstandshalter 170 kann die Common-Source-Struktur CSP gegen die mehreren Leiterbahnen 160 elektrisch isolieren. Die Common-Source-Struktur CSP und der Isolationsabstandshalter 170 können mit einer Abdeck-Isolierschicht 172 überdeckt sein.
  • Die Common-Source-Struktur CSP kann Metall wie Wolfram, Kupfer oder Aluminium, leitfähiges Nitrid wie Titannitrid oder Tantalnitrid, Übergangsmetall wie Titan oder Tantal, oder eine Kombination derselben umfassen. Sowohl der Isolationsabstandshalter 170 als auch die Abdeck-Isolierschicht 172 können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination derselben umfassen. Eine Metallsilizidschicht (nicht dargestellt) zur Verminderung eines Kontaktwiderstands kann zwischen jedem der Common-Source-Bereiche CSR und der Common-Source-Struktur CSP angeordnet sein.
  • Die mehreren Leiterbahnen 160 zwischen zwei benachbarten Wortleitungstrennbereichen WLC können die Masseauswahlleitung GSL, die mehreren Wortleitungen WL (WL1 bis WLn) und die Stringauswahlleitung SSL ausgestalten, wie jeweils oben unter Verweis auf 1 beschrieben. Die Anzahl der in Z-Richtung auf dem Substrat 102 gestapelten Leiterbahnen 160 kann je nach Fall unterschiedlich bestimmt werden. Beispielsweise kann eine nah am Substrat 102 gelegene Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 die Masseauswahlleitung GSL ausgestalten. Auch kann jede der zwei am weitesten vom Substrat 102 entfernten Leiterbahnen 160 aus der Mehrzahl von Leiterbahnen 160 die Stringauswahlleitung SSL ausgestalten. Die Stringauswahlleitung SSL kann Teilabschnitte umfassen, die über einen Stringauswahlleitungs-Trennbereich SSLC zueinander beabstandet sind. Der Stringauswahlleitungs-Trennbereich SSLC kann von der Isolierschicht 184 bedeckt sein. Die Isolierschicht 184 kann Oxid, Nitrid, einen Luftspalt oder eine Kombination derselben umfassen.
  • In der Speicherzellenanordnung MCA kann sich eine Mehrzahl von Bitleitungen BL in der ersten horizontalen Richtung (X-Richtung) auf der Mehrzahl von Kanalstrukturen CHS erstrecken. Zwischen den mehreren Bitleitungen BL und den mehreren Kanalstrukturen CHS können mehre Bitleitungskontaktstellen 182 angeordnet sein. Ein Drain-Bereich 158 jeder der mehreren Kanalstrukturen CHS kann über eine entsprechende Bitleitungskontaktstelle 182 jeweils mit einer entsprechenden Bitleitung BL aus der Mehrzahl von Bitleitungen BL verbunden sein. Die mehreren Bitleitungskontaktstellen 182 können über die Isolierschicht 180 gegeneinander isoliert sein. Die Isolierschicht 180 kann Oxid, Nitrid oder eine Kombination derselben umfassen.
  • Wie in 3B bis 3E dargestellt, erhöht sich eine Weite jeder der mehreren zweiten dielektrischen Blockierschichten 130 in einer horizontalen Richtung zur vertikal zur Hauptoberfläche 102M des Substrats 102 gelegenen Z-Richtung hin.
  • Jede der mehreren Leiterbahnen 160 kann eine umlaufende leitende Schicht 161 und eine mittlere leitende Schicht 163 umfassen. Die umlaufende leitende Schicht 161 kann Metallsilizid wie Wolframsilizid, Nickelsilizid, Kobaltsilizid oder Tantalsilizid umfassen. Die mittlere leitende Schicht 163 kann dotiertes Polysilizium oder Metall wie Wolfram, Nickel, Kobalt oder Tantal umfassen.
  • Die integrierte Schaltungsvorrichtung 10 kann die zwischen der Mehrzahl von Leiterbahnen 160 und der ersten dielektrischen Blockierschicht 141 angeordneten mehreren zweiten dielektrischen Blockierschichten 130 in mindestens einigen der mehreren Leiterbahnen 160 aufweisen. Beispielsweise kann jede der zweiten dielektrischen Blockierschichten 130 zwischen zwei benachbarten Isolierschichten 110 der mehreren Isolierschichten 110 so vorgesehen sein, dass sie mit einem Teil der ersten dielektrischen Blockierschicht 141 in Kontakt steht und eine entsprechende Leiterbahn 160 umgibt. Eine Weite jeder der mehreren zweiten dielektrischen Blockierschichten 130 in der horizontalen Richtung kann etwa 100 nm oder weniger betragen und beispielsweise etwa 60 nm oder weniger betragen.
  • In einigen Ausführungsformen kann jede der zweiten dielektrischen Blockierschichten 130 nicht an einer an einem oberen Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 vorgesehen sein. Jede der zweiten dielektrischen Blockierschichten 130 kann eine zweite Weite 130W2 an einer an einem mittleren Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 aufweisen. Jede der zweiten dielektrischen Blockierschichten 130 kann auch eine dritte Weite 130W3 an einer an einem unteren Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 aufweisen. Die zweite Weite 130W2 kann hierbei kleiner als die dritte Weite 130W3 sein.
  • Eine Summe aus einer vertikal gerichteten Dicke einer Leiterbahn 160 und einer vertikal gerichteten Dicke einer die eine Leiterbahn 160 umgebenden zweiten dielektrischen Blockierschicht 130 kann über alle mehreren Leiterbahnen 160 konstant sein. Da sich eine Weite jeder der mehreren zweiten dielektrischen Blockierschichten 130 in horizontaler Richtung zu der vertikal zur Hauptoberfläche 102M des Substrats 102 gelegenen Z-Richtung hin erhöht, kann sich deshalb in vertikaler Richtung eine Dicke jeder der mehreren Leiterbahnen 160 zu der vertikal zur Hauptoberfläche 102M des Substrats 102 gelegenen Z-Richtung hin verringern.
  • Das heißt mit anderen Worten, in den mehreren Leiterbahnen 160 kann eine an einem oberen Ende angeordnete Leiterbahn 160 eine erste Dicke 160H1, eine an einem mittleren Ende angeordnete Leiterbahn 160 eine zweite Dicke 160H2 und eine an einem unteren Ende angeordnete Leiterbahn 160 eine dritte Dicke 160H3 aufweisen. Hierbei kann die erste Dicke 160H1 größer als die zweite Dicke 160H2 sein, und die zweite Dicke 160H2 kann größer als die dritte Dicke 160H3 sein.
  • Jede der zweiten dielektrischen Blockierschichten 130 kann zwischen der Halbleiterstruktur 120 und einer Leiterbahn 160 angeordnet sein, die in ein unterstes Ende eines entsprechenden Kanallochs CHH eingefüllt sind. Das heißt, die Halbleiterstruktur 120 und eine entsprechende Leiterbahn 160 müssen nicht in direktem Kontakt miteinander stehen und können in einem bestimmten Abstand voneinander entfernt angeordnet sein. Die Gateisolierschicht 140 muss jedoch nicht an einem untersten Ende eines entsprechenden Kanallochs CHH vorgesehen sein, wo die Halbleiterstruktur 120 vorgesehen ist, und somit muss eine entsprechende zweite dielektrische Blockierschicht 130 nicht mit der ersten dielektrischen Blockierschicht 141 in Kontakt stehen
  • Wie oben beschrieben, kann sich eine Weite der ersten dielektrischen Blockierschicht 141 in einer horizontalen Richtung zu der vertikal zur Hauptoberfläche 102M des Substrats 102 gelegenen Z-Richtung hin verringern. Ein in der ersten dielektrischen Blockierschicht 141 enthaltenes Material kann auch im Wesentlichen mit einem in den zweiten dielektrischen Blockierschichten 130 enthaltenen Material identisch sein. Das heißt mit anderen Worten, eine Weite jeder der zweiten dielektrischen Blockierschichten 130 in horizontaler Richtung kann sich im Verhältnis zu einer Reduzierung der in horizontaler Richtung verlaufenden Weite der ersten dielektrischen Blockierschicht 141 erhöhen.
  • Im Allgemeinen kann in einem vertikalen NAND-Flash-Speicherbauelement mit zunehmender Anzahl von Anschlüssen eine Differenz des Kanallochdurchmessers zwischen einem oberen Ende und einem unteren Ende des Elements auftreten. In Bezug auf den Fertigungsprozess kann es deshalb sehr schwierig sein, eine Gateisolierschicht (insbesondere eine ganz außen gelegene dielektrische Blockierschicht) formtreu so auszubilden, dass sie entlang einer Innenwand eines Kanallochs, das ein hohes Seitenverhältnis und eine Durchmesserdifferenz aufweist, die gleiche Weite aufweist. Dadurch kann die Gateisolierschicht in einem oberen Bereich des Kanallochs relativ dick und in einem unteren Bereich des Kanallochs relativ dünn ausgebildet sein. Infolgedessen kann beim Lesen oder Schreiben eines Programms eine Geschwindigkeitsdifferenz in Einheiten von Wortleitungen auftreten, was eine Reduzierung der Betriebssicherheit einer integrierten Schaltungsvorrichtung verursacht.
  • Zur Lösung einer solchen Aufgabe kann die integrierte Schaltungsvorrichtung 10 gemäß einer Ausführungsform die zwischen der Leiterbahn 160 und der ersten dielektrischen Blockierschicht 141 angeordnete zweite dielektrische Blockierschicht 130 aufweisen, um eine in einem Fertigungsprozess auftretende Dickendifferenz der ersten dielektrischen Blockierschicht 141 auszugleichen. Die zweite dielektrische Blockierschicht 130 kann hierbei so vorgesehen sein, dass sie eine zur Hauptoberfläche 102M des Substrats 102 hin allmählich zunehmende Weite aufweist. Das heißt, in der integrierten Schaltungsvorrichtung 10 kann, um die dielektrische Blockierschicht zur Ausführung einer Funktion zu befähigen, eine horizontal gerichtete Weite über die mehreren Leiterbahnen 160 hinweg einen bestimmten Mindestzahlenwert aufweisen.
  • Deshalb kann in der integrierten Schaltungsvorrichtung 10 gemäß einer Ausführungsform eine Geschwindigkeit beim Lesen oder Schreiben eines Programms in Einheiten von Wortleitungen konstant sein, was die elektrische Eigenschaft und/oder Betriebssicherheit verbessert.
  • 4 bis 6 sind vergrößerte Querschnittsansichten einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform.
  • Die meisten Elemente, welche die nachstehend beschriebenen integrierten Schaltungsvorrichtungen 20, 30 beziehungsweise 40 ausgestalten, und ein in den jeweiligen Elementen enthaltenes Material können im Wesentlichen identisch mit oder ähnlich den oben unter Verweis auf 2 bis 3E gegebenen Beschreibungen sein. Zur Vereinfachung der Beschreibung werden deshalb nachstehend hauptsächlich Unterschiede zur integrierten Schaltungsvorrichtung 10 (siehe 3A) beschrieben.
  • 4 ist eine Darstellung einer vergrößerten Querschnittsfläche eines Teilabschnitts, der einem strichpunktierten Bereich BX1 von 3A entspricht, und eine integrierte Schaltungsvorrichtung 20 gemäß einer Ausführungsform kann hauptsächlich die gleichen Elemente wie die in 3A veranschaulichte integrierte Schaltungsvorrichtung 10 aufweisen.
  • In der integrierten Schaltungsvorrichtung 20 muss eine zweite dielektrische Blockierschicht 130 jedoch nicht in einer an einem oberen Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 angeordnet sein, und darüber hinaus kann die am oberen Ende angeordnete Leiterbahn 160 eine Seitenwand 160S aufweisen, die in einen Teilabschnitt der ersten dielektrischen Blockierschicht 141 eingerückt ist und zur Kanalschicht 150 hin konvex ist.
  • Das heißt, beim Vergleich der integrierten Schaltungsvorrichtung 20 mit der in 3A dargestellten integrierten Schaltungsvorrichtung 10 kann ein Abstand zwischen der am oberen Ende angeordneten Leiterbahn 160 und der Kanalschicht 150 relativ gering sein.
  • 5 ist eine Darstellung einer vergrößerten Querschnittsfläche eines Teilabschnitts, der einem strichpunktierten Bereich BX1 von 3A entspricht, und eine integrierte Schaltungsvorrichtung 30 gemäß einer Ausführungsform kann hauptsächlich die gleichen Elemente wie die in 3A veranschaulichte integrierte Schaltungsvorrichtung 10 aufweisen.
  • Die integrierte Schaltungsvorrichtung 30 kann jedoch eine Mehrzahl von zwischen der Mehrzahl von Leiterbahnen 160 und der ersten dielektrischen Blockierschicht 141 angeordneten zweiten dielektrischen Blockierschichten 130 in allen der mehreren Leiterbahnen 160 aufweisen.
  • Das heißt, jede der zweiten dielektrischen Blockierschichten 130 kann so angeordnet sein, dass sie eine erste Weite 130W1 in einer an einem oberen Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 aufweist. Die erste Weite 130W1 kann hier kleiner als die zweite Weite 130W2 sein (siehe 3C).
  • 6 ist eine Darstellung einer vergrößerten Querschnittsfläche eines Teilabschnitts, der einem strichpunktierten Bereich BX4 von 3A entspricht, und eine integrierte Schaltungsvorrichtung 40 gemäß einer Ausführungsform kann hauptsächlich die gleichen Elemente wie die in 3A veranschaulichte integrierte Schaltungsvorrichtung 10 aufweisen.
  • Jedoch können eine dielektrische Gateschicht 132 und die zweite dielektrische Blockierschicht 130 zwischen einer Halbleiterstruktur 120 und einer Leiterbahn 160 angeordnet sein, die in ein unterstes Ende eines entsprechenden Kanallochs CHH eingefüllt sind.
  • Das heißt, die Halbleiterstruktur 120 und die Leiterbahn 160 müssen nicht in direktem Kontakt miteinander stehen und können in einem bestimmten Abstand voneinander entfernt angeordnet sein. Eine Gateisolierschicht 140 muss jedoch nicht am untersten Ende des Kanallochs CHH vorgesehen sein, wo die Halbleiterstruktur 120 vorgesehen ist, und somit muss die zweite dielektrische Blockierschicht 130 nicht mit einer ersten dielektrischen Blockierschicht 141 in Kontakt stehen
  • Zudem kann die dielektrische Gateschicht 132 eine Seitenwand aufweisen, die in einen Teilabschnitt der Halbleiterstruktur 120 eingerückt ist und konvex ist.
  • 7A ist eine Querschnittsansicht einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform, und 7B und 7C sind vergrößerte Querschnittsansichten von strichpunktierten Bereichen BX1 beziehungsweise BX3 von 7A.
  • Die meisten Elemente, die eine nachstehend beschriebene Schaltungsvorrichtung 50 ebenso wie ein in ihnen jeweils enthaltenes Material ausgestalten, können im Wesentlichen identisch mit oder ähnlich den oben unter Verweis auf 2 bis 3E gegebenen Beschreibungen sein. Zur Vereinfachung der Beschreibung werden deshalb nachstehend hauptsächlich Unterschiede zu der oben beschriebenen integrierten Schaltungsvorrichtung 10 (siehe 3A) beschrieben.
  • Wie in 7A bis 7C dargestellt, kann eine integrierte Schaltungsvorrichtung 50 gemäß einer Ausführungsform die gleichen Elemente wie die in 3A dargestellte integrierte Schaltungsvorrichtung 10 aufweisen, aber in der integrierten Schaltungsvorrichtung 50 können die Dicken einer Mehrzahl von Leiterbahnen 160 in vertikaler Richtung gleich sein.
  • Die integrierte Schaltungsvorrichtung 50 kann eine Mehrzahl von zweiten dielektrischen Blockierschichten 130 aufweisen, die zwischen der Mehrzahl von Leiterbahnen 160 und einer ersten dielektrischen Blockierschicht 141 angeordnet sind und jeweils eine horizontal gerichtete Weite aufweisen, die sich zu einer vertikal zu einer Hauptoberfläche 102M eines Substrats 102 verlaufenden Z-Richtung hin erhöht.
  • Deshalb kann sich eine Summe aus vertikal gerichteter Dicke 160H einer Leiterbahn 160 und vertikal gerichteter Dicke einer entsprechenden zweiten dielektrischen Blockierschicht 130 zu einer vertikal zur Hauptoberfläche 102M des Substrats 102 verlaufenden Z-Richtung hin erhöhen. Andererseits kann sich eine vertikal gerichtete Dicke jeder der mehreren Isolierschichten 110 zu der vertikal zur Hauptoberfläche 102M des Substrats 102 verlaufenden Z-Richtung hin verringern.
  • Das heißt mit anderen Worten, in der Mehrzahl von Isolierschichten 110 kann eine an einem oberen Ende angeordnete Isolierschicht 110 eine erste Dicke 110H1, eine an einem mittleren Ende angeordnete Isolierschicht 110 eine zweite Dicke 110H2 und eine an einem unteren Ende angeordnete Isolierschicht 110 eine dritte Dicke 110H3 aufweisen. Hierbei kann die erste Dicke 1 10H1 größer als die zweite Dicke 110H2 sein, und die zweite Dicke 110H2 kann größer als die dritte Dicke 110H3 sein.
  • 8A ist eine Draufsicht einer integrierten Schaltungsvorrichtung gemäß einer Ausführungsform, 8B ist eine Querschnittsansicht entlang der Linie K1-K1' von 8A und 8C ist eine Querschnittsansicht gemäß einer anderen Ausführungsform entlang der Linie K1-K1' von 8A.
  • Die meisten Elemente, die eine nachstehend beschriebene Schaltungsvorrichtung 60 und ein in ihnen jeweils enthaltenes Material ausgestalten, können im Wesentlichen identisch mit oder ähnlich den oben unter Verweis auf 2 bis 3E gegebenen Beschreibungen sein. Zur Vereinfachung der Beschreibung werden deshalb nachstehend hauptsächlich Unterschiede zu der oben beschriebenen integrierten Schaltungsvorrichtung 10 (siehe 3A) beschrieben.
  • Wie in 8A und 8B dargestellt, kann die integrierte Schaltungsvorrichtung 60 eine erste Stapelstruktur 100 und auf der ersten Stapelstruktur 100 eine zweite Stapelstruktur 200 aufweisen.
  • Eine in horizontaler Richtung lange Achse der zweiten Stapelstruktur 200 kann parallel zu einer in horizontaler Richtung langen Achse der ersten Stapelstruktur 100 vorgesehen sein. Die erste Stapelstruktur 100 und die zweite Stapelstruktur 200 können so gestapelt sein, dass sie eine Bitleitungskontaktstelle 182 sowohl der ersten Stapelstruktur 100 als auch der zweiten Stapelstruktur 200 freilegen. Eine Weite der ersten Stapelstruktur 100 kann größer sein als die Weite der zweiten Stapelstruktur 200 in X-Y-Richtung. Eine Mehrzahl von Stapelstrukturen kann so gestapelt sein, dass deren jeweiligen langen Achsen parallel zueinander sind. Anders als dargestellt, können die mehreren Stapelstrukturen eine Form aufweisen, bei der drei oder mehr Stapelstrukturen gestapelt sind.
  • Die erste Stapelstruktur 100 kann eine erste bis fünfte Leiterbahnschicht P1 bis P5 aufweisen, und die zweite Stapelstruktur 200 kann eine sechste bis zehnte Leiterbahn P6 bis P10 aufweisen. Dies ist jedoch bloß ein Beispiel, und Ausführungsformen sind hierauf nicht beschränkt.
  • Die erste und die zweite Stapelstruktur 100 und 200 können im Wesentlichen die gleiche Struktur wie die oben beschriebene integrierte Schaltungsvorrichtung 10 (siehe 3A) aufweisen. Vor Ausbildung der zweiten Stapelstruktur 200 kann auf der ersten Stapelstruktur 100 eine Isolierzwischenschicht PI ausgebildet werden. Die Isolierzwischenschicht PI kann die Isolierschicht 110 der ersten Stapelstruktur 100 bedecken. Die Isolierzwischenschicht PI kann über einen Planarisierungsprozess eine obere Fläche jeder der mehreren ersten Kanalstrukturen CHS1 freilegen.
  • Es kann eine Mehrzahl von ersten Kanalstrukturen CHS1, die durch die erste Stapelstruktur 100 verlaufen, und eine Mehrzahl von zweiten Kanalstrukturen CHS2, die durch die zweite Stapelstruktur 200 verlaufen, vorgesehen sein. Die mehreren zweiten Kanalstrukturen CHS2 können so vorgesehen sein, dass sie mit den mehreren Kanalstrukturen CHS1 verbunden sind. In einigen Ausführungsformen können untere Teilabschnitte der mehreren zweiten Kanalstrukturen CHS2 und obere Teilabschnitte der mehreren ersten Kanalstrukturen CHS1 so vorgesehen sein, dass sie einander überlappen. Außerdem kann ein Durchmesser einer oberseitigen Fläche jeder der zweiten Kanalstrukturen CHS2 größer sein als ein Durchmesser einer unterseitigen Fläche jeder der ersten Kanalstrukturen CHS 1.
  • In einigen Ausführungsformen kann sich eine horizontal gerichtete Weite einer Mehrzahl von zweiten dielektrischen Blockierschichten 130 jeweils über die erste und zweite Stapelstrukturen 100 und 200 hinweg zu einer vertikal zu einem Substrat 102 verlaufenden Z-Richtung hin erhöhen.
  • In den Zeichnungen können die strichpunktierten Bereiche BX1 bis BX4 jeweils 3B bis 3E entsprechen. Das heißt, in der zweiten Stapelstruktur 200 müssen die jeweiligen zweiten dielektrischen Blockierschichten 130 nicht an einer an einem oberen Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 vorgesehen sein. In der zweiten Stapelstruktur 200 können die jeweiligen zweiten dielektrischen Blockierschichten 130 eine zweite Weite 130W2 in einer an einem mittleren Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 aufweisen. In der ersten Stapelstruktur 100 können die jeweiligen zweiten dielektrischen Blockierschichten 130 eine dritte Weite 130W3 in einer an einem unteren Ende angeordneten Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 aufweisen. Die zweite Weite 130W2 kann hier kleiner als die dritte Weite 130W3 sein.
  • Wie in 8A und 8C dargestellt, kann die integrierte Schaltungsvorrichtung 60 die erste Stapelstruktur 100 und auf der ersten Stapelstruktur 100 die zweite Stapelstruktur 200 aufweisen und kann ferner eine Polysilizium-Abdeck-Schicht PSC aufweisen, die eine oberseitige Fläche der ersten Kanalstruktur CHS1 bedeckt.
  • Die Polysilizium-Abdeck-Schicht PSC kann zwischen der ersten Kanalstruktur CHS1 und der zweiten Kanalstruktur CHS2 angeordnet sein. Dies kann ein Ergebnis eines Prozesses zur vollständigen Ausbildung der ersten Kanalstruktur CHS1 und anschließenden Ausbildung der zweiten Kanalstruktur CHS2 sein.
  • 9A bis 9I sind Querschnittsansichten zur Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltungsvorrichtung in einer Prozessabfolge gemäß einer Ausführungsform.
  • In einigen Ausführungsformen wird nun ein Verfahren zur Herstellung der oben beschriebenen integrierten Schaltungsvorrichtung 10 unter Verweis auf 2 bis 3E beschrieben. In 9A bis 9I wird eine vergrößerte Querschnittsfläche eines Teilabschnitts, der einem strichpunktierten Bereich S1 von 3A entspricht, in einer Prozessabfolge dargestellt.
  • Ein Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung kann außerdem Prozessabläufe umfassen. Für den Fall, dass eine bestimmte Ausführungsform abweichend realisiert wird, kann ein bestimmter Prozessablauf abweichend von einer beschriebenen Abfolge ausgeführt werden. Beispielsweise können zwei als aufeinanderfolgend beschriebene Prozesse im Wesentlichen gleichzeitig ausgeführt werden oder können in einer der beschriebenen Abfolge entgegenstehenden Abfolge ausgeführt werden.
  • Wie in 9A zu sehen, kann in einem Substrat 102 ein aktiver Bereich AC definiert werden, und auf dem Substrat 102 können eine Mehrzahl von Isolierschichten 110 und eine Mehrzahl von Opferschichten 115 jeweils abwechselnd gestapelt werden.
  • Eine mit dem Substrat in Kontakt stehende untere Isolierschicht 110L aus der Mehrzahl von Isolierschichten 110 kann eine Dicke D1 aufweisen, die kleiner als die Dicke einer anderen Isolierschicht 110 ist. Die mehreren Isolierschichten 110 können jeweils Siliziumoxid umfassen, und die mehreren Opferschichten 115 können jeweils Siliziumnitrid umfassen.
  • Jede der mehreren Opferschichten 115 kann einen Raum zur Ausbildung einer Masseauswahlleitung GSL, einer Mehrzahl von Wortleitungen WL und einer Mehrzahl von Stringauswahlleitungen SSL in einem anschließenden Prozess bereitstellen. Eine vom Substrat 102 aus gesehen erste Opferschicht 115 aus der Mehrzahl von Opferschichten 115 kann einen Raum zur Ausbildung der Masseauswahlleitung GSL bereitstellen. Eine mit einer oberen Fläche der ersten Opferschicht 115 in Kontakt stehende Isolierschicht 110 aus der Mehrzahl von Isolierschichten 110 kann eine Dicke D2 aufweisen, die größer als die Dicke einer anderen Isolierschicht 110 ist. Jede der mehreren Isolierschichten 110 und der mehreren Opferschichten 115 kann über einen Prozess der chemischen Gasphasenabscheidung (CVD), einen Prozess der plasmaunterstützten Gasphasenabscheidung (PECVD) oder einen Prozess der Atomlagenabscheidung (ALD) ausgebildet werden.
  • Wie in 9B dargestellt, kann eine Isolierstruktur 114 auf einer obersten Isolierschicht 110 aus der Mehrzahl von Isolierschichten 110 ausgebildet werden, und dann können, unter Verwendung der Isolierstruktur 114 als Ätzmaske, die Mehrzahl von Isolierschichten 110 und die Mehrzahl von Opferschichten 115 geätzt werden, wodurch ein Kanalloch CHH ausgebildet wird, das das Substrat 102 freilegt.
  • Eine horizontal gerichtete Weite CHHW des Kanallochs CHH kann eine sich verjüngende Form aufweisen, die sich zum Substrat 102 hin reduziert. Die Isolierstruktur 114 kann eine Einfachschicht oder eine Mehrfachschicht aufweisen, die Oxid, Nitrid oder eine Kombination derselben umfasst.
  • Wie in 9C dargestellt, kann eine Halbleiterstruktur 120 in das Kanalloch CHH teileingefüllt werden, und dann können nacheinander eine Gateisolierschicht 140, eine Kanalschicht 150 und eine vergrabene Isolierschicht 156 ausgebildet werden, und es kann ein in einen oberen Abschnitt eines Eingangs des Kanallochs CHH eingefüllter Drain-Bereich 158 ausgebildet werden.
  • Die Gateisolierschicht 140 kann eine erste dielektrische Blockierschicht 141, eine Ladungsspeicherschicht 143 und eine dielektrische Tunnelschicht 145 aufweisen. Sowohl die Gateisolierschicht 140 als auch die Kanalschicht 150 können eine zylindrische Form im Kanalloch CHH aufweisen. In einigen Ausführungsformen kann in einem Prozess zur Ausbildung der Kanalschicht 150 ein Teilbereich einer oberen Fläche der Halbleiterstruktur 120 entfernt werden, so dass dieser durch die Gateisolierschicht 140 läuft, und so kann auf der oberen Fläche der Halbleiterstruktur 120 eine Ausnehmungsfläche 120R ausgebildet werden. Dadurch kann die Kanalschicht 150 mit der Ausnehmungsfläche 120R der Halbleiterstruktur 120 in Kontakt stehen.
  • Ein Abscheideprozess und ein Rückätzprozess können wiederholt ausgeführt werden, um die erste dielektrische Blockierschicht 141, die Ladungsspeicherschicht 143, die dielektrische Tunnelschicht 145, die Kanalschicht 150 und die vergrabene Isolierschicht 156 auszubilden. Der Abscheideprozess kann als CVD-Prozess, als Niederdruck-CVD-Prozess (LPCVD) oder als ALD-Prozess ausgeführt werden.
  • Die erste dielektrische Blockierschicht 141 kann Siliziumoxid umfassen, die Ladungsspeicherschicht 143 kann Siliziumnitrid umfassen und die dielektrische Tunnelschicht 145 kann Siliziumoxinitrid umfassen. Das heißt, die Gateisolierschicht 140 kann in einer Oxid-Nitrid-Oxid-(ONO)-Struktur bereitgestellt werden.
  • Die Kanalschicht 150 kann dotiertes Polysilizium oder undotiertes Polysilizium aufweisen. Die vergrabene Isolierschicht 156 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination derselben umfassen. Der Drain-Bereich 158 kann dotiertes Polysilizium, Metall, leitfähiges Metallnitrid oder eine Kombination derselben umfassen.
  • Wie in 9D dargestellt, kann ein Wortleitungstrennbereich WLC, der durch die Isolierstruktur 114, die mehreren Isolierschichten 110 und die mehreren Opferschichten 115 verläuft, um das Substrat 102 freizulegen, durch Ätzen der Isolierstruktur 114, der Mehrzahl von Isolierschichten 110 und der Mehrzahl von Opferschichten 115 ausgebildet werden, und dann kann ein Common-Source-Bereich CSR ausgebildet werden, indem ein Fremdatomion über den Wortleitungstrennbereich WLC in das Substrat 102 injiziert wird.
  • Wie in 9E dargestellt, kann eine Mehrzahl von Leiterbahnräumen LS ausgebildet werden, indem die mehreren Opferschichten 115 über den Wortleitungstrennbereich WLC entfernt werden.
  • Die mehreren Opferschichten 115 können über ein Nassätzverfahren selektiv entfernt werden, und so können zwischen den Isolierschichten 110 die mehreren Leiterbahnräume LS ausgebildet werden. Ein Teil der Gateisolierschicht 140 kann über jeden der mehreren Leiterbahnräume LS freigelegt werden.
  • Ein Prozess zur Ausbildung der Mehrzahl von Leiterbahnräumen LS kann einen Prozess der horizontalen Ätzung der Mehrzahl von Opferschichten 115 unter Verwendung einer Ätzrezeptur mit einer auf die Isolierschichten 110 bezogenen Ätzselektivität umfassen. Wenn die mehreren Opferschichten 115 Siliziumnitrid umfassen und die Isolierschichten 110 Siliziumoxid umfassen, kann beispielsweise ein horizontaler Ätzprozess mit Hilfe einer Ätzlösung, die Phosphorsäure umfasst, ausgeführt werden.
  • Wie in 9F zu sehen, kann eine in jeden der Leiterbahnräume LS eingefüllte vorläufige zweite dielektrische Blockierschicht 130P auf einem resultierenden Material von 9E ausgebildet werden.
  • Die vorläufige zweite dielektrische Blockierschicht 130P kann so ausgebildet werden, dass sie die Leiterbahnräume LS füllt und Oberflächen, die über die Leiterbahnräume LS und den Wortleitungstrennbereich WLC freigelegt wurden, formtreu bedeckt. Zum Ausbilden der vorläufigen zweiten dielektrischen Blockierschicht 130P kann ein ALD-Prozess, ein CVD-Prozess oder ein Plasmaoxidationsprozess verwendet werden.
  • In einigen Ausführungsformen kann die vorläufige zweite dielektrische Blockierschicht 130P mit Hilfe eines Prozesses (zum Beispiel ALD-Prozesses), bei dem die Bedeckung pro Durchgang relativ gleichförmig ist, so ausgebildet werden, dass sie in verschiedenen Leiterbahnräumen LS im Wesentlichen die gleiche Dicke aufweist.
  • Wie in 9G dargestellt, kann eine zweite dielektrische Blockierschicht 130 in jedem der Leiterbahnräume LS mit einer bestimmten Dicke ausgeführt werden, indem ein Nassätzprozess zum Entfernen eines Teiles der vorläufigen zweiten dielektrischen Blockierschicht 130P ausgeführt wird (siehe 9F).
  • In einigen Ausführungsformen können mehrere zweite dielektrische Blockierschichten 130 so ausgebildet werden, dass sie unterschiedliche Dicken in unterschiedlichen Leiterbahnräumen LS aufweisen, indem die vorläufige zweite dielektrische Blockierschicht 130P über einen Ätzprozess (zum Beispiel einen Nassätzprozess), bei dem eine Ätzverteilung relativ ungleichförmig ist, unterschiedlich geätzt wird (siehe 9F).
  • Eine auf den Nassätzprozess angewendete Ätzlösung kann in einer auf das Substrat 102 bezogenen Richtung von einer fernen Position zu einer nahen Position eindringen, und so kann sich eine horizontal gerichtete Weite jeder der mehreren zweiten dielektrischen Blockierschichten 130 zu einer vertikal zum Substrat 102 verlaufenden Z-Richtung hin erhöhen.
  • Die Mehrzahl von zweiten dielektrischen Blockierschichten 130 kann in mindestens einigen der mehreren Leiterbahnräume LS vorgesehen werden. Das heißt, in einigen Ausführungsformen müssen die zweiten dielektrischen Blockierschichten 130 in einem an einem oberen Ende angeordneten Leiterbahnraum LS aus der Mehrzahl von Leiterbahnräumen LS nicht vorgesehen sein.
  • Wie in 9H dargestellt, kann eine Mehrzahl von Leiterbahnen 160 ausgebildet werden, die in die Mehrzahl von Leiterbahnräumen LS gefüllt werden (siehe 9G).
  • Dazu kann ein von der zweiten dielektrischen Blockierschicht 130 abgegrenzter Raum aus der Mehrzahl von Leiterbahnräumen LS (siehe 9G) über eine Mehrzahl von Wortleitungstrennbereichen WLC mit einer umlaufenden leitenden Schicht und einer mittleren leitenden Schicht ausgebildet werden. Die mittlere leitende Schicht kann zum Beispiel Wolfram umfassen. Eine Seitenwand, eine untere Fläche und eine obere Fläche jeder der Leiterbahnen 160 können in einem entsprechenden Leiterbahnraum LS (siehe 9G) durch die zweite dielektrische Blockierschicht 130 bedeckt werden. Die Leiterbahnen 160 können auch in den anderen Leiterbahnräumen LS ausgebildet werden (siehe 9G).
  • Wie in 9I dargestellt, können ein Isolationsabstandshalter 170, eine Common-Source-Struktur CSP und eine Abdeck-Isolierschicht 172 in jedem der Wortleitungstrennbereiche WLC ausgebildet werden.
  • Um den Isolationsabstandshalter 170 in jedem der Wortleitungstrennbereiche WLC auszubilden, kann in einigen Ausführungsformen zuerst eine Abstandshalter-Isolierschicht ausgebildet werden, die eine Innenwand jedes Wortleitungstrennbereichs WLC bedeckt. Durch die Ausführung eines Rückätzprozesses an der Abstandshalter-Isolierschicht zum Freilegen des Common-Source-Bereichs CSR in einer unteren Fläche jedes Wortleitungstrennbereichs WLC kann der Isolationsabstandshalter 170 danach an einer inneren Seitenwand jedes Wortleitungstrennbereichs WLC verbleiben.
  • Zur Ausbildung der Common-Source-Struktur CSP kann ein leitfähiges Material innerhalb und außerhalb jedes Wortleitungstrennbereichs WLC ausgebildet werden, so dass ein vom Isolationsabstandshalter 170 in jedem Wortleitungstrennbereich WLC abgegrenzter Raum mit einem leitfähigen Material gefüllt wird, und dann kann ein unerwünschter Teil des leitfähigen Materials über einen chemisch-mechanischen Polierprozess (CMP) oder einen Rückätzprozess entfernt werden.
  • Um die Abdeck-Isolierschicht 172 auszubilden, kann dort, wo der Isolationsabstandhalter 170 und die Common-Source-Struktur CSP ausgebildet werden, auf einem resultierenden Material ein Isoliermaterial ausgebildet werden, das in einen verbleibenden Raum jedes Wortleitungstrennbereichs WLC gefüllt wird, und dann kann eine obere Fläche der Isolierstruktur 114 oder eine obere Fläche des Drain-Bereichs 158 freigelegt werden, indem ein Teil des Isoliermaterials über einen CMP-Prozess oder einen Rückätzprozess entfernt wird.
  • Anschließend kann, wie in 3A dargestellt, eine Isolierschicht 180 ausgebildet werden, die die Isolierstruktur 114, den Drain-Bereich 158 und die Abdeck-Isolierschicht 172 bedeckt, und es kann ein Stringauswahlleitungs-Trennbereich SSLC ausgebildet werden, indem ein Teil der Isolierschicht 180, ein Teil der Isolierstruktur 114, ein Teil der Isolierschicht 110, jeweils ein Teil der zwei oberen Wortleitungen WL der Mehrzahl von Wortleitungen WL entfernt werden. Der Stringauswahlleitungs-Trennbereich SSLC kann zudem auch mit der Isolierschicht 184 gefüllt werden.
  • Schließlich kann eine Mehrzahl von Bitleitungskontaktlöchern 180H, die durch einige Bereiche der Isolierschicht 180 verlaufen, ausgebildet werden, in den mehreren Bitleitungskontaktlöchern 180H kann ein leitfähiges Material vergraben werden, um eine Mehrzahl von Bitleitungskontaktstellen 182 auszubilden, und auf der Isolierschicht 180 kann eine Mehrzahl von Bitleitungen BL, die mit der Mehrzahl von Bitleitungskontaktstellen 182 verbunden sind, ausgebildet werden, wodurch die in 3A dargestellte integrierte Schaltungsvorrichtung 10 hergestellt wird.
  • 10A bis 10C sind Querschnittsansichten zur Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltungsvorrichtung in einer Prozessabfolge gemäß einer Ausführungsform.
  • Die meisten Fertigungsprozesse, die in einem nachstehend beschriebenen Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung enthalten sind, können den oben unter Verweis auf 9A bis 9I gegebenen Beschreibungen gleichen oder ähneln. Es kann jedoch eine Abweichung in einem Verfahren zur Ausbildung einer zweiten dielektrischen Blockierschicht 130 geben. Zur Vereinfachung der Beschreibung werden deshalb nachstehend hauptsächlich Unterschiede zu dem oben beschriebenen Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung beschrieben.
  • Wie in 10A dargestellt, kann eine in einen Leiterbahnraum LS eingefüllte vorläufige zweite dielektrische Blockierschicht 130P auf einem resultierenden Material von 9E ausgebildet werden.
  • Die vorläufige zweite dielektrische Blockierschicht 130P kann so ausgebildet werden, dass sie den Leiterbahnraum LS füllt und Oberflächen, die über den Leiterbahnraum LS und einen Wortleitungstrennbereich WLC freigelegt wurden, formtreu bedeckt.
  • Zum Ausbilden der vorläufigen zweiten dielektrischen Blockierschicht 130P kann ein ALD-Prozess, ein CVD-Prozess oder ein Plasmaoxidationsprozess verwendet werden.
  • In einigen Ausführungsformen kann die vorläufige zweite dielektrische Blockierschicht 130P mit Hilfe eines Prozesses (zum Beispiel eines Plasmaoxidationsprozesses), bei dem die Bedeckung pro Durchgang relativ ungleichförmig ist, so ausgebildet werden, dass sie in unterschiedlichen Leiterbahnräumen LS unterschiedliche Dicken aufweist.
  • Wie in 10B dargestellt, kann im Leiterbahnraum LS eine zweite dielektrische Blockierschicht 130 mit einer bestimmten Dicke ausgebildet werden, indem ein Trockenätzprozess zum Entfernen eines Teils der vorläufigen zweiten dielektrischen Blockierschicht 130P ausgeführt wird (siehe 10A).
  • In einigen Ausführungsformen kann eine Mehrzahl von zweiten dielektrischen Blockierschichten 130 so ausgebildet werden, dass sie in unterschiedlichen Leiterbahnräumen LS unterschiedliche Dicken aufweisen, indem die vorläufige zweite dielektrische Blockierschicht 130P über einen Ätzprozess (zum Beispiel einen Nassätzprozess), bei dem eine relativ gleichförmige Ätzverteilung vorliegt, im Wesentlichen gleichmäßig geätzt wird (siehe 9F).
  • Ein auf den Trockenätzprozess angewendetes Ätzgas kann abstandsunabhängig gleichmäßig in das Substrat 102 eindringen, und somit kann sich eine horizontal gerichtete Weite jeder der mehreren zweiten dielektrischen Blockierschichten 130 zu einer vertikal zum Substrat 102 verlaufenden Z-Richtung hin erhöhen.
  • Die Mehrzahl von zweiten dielektrischen Blockierschichten 130 kann in mindestens einigen der mehreren Leiterbahnräume LS vorgesehen werden. Das heißt, in einigen Ausführungsformen müssen die zweiten dielektrischen Blockierschichten 130 nicht in einem an einem oberen Ende angeordneten Leiterbahnraum LS aus der Mehrzahl von Leiterbahnräumen LS vorgesehen sein.
  • Wie in 10C dargestellt, kann eine Mehrzahl von Leiterbahnen 160, die in die entsprechende Mehrzahl von Leiterbahnräumen LS gefüllt werden, ausgebildet werden (siehe 10B).
  • Dazu kann ein von der zweiten dielektrischen Blockierschicht 130 abgegrenzter Raum aus der Mehrzahl von Leiterbahnräumen LS (siehe 10B) über eine Mehrzahl von Wortleitungstrennbereichen WLC mit einer umlaufenden leitenden Schicht und einer mittleren leitenden Schicht gefüllt werden. Die mittlere leitende Schicht kann zum Beispiel Wolfram umfassen. Eine Seitenwand, eine untere Fläche und eine obere Fläche jeder der Leiterbahnen 160 können durch die zweite dielektrische Blockierschicht 130 in einem entsprechenden Leiterbahnraum LS bedeckt werden (siehe 10B). Die Leiterbahnen 160 können zudem auch in den anderen Leiterbahnräumen LS ausgebildet werden (siehe 10B).
  • 11A bis 11C sind Querschnittsansichten zur Darstellung eines Verfahrens zur Herstellung einer integrierten Schaltungsvorrichtung in einer Prozessabfolge gemäß einer Ausführungsform.
  • Die meisten Fertigungsprozesse, die in einem nachstehend beschriebenen Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung enthalten sind, können den oben unter Verweis auf 9A bis 9I gegebenen Beschreibungen gleichen oder ähneln. Es kann jedoch eine Abweichung in einem Verfahren zur Ausbildung einer zweiten dielektrischen Blockierschicht 130 geben. Zur Vereinfachung der Beschreibung werden deshalb nachstehend hauptsächlich Unterschiede zum oben beschriebenen Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung beschrieben.
  • Wie in 11A dargestellt, kann eine in einen Leiterbahnraum LS eingefüllte vorläufige zweite dielektrische Blockierschicht 130P auf einem resultierenden Material von 9E ausgebildet werden.
  • Die vorläufige zweite dielektrische Blockierschicht 130P kann so ausgebildet werden, dass sie den Leiterbahnraum LS füllt und Oberflächen, die über den Leiterbahnraum LS und einen Wortleitungstrennbereich WLC freigelegt wurden, formtreu bedeckt. Zum Ausbilden der vorläufigen zweiten dielektrischen Blockierschicht 130P kann ein ALD-Prozess, ein CVD-Prozess oder ein Plasmaoxidationsprozess verwendet werden.
  • In einigen Ausführungsformen kann die vorläufige zweite dielektrische Blockierschicht 130P mit Hilfe eines Prozesses (zum Beispiel eines Plasmaoxidationsprozesses), bei dem die Bedeckung pro Durchgang relativ ungleichförmig ist, so ausgebildet werden, dass sie in unterschiedlichen Leiterbahnräumen LS unterschiedliche Dicken aufweist.
  • Wie in 11B dargestellt, kann im Leiterbahnraum LS eine zweite dielektrische Blockierschicht 130 mit einer bestimmten Dicke ausgeführt werden, indem ein Nassätzprozess zum Entfernen eines Teils der vorläufigen zweiten dielektrischen Blockierschicht 130P ausgeführt wird (siehe 11A).
  • In einigen Ausführungsformen kann eine Mehrzahl von zweiten dielektrischen Blockierschichten 130 so ausgebildet werden, dass sie unterschiedliche Dicken in unterschiedlichen Leiterbahnräumen LS aufweisen, indem die vorläufige zweite dielektrische Blockierschicht 130P über einen Ätzprozess (zum Beispiel einen Nassätzprozess), bei dem eine Ätzverteilung relativ ungleichförmig ist, unterschiedlich geätzt wird (siehe 11A).
  • Eine auf den Nassätzprozess angewendete Ätzlösung kann eine auf das Substrat 102 bezogene Richtung von einer fernen Position zu einer nahen Position gleichmäßig durchdringen, und so kann sich eine horizontal gerichtete Weite jeder der mehreren zweiten dielektrischen Blockierschichten 130 zu einer vertikal zum Substrat 102 verlaufenden Z-Richtung hin erhöhen.
  • Ein an einem oberen Ende angeordneter Leiterbahnraum LS aus der Mehrzahl von Leiterbahnräumen LS kann in einen Teilabschnitt der ersten dielektrischen Blockierschicht 141 eingerückt werden und somit eine Seitenwand aufweisen, die zur Kanalschicht 150 hin konvex ist.
  • Wie in 11C dargestellt, kann eine Mehrzahl von Leiterbahnen 160, die in die entsprechende Mehrzahl von Leiterbahnräumen LS gefüllt werden, ausgebildet werden (siehe 11B).
  • Dazu kann ein von der zweiten dielektrischen Blockierschicht 130 abgegrenzter Raum aus der Mehrzahl von Leiterbahnräumen LS (siehe 11B) über eine Mehrzahl von Wortleitungstrennbereichen WLC mit einer umlaufenden leitenden Schicht und einer mittleren leitenden Schicht gefüllt werden. Die mittlere leitende Schicht kann zum Beispiel Wolfram umfassen. Eine Seitenwand, eine untere Fläche und eine obere Fläche jeder der Leiterbahnen 160 können durch die zweite dielektrische Blockierschicht 130 in einem entsprechenden Leiterbahnraum LS (siehe 11B) bedeckt werden. Die Leiterbahnen 160 können zudem auch in den anderen Leiterbahnräumen LS ausgebildet werden (siehe 11B).
  • Eine an einem oberen Ende angeordnete Leiterbahn 160 aus der Mehrzahl von Leiterbahnen 160 kann in einen Teilabschnitt der ersten dielektrischen Blockierschicht 141 eingerückt werden und somit eine Seitenwand 160S aufweisen, die zur Kanalschicht 150 hin konvex ist.
  • 12 ist ein Blockschaltbild einer integrierten Schaltungsvorrichtung 1200 gemäß einer Ausführungsform.
  • Wie in 12 dargestellt, kann in der integrierten Schaltungsvorrichtung 1200 eine NAND-Zellmatrix 1230 mit einer Kernschaltung 1210 gekoppelt sein. Die NAND-Zellmatrix 1230 kann beispielsweise die oben beschriebenen integrierten Schaltungsvorrichtungen 10 bis 60 umfassen. Die Kernschaltung 1210 kann eine Steuerlogik 1211, einen Zeilendecoder 1212, einen Spaltendecoder 1213, einen Leseverstärker 1214 und/oder einen Seitenpuffer 1215 aufweisen.
  • Die Steuerlogik 1211 kann mit dem Zeilendecoder 1212, dem Spaltendecoder 1213 und dem Seitenpuffer 1215 kommunizieren. Der Zeilendecoder 1212 kann mit der NAND-Zellmatrix 1230 über eine Mehrzahl von Stringauswahlleitungen SSL, einer Mehrzahl von Wortleitungen WL und einer Mehrzahl von Masseauswahlleitungen GSL kommunizieren. Der Spaltendecoder 1213 kann mit der NAND-Zellmatrix 1230 über eine Mehrzahl von Bitleitungen BL kommunizieren. Wird von der NAND-Zellmatrix 1230 ein Signal ausgegeben, kann eine Verbindung des Leseverstärkers 1214 mit dem Spaltendecoder 1213 erfolgen, und wird ein Signal an die NAND-Zellmatrix 1230 übertragen, muss keine Verbindung des Leseverstärkers 1214 mit dem Spaltendecoder 1213 erfolgen.
  • Die Steuerlogik 1211 kann beispielsweise ein Zeilenadresssignal an den Zeilendecoder 1212 senden, und der Zeilendecoder 1212 kann das Zeilenadresssignal decodieren, um ein decodiertes Zeilenadresssignal über eine entsprechende Stringauswahlleitung SSL, eine entsprechende Wortleitung WL und eine entsprechende Masseauswahlleitung GSL an die NAND-Zellmatrix 1230 zu senden. Die Steuerlogik 1211 kann ein Spaltenadresssignal an den Spaltendecoder 1213 oder den Seitenpuffer 1215 senden, und der Spaltendecoder 1213 kann ein decodiertes Spaltenadresssignal über eine Mehrzahl von Bitleitungen BL an die NAND-Zellmatrix 1230 senden. Ein Signal der NAND-Zellmatrix 1230 kann über den Spaltendecoder 1213 an den Leseverstärker 1214 gesendet werden, durch den Leseverstärker 1214 verstärkt werden und über den Seitenpuffer 1215 an die Steuerlogik 1211 gesendet werden.

Claims (25)

  1. Integrierte Schaltungsvorrichtung (10), umfassend: eine Mehrzahl von Leiterbahnen (160), die sich in einer horizontalen Richtung parallel zu einer Hauptoberfläche (102M) eines Substrats (102) erstrecken und einander in einer vertikalen Richtung vertikal zur Hauptoberfläche (102M) des Substrats (102) überlappen, auf dem Substrat (102); eine Mehrzahl von Isolierschichten (110), jeweils zwischen zwei benachbarten Leiterbahnen (160) der Mehrzahl von Leiterbahnen (160), um sich in horizontaler Richtung zu erstrecken; eine Kanalschicht (150), die sich in vertikaler Richtung in einem Kanalloch (CCH) erstreckt, das durch die Mehrzahl von Leiterbahnen (160) und die Mehrzahl von Isolierschichten (110) verläuft; und eine Mehrzahl von äußeren dielektrischen Blockierschichten (130), wobei jeweils eine äußere dielektrische Blockierschicht (130) eine entsprechende Leiterbahn (160) umgibt und sich jeweils zwischen der Mehrzahl von Leiterbahnen (160) und der Kanalschicht (150) befindet, in mindestens einigen der mehreren Leiterbahnen (160), wobei eine Weite in horizontaler Richtung einer jeweiligen der mehreren äußeren dielektrischen Blockierschichten (130) sich zur Hauptoberfläche (102M) des Substrats (102) hin erhöht.
  2. Integrierte Schaltungsvorrichtung (10) nach Anspruch 1, ferner umfassend: eine Mehrzahl von inneren dielektrischen Blockierschichten (141), die sich in einer Ausdehnungsrichtung der Kanalschicht (150) zwischen der Mehrzahl von Leiterbahnen (160) und der Kanalschicht (150) erstrecken, im Kanalloch (CHH), wobei das Kanalloch (CHH) eine sich verjüngende Form aufweist, bei der ein Durchmesser zur Hauptoberfläche (102M) des Substrats (102) hin reduziert wird, und eine Weite jeder der mehreren inneren dielektrischen Blockierschichten (141) in horizontaler Richtung sich zur Hauptoberfläche (102M) des Substrats (102) hin vermindert.
  3. Integrierte Schaltungsvorrichtung (10) nach Anspruch 2, wobei die Mehrzahl von äußeren dielektrischen Blockierschichten nicht in einer an einem oberen Ende befindlichen Leiterbahn (160) aus der Mehrzahl von Leiterbahnen (160) vorgesehen ist.
  4. Integrierte Schaltungsvorrichtung (10) nach Anspruch 3, wobei die am oberen Ende befindliche Leiterbahn (160) in einen Teilabschnitt einer entsprechenden inneren dielektrischen Blockierschicht (141) eingerückt ist und eine zur Kanalschicht (150) hin konvexe Seitenwand (160S) umfasst.
  5. Integrierte Schaltungsvorrichtung (10) nach Anspruch 1, wobei eine Dicke jeder der mehreren Leiterbahnen (160) in vertikaler Richtung sich zur Hauptoberfläche (102M) des Substrats (102) hin vermindert.
  6. Integrierte Schaltungsvorrichtung (10) nach Anspruch 1, wobei die Dicken der mehreren Leiterbahnen (160) in vertikaler Richtung im Wesentlichen gleich sind.
  7. Integrierte Schaltungsvorrichtung (10) nach Anspruch 2, wobei ein in jedem der mehreren inneren dielektrischen Blockierschichten (141) enthaltenes Material im Wesentlichen gleich einem in jeder der mehreren äußeren dielektrischen Blockierschichten (130) enthaltenen Material ist, und eine Ätzrate jeder der mehreren inneren dielektrischen Blockierschichten (141) sich von einer Ätzrate jeder der mehreren äußeren dielektrischen Blockierschichten (130) unterscheidet.
  8. Integrierte Schaltungsvorrichtung (10) nach Anspruch 1, ferner umfassend: eine Halbleiterstruktur (120) an einem unteren Ende der Kanalschicht (150) zum teilweisen Füllen des Kanallochs (CHH), wobei jede der mehreren äußeren dielektrischen Blockierschichten (130) zwischen der Halbleiterstruktur (120) und einer entsprechenden Leiterbahn (160) liegt.
  9. Integrierte Schaltungsvorrichtung (10) nach Anspruch 8, ferner umfassend: eine dielektrische Gateschicht an einem Teilabschnitt, in dem die Halbleiterstruktur (120) mit jeder der mehreren äußeren dielektrischen Blockierschichten in Kontakt steht, wobei die dielektrische Gateschicht in einen Teilabschnitt der Halbleiterstruktur (120) eingerückt ist und eine konvexe Seitenwand umfasst.
  10. Integrierte Schaltungsvorrichtung (10) nach Anspruch 2, ferner umfassend: eine dielektrische Tunnelschicht (145) und eine Ladungsspeicherschicht (143), die sich jeweils in einer Ausdehnungsrichtung der Kanalschicht (150) erstrecken, zwischen der Kanalschicht (150) und jeder der mehreren inneren dielektrischen Blockierschichten (141).
  11. Integrierte Schaltungsvorrichtung (10), umfassend: eine erste Stapelstruktur (100), die eine Mehrzahl von ersten Leiterbahnen (160) umfasst, die sich in einer ersten Richtung parallel zu einer Hauptoberfläche (102M) eines Substrats (102) erstrecken und einander in einer vertikalen Richtung vertikal zur Hauptoberfläche (102M) des Substrats (102) überlappen, auf dem Substrat (102); eine zweite Stapelstruktur (200), die eine Mehrzahl von zweiten Leiterbahnen (160) umfasst, die sich in der ersten Richtung parallel zur Hauptoberfläche (102M) des Substrats (102) erstrecken und einander in der vertikalen Richtung vertikal zur Hauptoberfläche (102M) des Substrats (102) überlappen, auf der ersten Stapelstruktur (100); eine Kanalschicht (150), die sich in vertikaler Richtung in einem Kanalloch (CHH) erstreckt, das durch die erste und die zweite Stapelstruktur (100, 200) verläuft; und eine Mehrzahl von äußeren dielektrischen Blockierschichten (130), wobei jeweils eine äußere dielektrische Blockierschicht (130) eine entsprechende Leiterbahn (160) umgibt und sich jeweils zwischen der Mehrzahl von ersten und zweiten Leiterbahnen (160) und der Kanalschicht (150) befindet, in allen der mehreren ersten Leiterbahnen (160) und mindestens einigen der mehreren zweiten Leiterbahnen (160), wobei eine Weite in horizontaler Richtung einer jeweiligen der mehreren äußeren dielektrischen Blockierschichten sich zur Hauptoberfläche (102M) des Substrats (102) hin erhöht.
  12. Integrierte Schaltungsvorrichtung (10) nach Anspruch 11, ferner umfassend: eine innere dielektrische Blockierschicht (141), die sich in einer Ausdehnungsrichtung der Kanalschicht (150) zwischen der Mehrzahl von ersten und zweiten Leiterbahnen (160) und der Kanalschicht (150) erstreckt, im Kanalloch (CHH).
  13. Integrierte Schaltungsvorrichtung (10) nach Anspruch 12, wobei das Kanalloch (CHH) umfasst: ein erstes Kanalloch (CHH), das durch die erste Stapelstruktur (100) verläuft; und ein zweites Kanalloch (CHH), das durch die zweite Stapelstruktur (200) verläuft, das erste und das zweite Kanalloch (CHH) jeweils eine sich verjüngende Form aufweisen, bei der ein Durchmesser zur Hauptoberfläche (102M) des Substrats (102) hin reduziert ist, und eine Weite der inneren dielektrischen Blockierschicht (141) in horizontaler Richtung sich zur Hauptoberfläche (102M) des Substrats (102) hin vermindert.
  14. Integrierte Schaltungsvorrichtung (10) nach Anspruch 11, wobei die Mehrzahl von äußeren dielektrischen Blockierschichten nicht in einer an einem oberen Ende befindlichen zweiten Leiterbahn (160) aus der Mehrzahl von zweiten Leiterbahnen (160) vorgesehen ist.
  15. Integrierte Schaltungsvorrichtung (10) nach Anspruch 12, wobei ein in der inneren dielektrischen Blockierschicht (141) enthaltenes Material im Wesentlichen gleich einem in jeder der mehreren äußeren dielektrischen Blockierschichten enthaltenem Material ist, und eine Ätzrate der inneren dielektrischen Blockierschicht (141) sich von einer Ätzrate jeder der mehreren äußeren dielektrischen Blockierschichten unterscheidet.
  16. Integrierte Schaltungsvorrichtung (10), umfassend: eine Mehrzahl von Leiterbahnen (160), die sich in einer horizontalen Richtung parallel zu einer Hauptoberfläche (102M) eines Substrats (102) erstrecken und einander in einer vertikalen Richtung vertikal zur Hauptoberfläche (102M) des Substrats (102) überlappen, auf dem Substrat (102); eine Mehrzahl von Isolierschichten (110), jeweils zwischen zwei benachbarten Leiterbahnen (160) der Mehrzahl von Leiterbahnen (160), um sich in horizontaler Richtung zu erstrecken; eine Kanalschicht (150), die sich in vertikaler Richtung in einem Kanalloch (CHH) erstreckt, das durch die Mehrzahl von Leiterbahnen (160) und die Mehrzahl von Isolierschichten (110) verläuft; eine Ladungsspeicherschicht (143) und eine erste dielektrische Blockierschicht (141), die sich jeweils in einer Ausdehnungsrichtung der Kanalschicht (150) zwischen der Mehrzahl von Leiterbahnen (160) und der Kanalschicht (150) erstrecken, im Kanalloch (CHH), eine Mehrzahl von zweiten dielektrischen Blockierschichten (130), wobei jeweils eine zweite dielektrische Blockierschicht (130) eine entsprechende Leiterbahn (160) umgibt und sich jeweils zwischen der Mehrzahl von Leiterbahnen (160) und der ersten dielektrischen Blockierschicht und zwischen der Mehrzahl von Leiterbahnen (160) und der Mehrzahl von Isolierschichten (110), befindet, in mindestens einigen der mehreren Leiterbahnen (160), wobei, in Bezug auf das Kanalloch (CHH), eine erste Weite in horizontaler Richtung einer zweiten dielektrischen Blockierschicht einer als Speicherzelle arbeitenden obersten Leiterbahn (160) aus der Mehrzahl von Leiterbahnen (160) eingestellt wird, eine zweite Weite in horizontaler Richtung einer zweiten dielektrischen Blockierschicht (130) einer als Speicherzelle arbeitenden untersten Leiterbahn (160) aus der Mehrzahl von Leiterbahnen (160) festgelegt ist, eine dritte Weite in horizontaler Richtung einer zweiten dielektrischen Blockierschicht einer mittleren Leiterbahn (160), die der obersten Leiterbahn (160) und der untersten Leiterbahn (160) in vertikaler Richtung am nächsten ist, festgelegt ist, die dritte Weite größer als die erste Weite ist und die zweite Weite größer als die dritte Weite ist.
  17. Integrierte Schaltungsvorrichtung (10) nach Anspruch 16, wobei die erste dielektrische Blockierschicht (141) entlang einem inneren Teilabschnitt des Kanallochs (CHH), in Bezug auf das Kanalloch (CHH), fortlaufend ist.
  18. Integrierte Schaltungsvorrichtung (10) nach Anspruch 16, wobei eine Summe aus einer vertikal gerichteten Dicke jeder der mehreren Leiterbahnen (160) und einer vertikal gerichteten Dicke einer zweiten dielektrischen Blockierschicht, die die entsprechende Leiterbahn (160) umgibt, in Bezug auf das Kanalloch (CHH) im Wesentlichen konstant ist.
  19. Integrierte Schaltungsvorrichtung (10) nach Anspruch 16, wobei die Ladungsspeicherschicht (143) Siliziumnitrid umfasst, die erste dielektrische Blockierschicht (141) und die mehreren zweiten dielektrischen Blockierschichten (130) jeweils Siliziumoxid umfassen und eine Ätzrate der ersten dielektrischen Blockierschicht (141) sich von einer Ätzrate jeder der mehreren zweiten dielektrischen Blockierschichten (131) unterscheidet.
  20. Integrierte Schaltungsvorrichtung (10) nach Anspruch 16, wobei eine Weite jeder der mehreren zweiten dielektrischen Blockierschichten (130) in horizontaler Richtung etwa 100 nm oder weniger beträgt und eine Weite jeder von mindestens einigen der mehreren zweiten dielektrischen Blockierschichten (130) in horizontaler Richtung etwa 60 nm oder weniger beträgt.
  21. Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung (10), wobei das Verfahren umfasst: Ausbilden einer Struktur, bei der eine Mehrzahl von Isolierschichten (110) und eine Mehrzahl von Opferschichten abwechselnd gestapelt werden, auf einem Substrat (102); Ausbilden eines Kanallochs (CHH), das durch die Struktur verläuft; sequenzielles Ausbilden einer ersten dielektrischen Blockierschicht, einer Ladungsspeicherschicht (143) und einer dielektrischen Tunnelschicht (145), im Kanalloch (CHH), Ausbilden einer Kanalschicht (150) auf der dielektrischen Tunnelschicht (145), im Kanalloch (CHH), Ausbilden eines Leiterbahnraums (LS) zwischen zwei benachbarten Isolierschichten (110) aus der Mehrzahl von Isolierschichten (110) durch Entfernen der Mehrzahl von Opferschichten; Ausbilden einer zweiten vorläufigen dielektrischen Blockierschicht (130P), die eine Innenwand des Leiterbahnraums (LS) formtreu bedeckt; Entfernen eines Teils der zweiten vorläufigen dielektrischen Blockierschicht (130P), um die zweite vorläufige dielektrische Blockierschicht (130P) in eine Mehrzahl von zweiten dielektrischen Blockierschichten zu unterteilen; und Ausbilden einer in den Leiterbahnraum (LS) gefüllten Leiterbahn (160), wobei eine Weite in horizontaler Richtung einer jeweiligen der mehreren zweiten dielektrischen Blockierschichten sich zum Substrat (102) hin erhöht.
  22. Verfahren nach Anspruch 21, wobei das Ausbilden der vorläufigen zweiten dielektrischen Blockierschicht (130P) umfasst: Ausbilden der vorläufigen zweiten dielektrischen Blockierschicht (130P) dergestalt, dass sie in unterschiedlichen Leiterbahnräumen (LS) im Wesentlichen die gleiche Dicke aufweist, mit Hilfe eines Prozesses, bei dem die Bedeckung pro Durchgang relativ gleichförmig ist, und das Unterteilen der vorläufigen zweiten dielektrischen Blockierschicht (130P) umfasst: Ausbilden der Mehrzahl von zweiten dielektrischen Blockierschichten (130) dergestalt, dass sie in unterschiedlichen Leiterbahnräumen (LS) unterschiedliche Dicken aufweisen, mit Hilfe eines Ätzprozesses, bei dem eine Ätzverteilung relativ ungleichförmig ist.
  23. Verfahren nach Anspruch 21, wobei das Ausbilden der vorläufigen zweiten dielektrischen Blockierschicht (130P) umfasst: Ausbilden der Mehrzahl von zweiten dielektrischen Blockierschichten (130) dergestalt, dass sie in unterschiedlichen Leiterbahnräumen (LS) unterschiedliche Dicken aufweisen, mit Hilfe eines Prozesses, bei dem die Bedeckung pro Durchgang relativ ungleichförmig ist.
  24. Verfahren nach Anspruch 21, wobei das Kanalloch (CHH) so ausgebildet wird, dass es eine sich verjüngende Form aufweist, bei der ein Durchmesser zum Substrat (102) hin allmählich reduziert wird, und eine Weite der ersten dielektrischen Blockierschicht in horizontaler Richtung so eingestellt wird, dass sie sich zum Substrat (102) hin vermindert.
  25. Verfahren nach Anspruch 21, wobei die vorläufige zweite dielektrische Blockierschicht (130P) in einem an einem oberen Ende befindlichen Leiterbahnraum (LS) der Mehrzahl von Leiterbahnräumen (LS) vollständig entfernt wird.
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