DE102015120464A1 - Hochdichter resistiver direktzugriffsspeicher (rram) - Google Patents

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Abstract

Eine Struktur eines resistiven Direktzugriffsspeichers (RRAM) wird auf einem Trägersubstrat gebildet und umfasst eine erste Elektrode und eine zweite Elektrode. Die erste Elektrode ist aus einer silicidierten Finne auf dem Trägersubstrat und einer ersten Metalldeckschicht hergestellt, welche die silicidierte Finne bedeckt. Eine Dielektrikumsmaterialschicht, welche eine konfigurierbare resistive Eigenschaft aufweist, bedeckt zumindest einen Teil der ersten Metalldeckschicht. Die zweite Elektrode ist aus einer zweiten Metalldeckschicht, welche die Dielektrikumsmaterialschicht bedeckt, und einer Metallfüllung in Kontakt mit der zweiten Metalldeckschicht hergestellt. Eine nichtflüchtige Speicherzelle umfasst die RRAM-Struktur, elektrisch verbunden zwischen einem Zugangstransistor und einer Bitleitung.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft integrierte Schaltungen und insbesondere einen nichtflüchtigen Halbleiterspeicher des Typs eines resistiven Direktzugriffsspeichers (Resistive Random Access Memory, RRAM).
  • HINTERGRUND
  • In Bezug auf nichtflüchtige Speichervorrichtungen in integrierten Schaltungen sind die resistiven Direktzugriffsspeicher (RRAM) eine kommende Technologie. Eine RRAM-Vorrichtung ist eine Speicherstruktur, welche ein Datenbit unter Verwendung von Widerstandswerten (statt elektrischer Ladung) speichert. Jede RRAM-Zelle umfasst eine Schicht eines resistiven Materials, dessen Widerstandswert verändert werden kann, um die Speicherung eines logischen „0”- oder eines logischen „1”-Datenbits zu repräsentieren. Das resistive Material, typischerweise in der Form einer Dielektrikumsschicht, kann so hergestellt werden, dass es durch einen Faden oder Leitweg leitet, der durch Anlegen einer ersten Programmierspannung über die Dielektrikumsschicht gebildet wird. In dem leitfähigen Zustand ist die Zelle programmiert, einen der logischen Datenwerte „0” oder „1” zu speichern. Der Faden oder Leitweg kann durch das Anlegen einer zweiten Programmierspannung über die Dielektrikumsschicht zurückgestellt werden, wodurch die Dielektrikumsschicht nicht leitfähig wird. Im nicht leitfähigen Zustand ist die Zelle programmiert, einen anderen der logischen Datenwerte „0” oder „1” zu speichern.
  • Auf dem Fachgebiet besteht ein Bedarf, eine RRAM-Zellenstruktur bereitzustellen, welche für hochdichte Anwendungen geeignet ist.
  • KURZDARSTELLUNG
  • In einer Ausführungsform umfasst eine nichtflüchtige Speicherzelle in integrierter Schaltung: ein Trägersubstrat, eine Struktur eines resistiven Direktzugriffsspeichers, umfassend: eine erste Elektrode, umfassend: eine silicidierte Halbleiterfinne auf dem Trägersubstrat und eine erste Metalldeckschicht, welche die silicidierte Halbleiterfinne bedeckt; eine Dielektrikumsmaterialschicht, welche eine konfigurierbare resistive Eigenschaft aufweist und zumindest einen Teil der ersten Metalldeckschicht bedeckt; und eine zweite Elektrode, umfassend: eine zweite Metalldeckschicht, welche die Dielektrikumsmaterialschicht bedeckt; und eine Metallfüllung in Kontakt mit der zweiten Metalldeckschicht; einen Transistor, welcher einen ersten Source-Drain-Anschluss aufweist, der mit einer der ersten und zweiten Elektrode verbunden ist; eine Source-Leitung, die mit einem zweiten Source-Drain-Anschluss des Transistors verbunden ist; eine Wortleitung, die mit einem Gate-Anschluss des Transistors verbunden ist; und eine Bitleitung, die mit einer anderen der ersten und zweiten Elektrode verbunden ist.
  • In einer Ausführungsform umfasst eine Struktur eines resistiven Direktzugriffsspeichers (RRAM): ein Trägersubstrat; eine erste Elektrode, umfassend: eine silicidierte Halbleiterfinne auf dem Trägersubstrat und eine erste Metalldeckschicht, welche die silicidierte Halbleiterfinne bedeckt; eine Dielektrikumsmaterialschicht, welche eine konfigurierbare resistive Eigenschaft aufweist und zumindest einen Teil der ersten Metalldeckschicht bedeckt; und eine zweite Elektrode, umfassend: eine zweite Metalldeckschicht, welche die Dielektrikumsmaterialschicht bedeckt; und eine Metallfüllung in Kontakt mit der zweiten Metalldeckschicht.
  • In einer Ausführungsform umfasst ein Verfahren: Strukturieren eines Halbleitermaterials, um eine Halbleiterfinne auf einem Trägersubstrat zu bilden; Silicidieren der Halbleiterfinne, um eine silicidierte Halbleiterfinne herzustellen; Abscheiden einer ersten Metalldeckschicht, welche die silicidierte Halbleiterfinne bedeckt; Abscheiden einer Dielektrikumsmaterialschicht, welche eine konfigurierbare resistive Eigenschaft aufweist und die erste Metalldeckschicht bedeckt; Abscheiden einer zweiten Metalldeckschicht, welche die Dielektrikumsmaterialschicht bedeckt; Abscheiden einer Metallfüllung auf jeder Seite der silicidierten Halbleiterfinne in Kontakt mit der zweiten Metalldeckschicht; Herstellen eines elektrischen Kontakts zu der ersten Metalldeckschicht und der silicidierten Halbleiterfinne, um eine erste Elektrode einer Struktur eines resistiven Direktzugriffsspeichers (RRAM) bereitzustellen; und Herstellen eines elektrischen Kontakts zu der Metallfüllung und der zweiten Metalldeckschicht, um eine zweite Elektrode der RRAM-Struktur bereitzustellen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Für ein besseres Verständnis der Ausführungsformen wird nun lediglich beispielhaft auf die begleitenden Figuren Bezug genommen, in welchen:
  • 1 bis 11 veranschaulichen Verfahrensschritte bei der Herstellung einer Struktur eines resistiven Direktzugriffsspeichers (RRAM) zur Verwendung in einer nichtflüchtigen Speicherzelle;
  • 12 ist ein schematisches Schaubild einer nichtflüchtigen Speicherzelle, welche die RRAM-Struktur beinhaltet; und
  • 13 bis 23 veranschaulichen Verfahrensschritte bei der Herstellung einer RRAM-Struktur zur Verwendung in einer nichtflüchtigen Speicherzelle.
  • DETAILLIERTE BESCHREIBUNG DER ZEICHNUNGEN
  • Es wird nun auf 1 bis 11 Bezug genommen, welche die Verfahrensschritte bei der Herstellung einer Struktur eines resistiven Direktzugriffsspeichers (RRAM) zur Verwendung in einer nichtflüchtigen Speicherzelle veranschaulichen. Es versteht sich, dass in den Zeichnungen Elemente dargestellt sind, die nicht notwendigerweise maßstabsgetreu sind.
  • 1 zeigt ein Silicium-auf-Isolator(Silicon-On-Insulator, SOI)-Halbleitersubstrat 10, welches ein Halbleitersubstrat 12, eine isolierende Schicht 14 und eine Halbleiterschicht 16 in einem Stapel umfasst. Die Halbleiterschicht 16 kann gemäß der Anwendung dotiert sein oder kann alternativ undotiert sein, wobei in diesem Fall das SOI-Substrat 10 eines des „vollständig verarmten” Typs ist. Die Halbleiterschicht 16 kann zum Beispiel eine Dicke von 35 nm bis 50 nm aufweisen. Die isolierende Schicht 14 wird auf dem Fachgebiet gewöhnlich als eine vergrabene Oxidschicht (Buried Oxide, BOX) bezeichnet.
  • Anschließend wird auf der Halbleiterschicht 16 eine Hartmaske 30 abgeschieden, welche eine Siliciumdioxidschicht (SiO2) 32 und eine Siliciumnitridschicht (SiN) 34 umfasst. Die Siliciumdioxidschicht 32 kann zum Beispiel unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) mit einer Dicke von beispielsweise ungefähr 3 nm bis 10 nm abgeschieden werden. Die Siliciumnitridschicht 34 kann zum Beispiel unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (CVD) mit einer Dicke von beispielsweise ungefähr 20 nm bis 40 nm abgeschieden werden. Das Ergebnis ist in 2 dargestellt.
  • Anschließend wird ein lithographisches Verfahren angewendet, wie es auf dem Fachgebiet bekannt ist, um aus der Halbleiterschicht 16 mehrere Finnen 100 zu definieren. Die Hartmaske 30 wird so strukturiert, dass an den gewünschten Stellen der Finnen 100 Maskenmaterial 36 zurückgelassen wird. Dann wird eine Ätzoperation durch die Maske hindurch durchgeführt, um auf jeder Seite jeder Finne 100 Öffnungen 102 zu öffnen. In einer bevorzugten Ausführungsform erfolgt das Ätzen, wodurch die Finnen 100 definiert werden, bis zu einer Tiefe, welche die isolierende Schicht 14 erreicht. Die Finnen 100 können eine Breite (w) von 6 nm bis 12 nm und einen Mittenabstand (p) von 25 nm bis 45 nm aufweisen (mit einem Abstand zwischen benachbarten Finnen von 15 nm bis 35 nm). Das Ergebnis des Ätzverfahrens ist in 3 dargestellt.
  • Außerhalb eines Bereichs 18, wo sich die Finnen 100 befinden, ist die Isolierung, z. B. für die flache Grabenisolierung (Shallow Trench Isolation, STI), erhöht, wie bei Bezugszahl 20 dargestellt. Dies kann zum Beispiel durch Abscheiden eines fließfähigen Oxids auf dem Substrat erreicht werden, gefolgt vom Strukturieren und Entfernen der Oxidabscheidung in dem Bereich 18 der Finnen 100. Das Maskenmaterial 36 wird ebenfalls entfernt. Das Ergebnis ist in 4 dargestellt.
  • Anschließend wird eine Nickel-Platin(NiPt)-Schicht 110 abgeschieden, um die Finnen 100 zu bedecken, wie in 5 dargestellt. Die Schicht 110 kann zum Beispiel eine Dicke von 3 nm bis 10 nm aufweisen. Danach wird ein Temperverfahren durchgeführt (zum Beispiel bei 400°C mit einem optionalen Laser-Tempern bei 800°C). Durch das Tempern wird zumindest ein Teil des Siliciummaterials der Finnen 100 in ein Metallsilicid (zum Beispiel NiSix) umgewandelt, um das Siliciumfinnenmaterial umzuwandeln, um silicidierten Finnen 112 zu bilden. Der nach dem Tempern nicht umgesetzte Teil der Schicht 110 wird entfernt. In einer Ausführungsform werden die Abmessungen der Finne 100, die Dicke der Schicht 110, die verwendeten Materialien und die Eigenschaften des durchgeführten Temperverfahrens so gewählt, dass es sich bei den silicidierten Finnen 112 um vollständig silicidierte Strukturen handelt (in einem solchen Fall wird das gesamte Halbleitermaterial der Finne 100 in Silicid umgewandelt). Das Ergebnis ist in 6 dargestellt. Die silicidierte Finne 112 stellt eine Elektrode der RRAM-Struktur dar.
  • Unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (CVD) wird eine Deckschicht 120 eines Metallmaterials (wie zum Beispiel Titannitrid TiN) abgeschieden, um die silicidierten Finnen 112 und die isolierende Schicht 14 zu bedecken. Die Schicht 120 kann zum Beispiel eine Dicke von 5 nm bis 10 nm aufweisen. Unter Anwendung eines Verfahrens der Atomschichtabscheidung (Atomic Layer Deposition, ALD) wird eine Dielektrikumsmaterialschicht 122 (wie zum Beispiel Hafniumoxid, HfO2) abgeschieden, um die Metallschicht 120 zu bedecken. Es wird eine Strukturierungsoperation durchgeführt, um für eine Entfernung der Schichten 120 und 122 außerhalb des Bereichs 18 zu sorgen. Das Ergebnis ist in 7 dargestellt, welche sich nun auf den Bereich 18 fokussiert. Die Schicht 120 unterstützt bei der Bildung eines Zustands niedrigen spezifischen Widerstands durch die Dielektrikumsschicht 122 hindurch für den RRAM-Betrieb.
  • Unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (CVD) wird eine Deckschicht 124 eines Metallmaterials (wie zum Beispiel Titannitrid TiN) abgeschieden, um die Schicht 122 zu bedecken. Die Schicht 124 kann zum Beispiel eine Dicke von 5 nm bis 10 nm aufweisen. Anschließend wird der Bereich 18 mit einem Metallmaterial (wie zum Beispiel Wolfram) gefüllt, um für eine Metallfüllung 126 zu sorgen. Es wird eine Operation des chemisch-mechanischen Polierens (CMP) durchgeführt, um die obere Fläche der Füllung 126 auf einer Ebene zu planarisieren, die mit der Schicht 124 coplanar ist. Das Ergebnis ist in 8 dargestellt. Die Schicht 124 unterstützt bei der Bildung eines Zustands niedrigen spezifischen Widerstands durch die Dielektrikumsschicht 122 hindurch für den RRAM-Betrieb. Die Metallfüllung 126 stellt eine andere Elektrode der RRAM-Struktur dar.
  • Anschließend wird ein Nassätzverfahren angewendet, um die obere Fläche der Metallfüllung 126 bis zu einem Niveau unterhalb der oberen Fläche der silicidierten Finnen 112 auszusparen. Die Tiefe d dieser Aussparungsoperation kann zum Beispiel 10 nm bis 20 nm betragen. Der Teil der Schicht 124, der sich oberhalb der oberen Fläche der ausgesparten Metallfüllung 126' befindet, wird ebenfalls entfernt (zum Beispiel unter Anwendung eines nassen Ablöseverfahrens). Der Teil der Schicht 122, der sich oberhalb der oberen Fläche der ausgesparten Metallfüllung 126' befindet, wird ebenfalls entfernt (zum Beispiel unter Anwendung eines nassen Ablöseverfahrens). Das Ergebnis ist in 9 dargestellt.
  • Anschließend wird eine formangepasste Abscheidung eines isolierenden Materials vorgenommen und ein anschließendes gerichtetes Ätzverfahren durchgeführt, um an den Seitenflächen der Schicht 120 auf jeder Seite der silicidierten Finnen 112 Seitenwand-Abstandhalter 130 zu definieren. Das Ergebnis ist in 10 dargestellt.
  • Danach werden herkömmliche Abschluss(Back-End-Of-Line, BEOL)-Verfahren durchgeführt, um die Vormetallisierungs-Dielektrikums(PMD)-Schicht 140 abzuscheiden und zu planarisieren und Metallkontakte 150 und 152 zu bilden. Das Ergebnis ist in 11 dargestellt. Anschließend können über der PMD-Schicht 140 eine oder mehrere Metallisierungsschichten bereitgestellt werden, um bei der Herstellung von Schaltungsverbindungen zu den Kontakten 150 und 152 zu unterstützen.
  • Somit wird eine Struktur eines resistiven Direktzugriffsspeichers (RRAM) 200 so gebildet, dass sie eine erste Metallplatte oder Elektrode (Schicht 120 auf der silicidierten Finne 112), eine Dielektrikumsschicht 122 und eine zweite Metallplatte (Schicht 124 und ausgesparte Füllung 126') umfasst. Es sei angemerkt, dass die Struktur 200 aus zwei Finnen 112 besteht, dass dies jedoch nur beispielhaft ist, wobei es sich versteht, dass jede Struktur 200 durch das Strukturieren und Silicidieren einer beliebigen geeigneten Anzahl an Finnen 112 gebildet werden kann. Die Struktur 200 kann in einer nichtflüchtigen Speicherzelle 202 enthalten sein, wie in 12 schematisch dargestellt. Die Zelle 202 umfasst einen Transistor 204, welcher eine erste Source-Drain-Zone, die über den Kontakt 152 mit der ersten Metallplatte der Struktur 200 verbunden ist, und eine zweite Source-Drain-Zone aufweist, die mit einer Source-Leitung SL verbunden ist. Der Transistor 204 kann von dem Substrat 10 getragen werden und innerhalb desselben integriert sein, wobei der Transistor unter Anwendung wohlbekannter Transistorherstellungstechniken vor oder gleichzeitig mit der Herstellung der Struktur 200 hergestellt wird. Eine Wortleitung (WL) für die Zelle 202 ist mit einem Gate-Anschluss des Transistors 204 verbunden. Eine Bitleitung (BL) für die Zelle 202 ist über den Kontakt 150 mit der zweiten Metallplatte der Struktur 200 verbunden. Die Source-Leitung, Wortleitung und Bitleitung können unter Verwendung der Metallisierungsschichten bereitgestellt werden und mit diesen verbunden sein.
  • Die gebildete Struktur unterstützt wegen der Verwendung von Finnen die Herstellung von hochdichten RRAMs.
  • Der Betrieb der RRAM-Struktur in einer Speicherzelle ist der folgende: wenn die Wortleitung auf ein logisches Hoch eingestellt ist, ist der Transistor 204 eingeschaltet. Die Source-Leitung ist auf ein logisches Hoch voreingestellt. Wenn die Bitleitungsspannung auf > 0,85 V eingestellt ist, wird in der Hafniumoxid-Dielektrikumsschicht ei Leitungsfaden gebildet. Die Stromstärke steigt und die Zelle tritt in den Zustand niedrigen Widerstands ein. Die Source-Leitung wird dann entladen und die Spannung sinkt. Wenn die Bitleitungsspannung auf weniger als –1,25 V eingestellt ist (welches die Rückstellspannung ist) und wenn die Wortleitung auf ein logisches Hoch eingestellt ist, verschwindet der Leitungsfaden und die Zelle kehrt in den Zustand hohen spezifischen Widerstands zurück.
  • Es wird nun auf 13 bis 23 Bezug genommen, welche die Verfahrensschritte bei der Herstellung einer RRAM-Struktur zur Verwendung in einer nichtflüchtigen Speicherzelle veranschaulichen. Es versteht sich, dass in den Zeichnungen Elemente dargestellt sind, die nicht notwendigerweise maßstabsgetreu sind.
  • 13 zeigt ein massives Halbleitersubstrat 10', welches eine Halbleiterschicht 16' umfasst. Die Halbleiterschicht 16' kann gemäß der Anwendung dotiert sein oder kann alternativ undotiert sein. Die Halbleiterschicht 16' kann zum Beispiel eine Dicke von 30 nm bis 80 nm aufweisen.
  • Anschließend wird auf der Halbleiterschicht 16' eine Hartmaske 30 abgeschieden, welche eine Siliciumdioxidschicht (SiO2) 32 und eine Siliciumnitridschicht (SiN) 34 umfasst. Die Siliciumdioxidschicht 32 kann zum Beispiel unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (CVD) mit einer Dicke von beispielsweise ungefähr 3 nm bis 10 nm abgeschieden werden. Die Siliciumnitridschicht 34 kann zum Beispiel unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (CVD) mit einer Dicke von beispielsweise ungefähr 20 nm bis 40 nm abgeschieden werden. Das Ergebnis ist in 14 dargestellt.
  • Anschließend wird ein lithographisches Verfahren angewendet, wie es auf dem Fachgebiet bekannt ist, um aus einem oberen Teil der Halbleiterschicht 16' mehrere Finnen 100' zu definieren. Die Hartmaske 30 wird so strukturiert, dass an den gewünschten Stellen der Finnen 100' Maskenmaterial 36 zurückgelassen wird. Dann wird eine Ätzoperation durch die Maske hindurch durchgeführt, um auf jeder Seite jeder Finne 100' Öffnungen 102' zu öffnen. In einer bevorzugten Ausführungsform erfolgt das Ätzen, wodurch die Finnen 100' definiert werden, bis zu einer Tiefe von 35 nm bis 50 nm von der oberen Fläche der Halbleiterschicht 16'. Die Finnen 100 können eine Breite (w) von 6 nm bis 12 nm und einen Mittenabstand (p) von 25 nm bis 45 nm aufweisen (mit einem Abstand zwischen benachbarten Finnen von 15 nm bis 35 nm). Das Ergebnis des Ätzverfahrens ist in 15 dargestellt.
  • Es wird eine Abscheidung eines fließfähigen Oxidmaterials vorgenommen und dann planarisiert, wobei ein Verfahren des chemisch-mechanischen Polierens (CMP) angewendet wird. Innerhalb eines Bereichs 18, wo sich die Finnen 100 befinden, wird die Abscheidung des fließfähigen Oxidmaterials unter Anwendung eines Trockenätzverfahrens ausgespart, wobei eine isolierende Schicht 22 zurückbleibt, welche einen unteren Teil 114 der Finnen 100' umgibt. Außerhalb des Bereichs 18 ist die Isolierung erhöht, wie bei Bezugszahl 20 dargestellt. Das Maskenmaterial 36 wird ebenfalls entfernt. Das Ergebnis ist in 16 dargestellt.
  • Anschließend wird eine Nickel-Platin(NiPt)-Schicht 110 abgeschieden, um die Finnen 100' zu bedecken, wie in 17 dargestellt. Die Schicht 110 kann zum Beispiel eine Dicke von 3 nm bis 10 nm aufweisen. Danach wird ein Temperverfahren durchgeführt (zum Beispiel bei 400°C mit einem optionalen Laser-Tempern bei 800°C). Durch das Tempern wird zumindest ein Teil des Siliciummaterials in einem oberen Teil 113 der Finnen 100' in ein Metallsilicid (zum Beispiel NiSix) umgewandelt, um das Siliciumfinnenmaterial umzuwandeln, um silicidierte Finnen 112' zu bilden. Der nicht umgesetzte Teil der Schicht 110 wird entfernt. In einer Ausführungsform werden die Abmessungen der Finne 100', die Dicke der Schicht 110', die verwendeten Materialien und die Eigenschaften des durchgeführten Temperverfahrens so gewählt, dass es sich bei den silicidierten Finnen 112' um vollständig silicidierte Strukturen handelt (in einem solchen Fall wird das gesamte Halbleitermaterial der Finne 100' im oberen Teil 113 in Silicid umgewandelt). Das Ergebnis ist in 18 dargestellt. Es sei angemerkt, dass der untere Teil 114 der Finne 100', der aus nicht silicidiertem Halbleitermaterial hergestellt ist, zurückbleibt, um die jeweilige Finne 112' zu tragen. Die silicidierte Finne 112' stellt eine Elektrode der RRAM-Struktur dar.
  • Unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (CVD) wird eine Deckschicht 120 eines Metallmaterials (wie zum Beispiel Titannitrid TiN) abgeschieden, um die silicidierten Finnen 112' und die isolierende Schicht 22 zu bedecken. Die Schicht 120 kann zum Beispiel eine Dicke von 5 nm bis 10 nm aufweisen. Unter Anwendung eines Verfahrens der Atomschichtabscheidung (ALD) wird eine Dielektrikumsmaterialschicht 122 (wie zum Beispiel Hafniumoxid, HfO2) abgeschieden, um die Metallschicht 120 zu bedecken. Es wird eine Strukturierungsoperation durchgeführt, um eine Entfernung der Schichten 120 und 122 außerhalb des Bereichs 18 zu ermöglichen. Das Ergebnis ist in 19 dargestellt, welche sich nun auf den Bereich 18 fokussiert. Die Schicht 120 unterstützt bei der Bildung eines Zustands niedrigen spezifischen Widerstands durch die Dielektrikumsschicht 122 hindurch für den RRAM-Betrieb.
  • Unter Anwendung eines Verfahrens der chemischen Abscheidung aus der Gasphase (CVD) wird eine Deckschicht 124 eines Metallmaterials (wie zum Beispiel Titannitrid TiN) abgeschieden, um die Schicht 122 zu bedecken. Die Schicht 124 kann zum Beispiel eine Dicke von 5 nm bis 10 nm aufweisen. Anschließend wird der Bereich 18 mit einem Metallmaterial (wie zum Beispiel Wolfram) gefüllt, um für eine Metallfüllung 126 zu sorgen. Es wird eine Operation des chemisch-mechanischen Polierens (CMP) durchgeführt, um die obere Fläche der Füllung 126 auf einer Ebene zu planarisieren, die mit der Schicht 124 coplanar ist. Das Ergebnis ist in 20 dargestellt. Die Schicht 124 unterstützt bei der Bildung eines Zustands niedrigen spezifischen Widerstands durch die Dielektrikumsschicht 122 hindurch für den RRAM-Betrieb. Die Metallfüllung 126 stellt eine andere Elektrode der RRAM-Struktur dar.
  • Anschließend wird ein Nassätzverfahren angewendet, um die obere Fläche der Metallfüllung 126 bis zu einem Niveau unterhalb der oberen Fläche der silicidierten Finnen 112' auszusparen. Die Tiefe d dieser Aussparungsoperation kann zum Beispiel 10 nm bis 20 nm betragen. Der Teil der Schicht 124, der sich oberhalb der oberen Fläche der ausgesparten Metallfüllung 126' befindet, wird ebenfalls entfernt (zum Beispiel unter Anwendung eines nassen Ablöseverfahrens). Der Teil der Schicht 122, der sich oberhalb der oberen Fläche der ausgesparten Metallfüllung 126' befindet, wird ebenfalls entfernt (zum Beispiel unter Anwendung eines nassen Ablöseverfahrens). Das Ergebnis ist in 21 dargestellt.
  • Anschließend wird eine formangepasste Abscheidung eines isolierenden Materials vorgenommen und ein anschließendes gerichtetes Ätzverfahren durchgeführt, um an den Seitenflächen der Schicht 120 auf jeder Seite der silicidierten Finnen 112' Seitenwand-Abstandhalter 130 zu definieren. Das Ergebnis ist in 22 dargestellt.
  • Danach werden herkömmliche Abschluss(BEOL)-Verfahren durchgeführt, um die Vormetallisierungs-Dielektrikums(PMD)-Schicht 140 abzuscheiden und zu planarisieren und Metallkontakte 150 und 152 zu bilden. Das Ergebnis ist in 23 dargestellt. Anschließend können über der PMD-Schicht 140 eine oder mehrere Metallisierungsschichten bereitgestellt werden, um bei der Herstellung von Schaltungsverbindungen zu den Kontakten 150 und 152 zu unterstützen.
  • Somit wird eine Struktur eines resistiven Direktzugriffsspeichers 200 so gebildet, dass sie eine erste Metallplatte oder Elektrode (Schicht 120 auf der silicidierten Finne 112'), eine Dielektrikumsschicht 122 und eine zweite Metallplatte (Schicht 124 und ausgesparte Füllung 126') umfasst. Es sei angemerkt, dass die Struktur 200 aus zwei Finnen 112' besteht, dass dies jedoch nur beispielhaft ist, wobei es sich versteht, dass jede Struktur 200 durch das Strukturieren und Silicidieren einer beliebigen geeigneten Anzahl an Finnen 112' gebildet werden kann. Die Struktur 200 kann in einer nichtflüchtigen Speicherzelle 202 enthalten sein, wie in 12 (bereits beschrieben) schematisch dargestellt.
  • Durch die vorstehende Beschreibung ist durch veranschaulichende und nicht beschränkende Beispiele eine vollständige und informative Beschreibung der beispielhaften Ausführungsform der vorliegenden Erfindung gegeben worden. Dem Fachmann können jedoch verschiedene Modifikationen und Anpassungen aus der vorstehenden Beschreibung ersichtlich werden, wenn sie in Verbindung mit den begleitenden Zeichnungen und den anhängenden Patentansprüchen gelesen wird. All solche und ähnliche Modifikationen der Lehren der vorliegenden Erfindung fallen jedoch immer noch unter den Umfang der vorliegenden Erfindung, wie er in den anhängenden Patentansprüchen definiert ist.

Claims (25)

  1. Nichtflüchtige Speicherzelle in integrierter Schaltung, umfassend: ein Trägersubstrat; eine Struktur eines resistiven Direktzugriffsspeichers, umfassend: eine erste Elektrode, umfassend: eine silicidierte Halbleiterfinne auf dem Trägersubstrat und eine erste Metalldeckschicht, welche die silicidierte Halbleiterfinne bedeckt; eine Dielektrikumsmaterialschicht, welche eine konfigurierbare resistive Eigenschaft aufweist und zumindest einen Teil der ersten Metalldeckschicht bedeckt; und eine zweite Elektrode, umfassend: eine zweite Metalldeckschicht, welche die Dielektrikumsmaterialschicht bedeckt; und eine Metallfüllung in Kontakt mit der zweiten Metalldeckschicht; einen Transistor, welcher einen ersten Source-Drain-Anschluss aufweist, der mit einer der ersten und zweiten Elektrode verbunden ist; eine Source-Leitung, die mit einem zweiten Source-Drain-Anschluss des Transistors verbunden ist; eine Wortleitung, die mit einem Gate-Anschluss des Transistors verbunden ist; und eine Bitleitung, die mit einer anderen der ersten und zweiten Elektrode verbunden ist.
  2. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 1, wobei das Trägersubstrat eines des Silicium-auf-Isolator(SOI)-Typs ist.
  3. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 2, wobei das Substrat des SOI-Typs eine Halbleiterschicht aufweist und wobei die silicidierte Halbleiterfinne aus der Halbleiterschicht gebildet ist.
  4. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 1, wobei das Trägersubstrat eines des massiven Substrattyps ist.
  5. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 4, wobei die silicidierte Halbleiterfinne aus einem Teil des massiven Substrats gebildet ist.
  6. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 1, ferner umfassend Seitenwand-Abstandhalter auf jeder Seite der ersten Metalldeckschicht auf einem oberen Teil der silicidierten Halbleiterfinne.
  7. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 1, ferner umfassend: eine Vormetallisierungs-Dielektrikums-Schicht; einen ersten Kontakt, welcher sich durch die Vormetallisierungs-Dielektrikums-Schicht erstreckt, um elektrisch mit der Metallfüllung zu verbinden; und einen zweiten Kontakt, welcher sich durch die Vormetallisierungs-Dielektrikums-Schicht erstreckt, um an einer oberen Fläche der silicidierten Halbleiterfinne elektrisch mit der ersten Metalldeckschicht zu verbinden.
  8. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 1, wobei die Struktur des resistiven Direktzugriffsspeichers ferner umfasst: eine zusätzliche silicidierte Halbleiterfinne auf dem Trägersubstrat, wobei die erste Metalldeckschicht ferner die zusätzliche silicidierte Halbleiterfinne bedeckt; wobei die Dielektrikumsmaterialschicht ferner zumindest einen Teil der ersten Metalldeckschicht an der zusätzlichen silicidierten Halbleiterfinne bedeckt; wobei die zweite Metalldeckschicht die Dielektrikumsmaterialschicht an der zusätzlichen silicidierten Halbleiterfinne bedeckt; und wobei die Metallfüllung in Kontakt mit der zweiten Metalldeckschicht zwischen der silicidierten Halbleiterfinne und der zusätzlichen silicidierten Halbleiterfinne angeordnet ist.
  9. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 1, wobei die Dielektrikumsmaterialschicht aus Hafniumoxid hergestellt ist.
  10. Nichtflüchtige Speicherzelle in integrierter Schaltung nach Anspruch 1, wobei die silicidierte Halbleiterfinne eine vollständig silicidierte Halbleiterstruktur umfasst.
  11. Struktur eines resistiven Direktzugriffsspeichers (RRAM), umfassend: ein Trägersubstrat; eine erste Elektrode, umfassend: eine silicidierte Halbleiterfinne auf dem Trägersubstrat und eine erste Metalldeckschicht, welche die silicidierte Halbleiterfinne bedeckt; eine Dielektrikumsmaterialschicht, welche eine konfigurierbare resistive Eigenschaft aufweist und zumindest einen Teil der ersten Metalldeckschicht bedeckt; und eine zweite Elektrode, umfassend: eine zweite Metalldeckschicht, welche die Dielektrikumsmaterialschicht bedeckt; und eine Metallfüllung in Kontakt mit der zweiten Metalldeckschicht.
  12. RRAM-Struktur nach Anspruch 11, wobei das Trägersubstrat eines des Silicium-auf-Isolator(SOI)-Typs ist.
  13. RRAM-Struktur nach Anspruch 12, wobei das Substrat des SOI-Typs eine Halbleiterschicht aufweist und wobei die silicidierte Halbleiterfinne aus der Halbleiterschicht gebildet ist.
  14. RRAM-Struktur nach Anspruch 11, wobei das Trägersubstrat eines des massiven Substrattyps ist.
  15. RRAM-Struktur nach Anspruch 14, wobei die silicidierte Halbleiterfinne aus einem Teil des massiven Substrats gebildet ist.
  16. RRAM-Struktur nach Anspruch 11, ferner umfassend: eine zusätzliche silicidierte Halbleiterfinne auf dem Trägersubstrat, wobei die erste Metalldeckschicht ferner die zusätzliche silicidierte Halbleiterfinne bedeckt; wobei die Dielektrikumsmaterialschicht ferner zumindest einen Teil der ersten Metalldeckschicht an der zusätzlichen silicidierten Halbleiterfinne bedeckt; wobei die zweite Metalldeckschicht die Dielektrikumsmaterialschicht an der zusätzlichen silicidierten Halbleiterfinne bedeckt; und wobei die Metallfüllung in Kontakt mit der zweiten Metalldeckschicht zwischen der silicidierten Halbleiterfinne und der zusätzlichen silicidierten Halbleiterfinne angeordnet ist.
  17. RRAM-Struktur nach Anspruch 11, wobei die Dielektrikumsmaterialschicht aus Hafniumoxid hergestellt ist.
  18. RRAM-Struktur nach Anspruch 11, wobei die silicidierte Halbleiterfinne eine vollständig silicidierte Halbleiterstruktur umfasst.
  19. Verfahren, umfassend: Strukturieren eines Halbleitermaterials, um eine Halbleiterfinne auf einem Trägersubstrat zu bilden; Silicidieren der Halbleiterfinne, um eine silicidierte Halbleiterfinne herzustellen; Abscheiden einer ersten Metalldeckschicht, welche die silicidierte Halbleiterfinne bedeckt; Abscheiden einer Dielektrikumsmaterialschicht, welche eine konfigurierbare resistive Eigenschaft aufweist und die erste Metalldeckschicht bedeckt; Abscheiden einer zweiten Metalldeckschicht, welche die Dielektrikumsmaterialschicht bedeckt; Abscheiden einer Metallfüllung auf jeder Seite der silicidierten Halbleiterfinne in Kontakt mit der zweiten Metalldeckschicht; Herstellen eines elektrischen Kontakts zu der ersten Metalldeckschicht und der silicidierten Halbleiterfinne, um eine erste Elektrode einer Struktur eines resistiven Direktzugriffsspeichers (RRAM) bereitzustellen; und Herstellen eines elektrischen Kontakts zu der Metallfüllung und der zweiten Metalldeckschicht, um eine zweite Elektrode der RRAM-Struktur bereitzustellen.
  20. Verfahren nach Anspruch 19, ferner umfassend: Aussparen der Dielektrikumsmaterialschicht, der zweiten Metalldeckschicht und der Metallfüllung bis zu einer Höhe unterhalb einer oberen Fläche der silicidierten Halbleiterfinne und Bilden von Seitenwand-Abstandhaltern auf jeder Seite eines oberen Teils der silicidierten Halbleiterfinne in Kontakt mit der ersten Metalldeckschicht.
  21. Verfahren nach Anspruch 19, ferner umfassend: Abscheiden eines Vormetallisierungs-Dielektrikums; Bilden eines ersten Kontakts, welcher sich durch die Vormetallisierungs-Dielektrikums-Schicht erstreckt, um an einer oberen Fläche der silicidierten Halbleiterfinne elektrisch mit der ersten Metalldeckschicht zu verbinden; und Bilden eines zweiten Kontakts, welcher sich durch die Vormetallisierungs-Dielektrikums-Schicht erstreckt, um elektrisch mit der Metallfüllung und der zweiten Metalldeckschicht zu verbinden.
  22. Verfahren nach Anspruch 19, wobei die Dielektrikumsmaterialschicht aus Hafniumoxid hergestellt ist.
  23. Verfahren nach Anspruch 19, wobei das Trägersubstrat eines des Silicium-auf-Isolator(SOI)-Typs ist.
  24. Verfahren nach Anspruch 19, wobei das Trägersubstrat eines des massiven Substrattyps ist.
  25. Verfahren nach Anspruch 19, wobei das Silicidieren der Halbleiterfinne das Herstellen einer vollständig silicidierten Halbleiterfinnenstruktur umfasst.
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