CN113793854A - 三维存储器及其制作方法 - Google Patents

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Abstract

本发明提供了一种三维存储器及其制作方法。该制作方法包括：提供表面具有栅极堆叠结构的第一衬底，且栅极堆叠结构中具有贯穿至第一衬底的沟道结构；对第一衬底进行背面减薄，并使沟道结构形成贯穿出第一衬底的第一端部；对第一衬底进行背面减薄，并使沟道结构形成贯穿出第一衬底的第一端部；在非晶氧化物半导体层中形成引线孔，并在引线孔中形成引线部。由于本发明采用非晶氧化物半导体层代替上述结晶后形成的掺杂多晶硅层，从而无需进行退火工艺，且该类材料的沉积温度通常低于400℃，对材料的损伤很低，使得非晶氧化物半导体层不易出现表面缺陷，具有较低的表面粗糙度，从而无需再进行表面平坦化处理，减少了工艺步骤，降低了工艺成本。

Description

三维存储器及其制作方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。
背景技术
随着对集成度和存储容量的需求不断提高，3D NAND存储器应运而生。3D NAND存储器大大节省了硅片面积，降低制造成本，增加了存储容量。
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前工艺中，分别采用不同的工艺形成3D NAND存储器阵列和外围电路，并通过键合技术将两者键合在一起，然后通过将形成3D NAND存储器阵列的衬底减薄，以使3DNAND存储器结构中的沟道结构具有裸露端部，之后在减薄后的衬底背面覆盖掺杂的非晶硅，并采用激光退火(laser anneal)工艺进行结晶，以形成掺杂多晶硅层，再通过在掺杂多晶硅层中形成引线部，以从衬底背面引出沟道结构。
然而，上述激光退火工艺不仅时间久，而且较高的温度对材料损伤很大，导致形成的掺杂多晶硅层存在表面缺陷，从而表面粗糙度很大，进而还需要进行表面平坦化处理，以降低衬底背面的粗糙度，导致工艺繁琐，且工艺成本增加。
发明内容
本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中将沟道结构从衬底背面引出的工艺易导致工艺繁琐且工艺成本增加的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：提供表面具有栅极堆叠结构的第一衬底，且栅极堆叠结构中具有贯穿至第一衬底的沟道结构；对第一衬底进行背面减薄，并使沟道结构形成贯穿出第一衬底的第一端部；对第一衬底进行背面减薄，并使沟道结构形成贯穿出第一衬底的第一端部；在非晶氧化物半导体层中形成引线孔，并在引线孔中形成引线部。
进一步地，非晶氧化物半导体层为包含铟、镓、锌、锡中的任一种或多种元素的氧化物层。
进一步地，非晶氧化物半导体层为铟镓锌氧化物层。
进一步地，采用沉积工艺形成非晶氧化物半导体层，沉积工艺的温度小于400℃。
进一步地，制作方法还包括在第一衬底表面形成栅极堆叠结构的步骤：在第一衬底表面形成堆叠体，堆叠体包括沿远离第一衬底的方向交替层叠的牺牲层和隔离层；在堆叠体中形成贯穿至第一衬底的沟道结构；将牺牲层置换为栅极结构，以形成栅极堆叠结构，并形成贯穿栅极堆叠结构至第一衬底的共源极。
进一步地，在堆叠体中形成沟道结构的步骤包括：在堆叠体中形成贯穿至第一衬底的沟道通孔；在沟道通孔的内表面顺序形成层叠设置的功能层和沟道层；在沟道通孔中形成介电填充层，以使沟道层包裹介电填充层。
进一步地，对第一衬底进行背面减薄并使沟道结构形成第一端部的步骤包括：沿第一衬底远离栅极堆叠结构的一侧表面进行减薄，以使沟道通孔贯通第一衬底，且功能层具有裸露的第一端面；对第一衬底减薄后的表面以及第一端面进行刻蚀，以使沟道层具有裸露的第二端面，得到表面具有第二端面的第一端部。
进一步地，在对第一衬底进行背面减薄的步骤之前，制作方法还包括以下步骤：提供具有CMOS电路的第二衬底，将栅极堆叠结构与CMOS电路键合。
根据本发明的另一方面，提供了一种三维存储器，包括：表面具有栅极堆叠结构的第一衬底；沟道结构，顺序贯穿栅极堆叠结构和第一衬底，且沟道结构的第一端部贯穿出第一衬底；非晶氧化物半导体层，设置于第一衬底远离栅极堆叠结构的一侧，非晶氧化物半导体层覆盖第一端部，且非晶氧化物半导体层中具有引线孔；引线部，设置于引线孔中。
进一步地，非晶氧化物半导体层为包含铟、镓、锌、锡中的任一种或多种元素的氧化物层。
进一步地，非晶氧化物半导体层为铟镓锌氧化物层。
进一步地，沟道结构包括：填充介质层，顺序贯穿栅极堆叠结构和第一衬底；沟道层，包裹填充介质层，且沟道层具有位于第一端部表面的第二端面，非晶氧化物半导体层覆盖第二端面；功能层，环绕沟道层设置。
进一步地，三维存储器还包括：第二衬底，第二衬底具有CMOS电路；键合部，连接沟道结构和CMOS电路。
应用本发明的技术方案，提供了一种三维存储器的制作方法，该方法提供表面具有栅极堆叠结构的第一衬底，且栅极堆叠结构中具有贯穿至第一衬底的沟道结构，对第一衬底进行背面减薄，并使沟道结构形成贯穿出第一衬底的第一端部，然后在第一衬底减薄后的背面形成非晶氧化物半导体层，以使非晶氧化物半导体层覆盖第一端部，并在非晶氧化物半导体层中形成引线孔，并在引线孔中形成引线部，从而通过将沟道结构与非晶氧化物半导体层接触，将其从衬底背面引出，相比于现有技术中沉积掺杂多晶硅并采用激光退火工艺进行结晶，由于本发明采用非晶氧化物半导体层代替上述结晶后形成的掺杂多晶硅层，从而无需进行退火工艺，且该类材料的沉积温度通常低于400℃，对材料的损伤很低，使得非晶氧化物半导体层不易出现表面缺陷，具有较低的表面粗糙度，从而无需再进行表面平坦化处理，减少了工艺步骤，降低了工艺成本。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的一种三维存储器的制作方法的流程示意图；
图2示出了在本申请实施方式所提供的三维存储器的制作方法中，提供表面具有栅极堆叠结构的第一衬底后的基体剖面结构示意图，其中，栅极堆叠结构中具有贯穿至第一衬底的沟道结构；
图3示出了沿图2所示的第一衬底远离栅极堆叠结构的一侧表面进行减薄后的基体剖面结构示意图，其中，功能层具有裸露的第一端面；
图4示出了图3中A区域的剖面结构示意图；
图5示出了对图3所示的第一衬底减薄后的表面以及第一端面进行刻蚀后的基体剖面结构示意图，其中，沟道层具有裸露的第二端面；
图6示出了图5中A＇区域的剖面结构示意图；
图7示出了在图6所示的第一衬底减薄后的背面形成非晶氧化物半导体层后的基体剖面结构示意图，其中，非晶氧化物半导体层覆盖第一端部；
图8示出了在图7所示的非晶氧化物半导体层中形成引线孔并在引线孔中形成引线部后的基体剖面结构示意图。
其中，上述附图包括以下附图标记：
10、第一衬底；20、栅极堆叠结构；210、栅极结构；220、隔离层；30、沟道结构；301、功能层；302、沟道层；303、介电填充层；310、第一端部；311、第一端面；312、第二端面；40、非晶氧化物半导体层；50、引线部。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，目前工艺中，通过将形成3D NAND存储器阵列的衬底减薄，以使3D NAND存储器结构中的沟道结构具有裸露端部，之后在减薄后的衬底背面覆盖掺杂的非晶硅，并采用激光退火(laser anneal)工艺进行结晶，以形成掺杂多晶硅层，再通过在掺杂多晶硅层中形成引线部，以从衬底背面引出沟道结构。然而，上述激光退火工艺不仅时间久，而且较高的温度对材料损伤很大，导致形成的掺杂多晶硅层存在表面缺陷，从而表面粗糙度很大，进而还需要进行表面平坦化处理，以降低衬底背面的粗糙度，导致工艺繁琐，且工艺成本增加。
本发明的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，如图1所示，包括以下步骤：提供表面具有栅极堆叠结构的第一衬底，且栅极堆叠结构中具有贯穿至第一衬底的沟道结构；对第一衬底进行背面减薄，并使沟道结构形成贯穿出第一衬底的第一端部；在第一衬底减薄后的背面形成非晶氧化物半导体层，以使非晶氧化物半导体层覆盖第一端部；在非晶氧化物半导体层中形成引线孔，并在引线孔中形成引线部。
相比于现有技术中沉积掺杂多晶硅并采用激光退火工艺进行结晶，由于本发明采用非晶氧化物半导体(Amorphous Oxide Semiconductors，AOS)层代替上述结晶后形成的掺杂多晶硅层，从而无需进行退火工艺，且该类材料的沉积温度通常低于400℃，对材料的损伤很低，使得非晶氧化物半导体层不易出现表面缺陷，具有较低的表面粗糙度，从而无需再进行表面平坦化处理，减少了工艺步骤，降低了工艺成本。
下面将更详细地描述根据本发明提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供表面具有栅极堆叠结构20的第一衬底10，且栅极堆叠结构20中具有贯穿至第一衬底10的沟道结构30，如图2所示。
上述第一衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
本发明的上述制作方法还可以包括在第一衬底10表面形成栅极堆叠结构20的步骤：在第一衬底10表面形成堆叠体，堆叠体包括沿远离第一衬底10的方向交替层叠的牺牲层和隔离层220；在堆叠体中形成贯穿至第一衬底10的沟道结构30；将牺牲层置换为栅极结构210，以形成栅极堆叠结构20，并形成贯穿栅极堆叠结构20至第一衬底10的共源极。
上述隔离层220和上述牺牲层可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层和上述隔离层220的层数，本领域技术人员还可以根据现有技术对上述隔离层220和上述牺牲层的种类进行合理选取，如上述隔离层220可以为SiO2，上述牺牲层可以为SiN。
在一种优选的实施方式中，在堆叠体中形成沟道结构30的步骤包括：在堆叠体中形成贯穿至第一衬底10的沟道通孔；在沟道通孔的内表面顺序形成层叠设置的功能层301和沟道层302；在沟道通孔中形成介电填充层303，以使沟道层302包裹介电填充层303。
上述沟道结构30可以为电荷陷阱型沟道结构30，此时，形成沟道结构30的步骤可以包括：在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层、电荷俘获层和隧穿层。
本领域技术人员可以根据现有技术对上述沟道结构30中上述各功能层301的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电荷俘获层的材料可以为SiN，隧穿层的材料可以为SiO2，沟道层302的材料可以为多晶硅，介电填充层303的材料可以为SiO2。并且，本领域技术人员可以采用现有技术中常规的沉积工艺形成上述沟道结构30，在此不再赘述。
在一种优选的实施方式中，形成栅极堆叠结构20并形成贯穿栅极堆叠结构20至第一衬底10的共源极的步骤包括：在堆叠体中形成贯穿至第一衬底10的栅极隔槽，使牺牲层能够具有裸露的端面；然后从上述裸露端面开始采用刻蚀液对牺牲层进行湿法刻蚀，以去除牺牲层；在对应牺牲层的位置形成栅极结构210；在栅极隔槽中形成共源极。
在形成贯穿栅极堆叠结构20的共源极之后，得到具有存储器阵列的第一衬底10，本发明的上述制作方法还可以包括以下步骤：提供具有CMOS电路的第二衬底，将第一衬底10的栅极堆叠结构20与CMOS电路键合。
在提供表面具有栅极堆叠结构20的第一衬底10的步骤之后，对第一衬底10进行背面减薄，并使沟道结构30形成贯穿出第一衬底10的第一端部310，如图3至图6所示。
在一种优选的实施方式中，对第一衬底10进行背面减薄并使沟道结构30形成第一端部310的步骤包括：沿第一衬底10远离栅极堆叠结构20的一侧表面进行减薄，以使沟道通孔贯通第一衬底10，且功能层301具有裸露的第一端面311，如图3和图4所示；对第一衬底10减薄后的表面以及第一端面311进行刻蚀，以使沟道层302具有裸露的第二端面312，得到表面具有第二端面312的第一端部310，如图5和图6所示。
在上述优选的实施方式中，所采用的减薄工艺可以为现有技术中常规的化学机械研磨(CMP)工艺，其工艺条件可以根据第一衬底10的材料种类进行合理设定，在此不再赘述。
在上述优选的实施方式中，可以针对第一衬底10以及功能层301的材料种类选择合适的刻蚀剂进行湿法刻蚀，以使沟道层302具有裸露的第二端面312。
在使沟道结构30形成贯穿出第一衬底10的第一端部310的步骤之后，在第一衬底10减薄后的背面形成非晶氧化物半导体层40，以使非晶氧化物半导体层40覆盖第一端部310，如图7所示。形成上述非晶氧化物半导体层40的工艺可以为现有技术中常规沉积工艺。
为了保证上述非晶氧化物半导体层具有在400℃以下的沉积温度，优选地，上述非晶氧化物半导体层为包含铟、镓、锌、锡中的任一种或多种元素的氧化物层。
在一个可选的实施例中，上述非晶氧化物半导体层40为铟镓锌氧化物(α-InGaZnO4，α-IGZO)层。上述材料能够保证在沉积温度低于400℃的条件下的致密性，对材料的损伤很低，使得非晶氧化物半导体层40不易出现表面缺陷，具有较低的表面粗糙度，从而无需再进行表面平坦化处理，减少了工艺步骤，降低了工艺成本。
本发明的上述非晶氧化物半导体层40并不局限于上述可选的种类，在另一些可选的实施例中，上述非晶氧化物半导体层40为铟镓氧化物(α-In-Ga-O，α-IGO)层、锌锡氧化物(α-Zn-Sn-O，α-ZTO)层或铟锌氧化物(α-In-Zn-O，α-IZO)层。
在第一衬底10减薄后的背面形成非晶氧化物半导体层40的步骤之后，在非晶氧化物半导体层40中形成引线孔，并在引线孔中形成引线部50，从而通过将沟道结构30与非晶氧化物半导体层40接触，将其从衬底背面引出，如图8所示。
根据本发明的另一方面，还提供了一种三维存储器，如图8所示，包括：表面具有栅极堆叠结构20的第一衬底10；沟道结构30，顺序贯穿栅极堆叠结构20和第一衬底10，且沟道结构30的第一端部310贯穿出第一衬底10；非晶氧化物半导体层40，设置于第一衬底10远离栅极堆叠结构20的一侧，非晶氧化物半导体层40覆盖第一端部310，且非晶氧化物半导体层40中具有引线孔；引线部50，设置于引线孔中。
相比于现有技术中沉积掺杂多晶硅并采用激光退火工艺进行结晶而形成的掺杂多晶硅层，本发明的上述三维存储器中由于采用非晶氧化物半导体层40，从而在器件的制作工艺中无需进行退火工艺，且该类材料的沉积可以温度低于400℃，对材料的损伤很低，使得非晶氧化物半导体层40不易出现表面缺陷，从而提高了器件性能。
为了保证上述非晶氧化物半导体层具有在400℃以下的沉积温度，优选地，上述非晶氧化物半导体层为包含铟、镓、锌、锡中的任一种或多种元素的氧化物层。
在一个可选的实施例中，上述非晶氧化物半导体层40为铟镓锌氧化物层，优选为N型铟镓锌氧化物层。上述材料能够保证在沉积温度低于400℃的条件下的致密性，对材料的损伤很低，使得非晶氧化物半导体层40不易出现表面缺陷，具有较低的表面粗糙度，从而无需再进行表面平坦化处理，减少了工艺步骤，降低了工艺成本。
本发明的上述非晶氧化物半导体层40并不局限于上述可选的种类，在另一些可选的实施例中，上述非晶氧化物半导体层40为铟镓氧化物(α-In-Ga-O，α-IGO)层、锌锡氧化物(α-Zn-Sn-O，α-ZTO)层或铟锌氧化物(α-In-Zn-O，α-IZO)层。
上述沟道结构30可以包括填充介质层、沟道层302和功能层301，填充介质层顺序贯穿栅极堆叠结构20和第一衬底10；沟道层302包裹填充介质层，且沟道层302具有位于第一端部310表面的第二端面312，非晶氧化物半导体层40覆盖第二端面312；功能层301环绕沟道层302设置。
本发明的上述三维存储器还可以包括具有CMOS电路的第二衬底以及将存储器阵列与CMOS电路连接的键合部。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
相比于现有技术中沉积掺杂多晶硅并采用激光退火工艺进行结晶，由于本发明采用非晶氧化物半导体层代替上述结晶后形成的掺杂多晶硅层，从而无需进行退火工艺，且该类材料的沉积可以温度低于400℃，对材料的损伤很低，使得非晶氧化物半导体层不易出现表面缺陷，具有较低的表面粗糙度，从而无需再进行表面平坦化处理，减少了工艺步骤，降低了工艺成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供表面具有栅极堆叠结构的第一衬底，且所述栅极堆叠结构中具有贯穿至所述第一衬底的沟道结构；
对所述第一衬底进行背面减薄，并使所述沟道结构形成贯穿出所述第一衬底的第一端部；
在所述第一衬底减薄后的背面形成非晶氧化物半导体层，以使所述非晶氧化物半导体层覆盖所述第一端部；
在所述非晶氧化物半导体层中形成引线孔，并在所述引线孔中形成引线部。
2.根据权利要求1所述的制作方法，其特征在于，所述非晶氧化物半导体层为包含铟、镓、锌、锡中的任一种或多种元素的氧化物层。
3.根据权利要求2所述的制作方法，其特征在于，所述非晶氧化物半导体层为铟镓锌氧化物层。
4.根据权利要求1所述的制作方法，其特征在于，采用沉积工艺形成所述非晶氧化物半导体层，所述沉积工艺的温度小于400℃。
5.根据权利要求1至4中任一项所述的制作方法，其特征在于，所述制作方法还包括在所述第一衬底表面形成所述栅极堆叠结构的步骤：
在所述第一衬底表面形成堆叠体，所述堆叠体包括沿远离所述第一衬底的方向交替层叠的牺牲层和隔离层；
在所述堆叠体中形成贯穿至所述第一衬底的沟道结构；
将所述牺牲层置换为栅极结构，以形成所述栅极堆叠结构，并形成贯穿所述栅极堆叠结构至所述第一衬底的共源极。
6.根据权利要求5所述的制作方法，其特征在于，在所述堆叠体中形成所述沟道结构的步骤包括：
在所述堆叠体中形成贯穿至所述第一衬底的沟道通孔；
在所述沟道通孔的内表面顺序形成层叠设置的功能层和沟道层；
在所述沟道通孔中形成介电填充层，以使所述沟道层包裹所述介电填充层。
7.根据权利要求6所述的制作方法，其特征在于，对所述第一衬底进行背面减薄并使所述沟道结构形成所述第一端部的步骤包括：
沿所述第一衬底远离所述栅极堆叠结构的一侧表面进行减薄，以使所述沟道通孔贯通所述第一衬底，且所述功能层具有裸露的第一端面；
对所述第一衬底减薄后的表面以及所述第一端面进行刻蚀，以使所述沟道层具有裸露的第二端面，得到表面具有所述第二端面的所述第一端部。
8.根据权利要求1至4中任一项所述的制作方法，其特征在于，在对所述第一衬底进行背面减薄的步骤之前，所述制作方法还包括以下步骤：
提供具有CMOS电路的第二衬底，将所述栅极堆叠结构与所述CMOS电路键合。
9.一种三维存储器，其特征在于，包括：
表面具有栅极堆叠结构的第一衬底；
沟道结构，顺序贯穿所述栅极堆叠结构和所述第一衬底，且所述沟道结构的第一端部贯穿出所述第一衬底；
非晶氧化物半导体层，设置于所述第一衬底远离所述栅极堆叠结构的一侧，所述非晶氧化物半导体层覆盖所述第一端部，且所述非晶氧化物半导体层中具有引线孔；
引线部，设置于所述引线孔中。
10.根据权利要求9所述的三维存储器，其特征在于，所述非晶氧化物半导体层为包含铟、镓、锌、锡中的任一种或多种元素的氧化物层。
11.根据权利要求10所述的三维存储器，其特征在于，所述非晶氧化物半导体层为铟镓锌氧化物层。
12.根据权利要求9至11中任一项所述的三维存储器，其特征在于，所述沟道结构包括：
填充介质层，顺序贯穿所述栅极堆叠结构和所述第一衬底；
沟道层，包裹所述填充介质层，且所述沟道层具有位于所述第一端部表面的第二端面，所述非晶氧化物半导体层覆盖所述第二端面；
功能层，环绕所述沟道层设置。
13.根据权利要求9至11中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：
第二衬底，所述第二衬底具有CMOS电路；
键合部，连接所述沟道结构和所述CMOS电路。
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