CN114823696A - 三维存储器、制备方法以及存储系统 - Google Patents

Abstract

本申请提供了一种三维存储器、制备方法及存储系统，三维存储器包括：叠层结构；覆盖加固层，设置于叠层结构上；栅线间隙结构，沿叠层结构的堆叠方向贯穿叠层结构，并在垂直于堆叠方向的第一方向延伸，其中覆盖加固层包括至少一个隔离结构，隔离结构沿堆叠方向贯穿覆盖加固层，并与栅线间隙结构彼此连通。本申请提供的三维存储器通过在叠层结构上设置覆盖加固层，不但可增强三维存储器结构的连接和固定，还可改善和释放三维存储器结构的局部应力，增加三维存储器结构的稳定性。

Description

三维存储器、制备方法以及存储系统

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器、一种三维存储器制备方法以及一种存储系统。

背景技术

在常规三维存储器中，随着堆叠层数的增加，叠层结构中不同层之间的延展性变差。这些技术问题最终影响制备的三维存储器的电性能，导致其可靠性劣化或晶圆测试良率低。

因而，如何在不影响三维存储器性能的前提下，提高其结构的稳定性是目前亟待解决的问题。

发明内容

本申请提供可至少部分地解决相关技术中存在的上述问题的三维存储器、制备方法及存储系统。

本申请一方面提供一种三维存储器，所述三维存储器包括：叠层结构；覆盖加固层，设置于所述叠层结构上；栅线间隙结构，沿所述叠层结构的堆叠方向贯穿所述叠层结构，并在垂直于所述堆叠方向的第一方向延伸，其中，覆盖加固层包括至少一个隔离结构，所述隔离结构沿所述堆叠方向贯穿所述覆盖加固层，并与所述栅线间隙结构彼此连通。

在一个实施方式中，所述隔离结构在第二方向的关键尺寸大于所述栅线间隙结构在所述第二方向的关键尺寸，其中所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向。

在一个实施方式中，所述隔离结构在所述第一方向连续地延伸；或者所述隔离结构在所述第一方向间断地延伸，并被划分为多个隔离分部。

在一个实施方式中，所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，其中，设置于相邻的第一栅线间隙结构上的隔离分部在所述第二方向彼此对准排列或彼此交错排列。

在一个实施方式中，所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，以及所述第二栅线间隙结构将每个所述存储块进一步分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，其中，每个所述存储块包括多个所述第二栅线间隙结构；以及设置于相邻的所述第二栅线间隙结构上的隔离分部在所述第二方向彼此对准排列或彼此交错排列。

在一个实施方式中，所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，以及所述第二栅线间隙结构将每个所述存储块进一步分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，其中，每个所述存储块包括至少一个所述第二栅线间隙结构；以及设置于相邻的所述第一栅线间隙结构和所述第二栅线间隙结构上的隔离分部在所述第二方向彼此对准排列或彼此交错排列。

在一个实施方式中，设置于同一栅线间隙结构上的隔离分部在所述第一方向具有相同的延伸尺寸。

在一个实施方式中，所述设置于同一栅线间隙结构上的隔离分部在所述第一方向的间隔距离小于所述延伸尺寸。

在一个实施方式中，所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，其中，位于同一存储块中的隔离分部在所述第一方向具有相同的延伸尺寸。

在一个实施方式中，所述栅线间隙结构包括：沿所述堆叠方向贯穿所述叠层结构，并在所述第一方向延伸的栅线间隙；以及设置于所述栅线间隙中的间隙填充层，其中，所述间隙填充层包括第一半导体填充层。

在一个实施方式中，所述隔离结构包括：沿所述堆叠方向贯穿所述覆盖加固层、且与所述栅线间隙相对的开口；设置于所述开口中的隔离填充层，其中所述隔离填充层包括依次设置于所述开口的内壁的第一阻隔层、第二阻隔层和第二半导体填充层；以及所述第二半导体填充层与所述第一半导体填充层彼此连通。

在一个实施方式中，所述间隙填充层还包括壁间阻隔层，其中，所述壁间阻隔层位于所述隔离结构下方的部分与所述第一阻隔层连接；以及所述壁间阻隔层的其余部分位于所述栅线间隙与所述第一半导体填充层之间，以及位于所述覆盖加固层与所述第一半导体填充层之间。

本申请另一方面提供一种三维存储器的制备方法，所述方法包括：形成堆叠结构，并形成沿所述堆叠结构的堆叠方向贯穿所述堆叠结构、且在垂直于所述堆叠方向的第一方向延伸的栅线间隙；采用填充牺牲层填充所述栅线间隙，并在所述堆叠结构上形成覆盖加固层；形成沿所述堆叠方向贯穿所述覆盖加固层、并与所述栅线间隙连通的至少一个开口；以及经由所述开口去除所述填充牺牲层，并采用半导体填充材料填充所述栅线间隙和所述开口，以形成栅线间隙结构和隔离结构。

在一个实施方式中，形成沿所述堆叠方向贯穿所述覆盖加固层、并与所述栅线间隙连通的至少一个开口包括：将所述开口在第二方向的尺寸设置为大于是栅线间隙在所述第二方向的尺寸，其中所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向。

在一个实施方式中，形成沿所述堆叠方向贯穿所述覆盖加固层、并与所述栅线间隙连通的至少一个开口包括：所述开口在所述第一方向连续地延伸；或者所述开口在所述第一方向间断地延伸，并被划分为多个分开口。

在一个实施方式中，所述堆叠结构包括交替叠置的栅极牺牲层和绝缘层，其中，所述方法还包括：经由所述开口和所述栅线间隙，去除所述牺牲层以形成牺牲间隙；以及在所述牺牲间隙内填充导电材料以形成栅极层。

在一个实施方式中，采用半导体填充材料填充所述栅线间隙和所述开口，以形成栅线间隙结构和隔离结构包括：在形成所述牺牲间隙后，在所述牺牲间隙的内壁、所述开口的内壁和所述栅线间隙的内壁上形成内壁阻隔层，所述内壁阻隔层包括位于所述栅线间隙的内壁的壁间阻隔层和位于所述开口的内壁的第一阻隔层；在形成所述栅极层后，在所述壁间阻隔层和所述栅极层朝向所述栅线间隙的表面上形成壁间隔离层，并在所述第一阻隔层的表面形成第二阻隔层；以及采用所述半导体填充材料填充所述栅线间隙的剩余空间和所述开口的剩余空间，以在所述栅线间隙中形成第一半导体填充层，并在所述开口中与所述第一半导体填充层彼此连通的第二半导体层，从而形成所述栅线间隙结构和所述隔离结构。

在一个实施方式中，在采用所述半导体填充材料填充所述栅线间隙的剩余空间和所述开口的剩余空间之前，所述方法还包括：依次去除所述壁间阻隔层位于所述栅线间隙的底面的部分和所述壁间隔离层位于所述栅线间隙的底面的部分。

在一个实施方式中，所述壁间阻隔层位于所述开口下方的部分与所述第一阻隔层连接；以及所述壁间阻隔层的其余部分位于所述栅线间隙与所述第一半导体填充层之间，以及位于所述覆盖加固层与所述第一半导体填充层之间。

本申请又一方面提供一种存储系统，所述存储系统包括：如本申请一方面中任一项所述的三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

根据本申请至少一个实施方式提供的三维存储器、制备方法以及存储系统，通过在叠层结构上设置覆盖加固层，不但可增强三维存储器结构的连接和固定，还可改善和释放三维存储器结构的局部应力，增加三维存储器结构的稳定性。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和有益效果将会变得更加明显。在附图中：

图1A是根据本申请实施方式的三维存储器的局部结构在垂直于堆叠方向的平面中的正投影图；

图1B是根据本申请实施方式的覆盖加固层的示意性俯视图；

图2A至图2D分别是沿着图1A中的线AA’、线BB’、线CC’和线DD’截取的局部示意性剖面图；

图3A至图3F分别是根据本申请实施方式的三维存储器的局部结构在垂直于堆叠方向的平面中的正投影图；

图4A是根据本申请实施方式的三维存储器的制备方法的流程图；

图4B根据本申请实施方式的、形成栅线间隙后的三维存储器的中间体的局部结构在垂直于堆叠方向的平面中的正投影图；

图4C至图4E分别是根据本申请一个实施方式的三维存储器的局部剖面示意图；

图5A至图13B是根据本申请实施方式的三维存储器的制备方法的工艺示意图；以及

图14是根据本申请一个实施方式的存储系统示意图。

具体实施方式

以下将结合附图对本申请进行详细描述，本文中提到的示例性实施方式仅用于解释本申请，并非用于限制本申请的范围。在说明书全文中，相同的附图标记指代相同的元件。

在附图中，为了便于说明，已稍微调整部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而非用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

应注意，在本说明书中，第一、第二等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的第一方向可被称作第二方向，同样地，第二方向也可被称作第一方向。

还应理解，表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在或添加。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。

另外，在本申请中当使用“连接”、“覆盖”和/或“在…上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。

除非另外限定，否则本文中使用的所有措辞(包括技术术语和科技术语)均具有与本申请所属领域中普通技术人员的通常理解相同的含义。此外，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义进行解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而是可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

图1A是根据本申请实施方式的三维存储器10的局部结构在垂直于堆叠方向(z方向)的平面中的正投影图。图1B是根据本申请实施方式的覆盖加固层150的示意性俯视图。图2A至图2D分别为沿着图1A中的线AA’、线BB’、线CC’和线DD’截取的示意性剖面图。

如图1A至图2D所示，三维存储器10可包括：叠层结构110、覆盖加固层150、隔离结构130以及栅线间隙结构120。覆盖加固层150设置于叠层结构110上。栅线间隙结构120沿叠层结构110的堆叠方向(z方向)贯穿叠层结构110，并在垂直于z方向的第一方向(如图1A所示的x方向)延伸。覆盖加固层150包括至少一个隔离结构130，隔离结构130沿z方向贯穿覆盖加固层150，并与栅线间隙结构120彼此连通。

此外，结合图1A、图1B和图2A可知，栅线间隙结构120在垂直于z方向的平面中的正投影被隔离结构130和覆盖加固层150在上述平面中的正投影遮挡，因而图1A为方便观察隔离结构130与栅线间隙结构120之间的位置关系，省略了覆盖加固层150在垂直于z方向的平面中的正投影位于沟道结构140上的部分。垂直于z方向的平面可理解为x方向和y方向所在的平面，其中x方向、y方向和z方向彼此垂直。

根据本申请至少一个实施方式提供的三维存储器，通过在叠层结构上设置覆盖加固层，不但可增强三维存储器结构的连接和固定，还可改善和释放三维存储器结构的局部应力，增加三维存储器结构的稳定性。

具体地，如图1A、图2A和2C所示，在本申请的一个实施方式中，叠层结构110包括交替叠置的多个栅极层111和多个绝缘层112。栅极层111包括导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合等。绝缘层112包括但不限于氧化硅(SiOX)，并且叠层结构110的层数不限于图中所示的层数，可根据需要另外设置，例如叠层结构110的层数可以是32层、64层、128层等。

覆盖加固层150设置于叠层结构110上。在一些实施方式中，覆盖加固层150可以是通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置，从而形成的多个由不同材料制备的复合层。在其它的实施方式中，覆盖加固层150也可以是通过上述工艺形成的单层结构层，例如介质层，其中介质层可以是氮化硅层、氧化硅层或者氮氧化硅层等。作为另一种选择，覆盖加固层150可以是通过诸如氧化工艺形成的氧化层。

再次参考图1A、图2C和2D，作为一种选择，栅线间隙结构120包括：栅线间隙180和间隙填充层181，其中栅线间隙180沿z方向贯穿叠层结构110，并可在x方向延伸。

如图2A所示，在本申请的一个实施方式中，隔离结构130包括开口131和隔离填充层132，其中开口131沿z方向贯穿覆盖加固层150，并与栅线间隙180彼此连通。

在制备三维存储器的过程中，通常先形成包括交替叠置的多个栅极层牺牲层(未示出)和多个绝缘层112的堆叠结构(未示出)，然后通过去除堆叠结构中的栅极牺牲层形成栅极层111。在去除栅极牺牲层形成栅极层111的过程中，覆盖加固层150位于栅线间隙180上方的部分中会有局部被去除，用于形成开口131。经由该开口131和栅线间隙180可去除栅极牺牲层，从而形成用于容纳栅极层111的空隙(未示出)。在上述过程中，位于堆叠结构上的覆盖加固层150可为堆叠结构提供结构支撑，并可连接和固定堆叠结构中被栅线间隙180分割的两个相邻的部分，防止堆叠结构在上述过程中发生形变和塌陷等情况，增加最终形成的三维存储器结构的稳定性并提高三维存储器的整体性能。

如图1B所示，在本申请的一些实施方式中，隔离结构130可包括第一隔离结构130-1和第二隔离结构130-2(如图中虚线框所示)。第一隔离结构130-1沿x方向连续地延伸；第二隔离结构130-2沿x方向间断地延伸，并在x方向可被划分为多个隔离分部130-2’。通过合理布置隔离结构130在x方向的延伸方式，可使制备三维存储器的栅极层时，通过栅线间隙去除叠层结构中的栅极牺牲层的过程中，去除步骤的工艺窗口得到优化。此外，多个隔离分部130-2’在垂直于堆叠方向的平面中还具有多种排布方式，将在下文详细描述。

如图2A和2C所示，在本申请的一个实施方式中，隔离结构130在第二方向(y方向)的关键尺寸CD1大于栅线间隙结构120的关键尺寸CD2。隔离结构130的关键尺寸CD1可以是隔离结构130邻近栅线间隙结构120的部分在y方向的宽度，栅线间隙结构120的关键尺寸CD2可以是栅线间隙结构120邻近隔离结构130的部分在y方向的宽度。隔离结构130与栅线间隙结构120连接部分的关键尺寸变大，可降低制备过程中形成上述两个结构的开口(开口131和栅线间隙180)之间的连接难度。

作为一种选择，在本申请的一个实施方式中，隔离结构130可与栅线间隙结构120在同一制程中完成，从而无需增加额外制程，只需要在现有工艺步骤中修改设计版图即可实现，降低实施成本。

此外，在一些实施方式中，三维存储器10还包括衬底100，衬底100可根据三维存储器架构的不同而包括的不同的层结构，下文将结合图4C至图4E对一些实施方式中衬底100的结构进行描述，然而本领域技术人员应理解本申请对衬底100的结构不作限定。

叠层结构110形成在衬底100上。栅线间隙结构120可沿z方向贯穿叠层结构110并延伸至衬底100中。然而，本领域技术人员应该理解，在未背离本申请教导的情况下，栅线间隙结构120也可根据三维存储器架构的不同设置而贯穿叠层结构110并延伸至衬底100所包括的不同的层结构中，或者栅线间隙结构120也可仅贯穿叠层结构110。

在本申请的一个实施方式中，栅线间隙结构120可沿着x方向延伸，且多个栅线间隙结构120可沿着y方向以预定间隔d(如图1A所示)平行排列。

图3A至图3F分别是根据本申请实施方式的三维存储器的局部结构在垂直于堆叠方向的平面中的正投影图。

如图3A所示，栅线间隙结构120可包括第一栅线间隙结构101和第二栅线间隙结构102，其中第一栅线间隙结构101可将叠层结构110(如图2A所示)分割成多个存储块M。在一些实施方式中，属于同一存储块M的三维存储器单元可在块擦除操作中一起被重置。第二栅线间隙结构102可进一步将每个存储块M分割成多个指存储区F。

作为一种选择，在本申请的一些实施方式中，第一栅线间隙结构101和第二栅线间隙结构102可在y方向具有相同的关键尺寸，其中该关键尺寸可理解为y方向的宽度。作为另一种选择，在本申请的其它实施方式中，第一栅线间隙结构101和第二栅线间隙结构102可在y方向具有不同的关键尺寸，例如第一栅线间隙结构101在y方向的关键尺寸大于第二栅线间隙结构102在y方向的关键尺寸。

此外，在本申请的一个实施方式中，隔离结构130(如图1B所示)可包括第一隔离结构130-1和第二隔离结构130-2。图3A至图3F中第一栅线间隙结构101和第二栅线间隙结构102在垂直于z方向的平面中的正投影分别被第一隔离结构130-1、第二隔离结构130-2和覆盖加固层150(局部)在上述平面中的正投影遮挡。因而，在图3A至图3F中，为方便观察第一隔离结构130-1、第二隔离结构130-2、覆盖加固层150(局部)与第一栅线间隙结构101、第二栅线间隙结构102之间的位置关系，省略了覆盖加固层150在垂直于z方向的平面中的正投影位于沟道结构140上的部分。

结合图1B和图3C，在本申请的一个实施方式中，第一隔离结构130-1可设置在第二栅线间隙结构102的上方，第二隔离结构130-2可设置在第一栅线间隙结构101的上方。设置于相邻的第一栅线间隙结构101上的多个隔离分部130-2’在y方向彼此交错排列。

结合图1B和图3F，在本申请的一个实施方式中，第一隔离结构130-1可设置在第二栅线间隙结构102的上方，第二隔离结构130-2可设置在第一栅线间隙结构101的上方。设置于相邻的第一栅线间隙结构101上的多个隔离分部130-2’在y方向彼此对准排列。

结合图1B和图3B，在本申请的一个实施方式中，每个存储块M包括多个第二栅线间隙结构102，第一隔离结构130-1可设置在第一栅线间隙结构101的上方，第二隔离结构130-2可设置在第二栅线间隙结构102的上方。设置于相邻的第二栅线间隙结构102上的多个隔离分部130-2’在y方向彼此交错排列。

结合图1B和图3E，在本申请的一个实施方式中，每个存储块M包括多个第二栅线间隙结构102，第一隔离结构130-1可设置在第一栅线间隙结构101的上方，第二隔离结构130-2可设置在第二栅线间隙结构102的上方。设置于相邻的第二栅线间隙结构102上的多个隔离分部130-2’在y方向彼此对准排列。

结合图1B和图3A，在本申请的一个实施方式中，每个存储块M包括至少一个第二栅线间隙结构102。作为一种选择，每个存储块M可只包括第二隔离结构130-2；或者作为另一种选择，每个存储块M可只包括第一隔离结构130-1。设置于相邻的第一栅线间隙结构101和第二栅线间隙结构102上的多个隔离分部130-2’在y方向彼此交错排列，设置于相邻的两个第一栅线间隙结构101上的多个隔离分部130-2’在y方向彼此对准排列，设置于相邻的两个第二栅线间隙结构102上的多个隔离分部130-2’在y方向彼此对准排列。

结合图1B和图3D，在本申请的一个实施方式中，每个存储块M包括至少一个第二栅线间隙结构102，设置于相邻的第一栅线间隙结构101和第二栅线间隙结构102上的多个隔离分部130-2’在y方向彼此交错排列，设置于相邻的两个第一栅线间隙结构101上的多个隔离分部130-2’在y方向彼此交错排列，设置于相邻的两个第二栅线间隙结构102上的多个隔离分部130-2’在y方向彼此交错排列。

图3A至图3F中隔离结构130的布置方式可使制备三维存储器的栅极层时，通过栅线间隙去除叠层结构中的栅极牺牲层的过程中，去除步骤的工艺窗口得到优化。应当理解，隔离结构的位置不限于图3A至图3F中所示的位置，而可有多种布置方式。

再次参考图1A，在本申请的一个实施方式中，设置于同一栅线间隙结构120上的多个隔离分部130-2’在x方向可具有相同的延伸尺寸L1。每个隔离分部130-2’在x方向的延伸尺寸L1可理解为每个隔离分部130-2’在x方向的长度。进一步地，作为一种选择，设置于同一栅线间隙结构120上的、多个隔离分部130-2’在y方向还可具有相同的宽度。作为另一种选择，同一存储块M中的多个隔离分部130-2’在x方向具有相同的延伸尺寸L1。因而，本申请至少一个实施方式提供的三维存储器及制备方法，无需额外增加制程和工艺成本，仅需要修改制备栅线间隙结构的工艺中所需的设计版图即可。

此外，在本申请的一个实施方式中，设置于同一栅线间隙结构120上的多个隔离分部130-2’在x方向的间隔距离L2可小于隔离结构130的延伸尺寸L1。上述设置于同一栅线间隙结构120上、且在x方向相邻的两个隔离分部130-2’在x方向的间隔距离L2可理解为其中一个隔离分部130-2’的边缘至其中另一个隔离分部130-2’的边缘的直线最短距离。通过将隔离结构的结构在x方向的延伸尺寸加长，可在制备三维存储器栅极层的时候，增大通过栅线间隙去除叠层结构中的栅极牺牲层的工艺窗口。

再次参考图1A、图2C和2D，在本申请的一个实施方式中，栅线间隙结构120包括：栅线间隙180和间隙填充层181。

间隙填充层181可包括依次形成的壁间阻隔层121、壁间隔离层122和第一半导体填充层123。在本申请的一个实施方式中，壁间阻隔层121可为高介电常数介质层，壁间隔离层122可为绝缘介质层，第一半导体填充层123可为例如多晶硅层等半导体层。采用诸如多晶硅层等半导体层作为栅线间隙结构的填充主体，可有效降低芯片晶圆的形变。

在本申请的一个实施方式中，可根据最终形成的存储器三维架构的不同，选择是否去除壁间阻隔层121和壁间隔离层122位于栅线间隙180底面(该底面邻近衬底100或位于衬底100中)的部分。例如，作为一种选择，需要在栅线间隙180的底部形成公共源极线(Array Commen Source Line，ACS)以连接衬底100中的源区，因而可选择去除壁间阻隔层121位于栅线间隙180底面的部分，以及壁间隔离层122位于栅线间隙180底面的部分。具体内容将在下文结合图4C至图4E描述。

再次参考图1A、图2A和2C，在本申请的一个实施方式中，隔离结构130可包括开口131和隔离填充层132，其中开口131沿z方向贯穿覆盖加固层150，并与栅线间隙180相对。隔离填充层132可包括依次形成在开口131的内壁的第一阻隔层121’、第二阻隔层122’和第二半导体填充层123’，其中第二半导体填充层123’与第一半导体填充层123彼此连通。在本申请的一个实施方式中，第一阻隔层121’可为高介电常数介质层，第二阻隔层122’可为绝缘介质层，第二半导体填充层123’可为例如多晶硅层等半导体层。采用诸如多晶硅层等半导体层作为隔离结构的填充主体，可有效降低芯片晶圆的形变。作为一种选择，第一阻隔层121’、第二阻隔层122’和第二半导体填充层123’可分别与壁间阻隔层121、壁间隔离层122和第一半导体填充层123在同一制程中形成，且分别由同种材料制备。从而无需增加额外制程，只需要在现有工艺步骤中修改设计版图即可实现，降低实施成本。

此外，壁间阻隔层121位于隔离结构130下方的部分与第一阻隔层121’连接；壁间阻隔层121的其余部分位于栅线间隙180与第一半导体填充层123之间，以及位于覆盖加固层150与第一半导体填充层123之间。另外，如图2C中椭圆虚线圈起的部分所示，壁间阻隔层121位于覆盖加固层150与第一半导体填充层123之间部分能够在y方向上连接和固定叠层结构110中被栅线间隙180分割的两个相邻的部分，防止叠层结构110发生形变和塌陷等情况。

再次参考图2A至图2D，叠层结构110可包括沟道结构140。沟道结构140可包括依次形成在沟道孔(未示出)内壁上的功能层141和沟道层142。作为一种选择，沟道孔可具有沿z方向贯穿叠层结构110’并延伸至衬底100的圆柱形或柱形形状。

功能层141可包括在沟道孔的内壁上形成的、以阻挡电荷流出的阻挡层、形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层、以及在电荷捕获层的表面上形成的隧穿层。

在一些实施方式中，功能层141可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层141可具有不同于ONO配置的结构。

沟道层142能够用于输运所需的电荷(电子或空穴)。在一些实施方式中，沟道层142可包括硅，例如非晶硅、多晶硅或单晶硅。形成沟道层142的材质包括但不限于P型或N型掺杂的多晶硅。与沟道孔类似，作为一种选择，沟道层142也可沿z方向贯穿叠层结构110’并进入衬底100中。

此外，沟道结构140还包括在沟道孔远离衬底100的顶部形成的沟道插塞(未示出)，以及填充在沟道孔的剩余空间中的沟道填充层(未示出)。

图4C至图4E分别是根据本申请一个实施方式的三维存储器的局部剖面示意图。

结合图2C、图4C至图4E，在本申请的一些实施方式中，三维存储器10包括衬底100，叠层结构110可位于衬底100上。然而，本领域技术人员应该理解，在未背离本申请教导的情况下，衬底100可根据三维存储器架构的不同而包括的不同的层结构，本申请对此不作限定。例如，衬底100可包括与沟道层142连接的局部结构，该局部结构用于形成导通存储单元工作的电路回路。

作为一种选择，结合图2C和图4C，在本申请一个实施方式中，衬底100包括第一半导体层100-1。沟道层142可沿z方向贯穿叠层结构110、并延伸至第一半导体层100-1，其中第一半导体层100-1至少与沟道层142的底面部分连接。

例如，沟道层142可沿z方向贯穿叠层结构110、并延伸至第一半导体层100-1中，其中第一半导体层100-1可与沟道层142的底面部分连接，并与沟道层142的侧面部分的一部分连接，该侧面部分的一部分为沟道层142的侧面部分中与底面部分相连的部分。

第一半导体层100-1可以是高掺杂半导体层。例如，第一半导体层100-1可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。

此外，在本申请的一个实施方式中，为了实现沟道层142与第一半导体层100-1之间良好稳定的电连接，提高三维存储器的电性能，可在形成第一半导体层100-1的步骤之前对沟道层142中暴露的部分进行高掺杂，从而形成第一区域142-1。

如图4C所示，上述沟道层142可沿z方向至少包括两个具有不同掺杂浓度的区域。例如，沟道层142可具有第一区域142-1和第二区域142-2，其中第一区域142-1包括沟道层142延伸至第一半导体层100-1内以及临近第一半导体层100-1的部分，第二区域142-2位于第一区域142-1背离第一半导体层100-1的一侧。两者相比，第一区域142-1的导电杂质的掺杂浓度大于第二区域142-2的导电杂质的掺杂浓度。上述设置，可提高沟道层中更临近第一半导体层的部分的导电杂质的掺杂浓度，实现沟道层与第一半导体层之间良好稳定的电连接，提高三维存储器的电性能。

此外，第一半导体层100-1还包括源极100-2，其可例如正对沟道结构，本申请对此不作限定。

作为另一种选择，结合图2C和图4D，在本申请一个实施方式中，衬底100包括第二半导体层100-3。沟道层142可沿z方向贯穿叠层结构110、并延伸穿过第二半导体层100-3，其中第二半导体层100-3可与沟道层142的侧面部分连接。

第二半导体层100-3可以是高掺杂半导体层。例如，第二半导体层100-3可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。

作为又一种选择，结合图2C和图4E，在本申请一个实施方式中，三维存储器同样可包括衬底100。沟道结构140可包括功能层141、沟道层142以及外延层100-4。沟道孔143沿z方向贯穿叠层结构110，外延层100-4位于沟道孔143的底部，功能层141位于沟道孔143的内壁及外延层100-4上。沟道层142位于功能层141的表面、并贯穿功能层141与外延层100-4连接。外延层100-4可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。

图4A是根据本申请示例性实施方式的三维存储器的制备方法的流程图。如图4A所示，制备方法1000包括以下步骤：

S1，形成堆叠结构，并形成沿堆叠结构的堆叠方向贯穿堆叠结构、且在垂直于堆叠方向的第一方向延伸的栅线间隙。

S2，采用填充牺牲层填充栅线间隙，并在堆叠结构上形成覆盖加固层。

S3，形成沿堆叠方向贯穿覆盖加固层、并与栅线间隙连通的的至少一个开口。

S4，经由开口去除填充牺牲层，并采用半导体填充材料填充栅线间隙和开口，以形成栅线间隙结构和隔离结构。

以下将结合图4B、图5A至图13B详细说明上述制备方法1000的各个步骤的具体工艺。

步骤S1

图4B根据本申请实施方式的、形成栅线间隙180后的三维存储器的中间体的局部结构在垂直于堆叠方向的平面中的正投影图。图5A是根据本申请一个实施方式形成栅线间隙180后的三维存储器沿着图4B中的线AA’线截取的局部剖面示意图。图5B是根据本申请一个实施方式形成栅线间隙180后的三维存储器沿着图4B中的线BB’线截取的局部剖面示意图。图5C是根据本申请一个实施方式形成栅线间隙180后的三维存储器沿着图4B中的线CC’线截取的局部剖面示意图。图5D是根据本申请一个实施方式形成栅线间隙180后的三维存储器沿着图4B中的线DD’线截取的局部剖面示意图。

如图4B、图5A至图5D所示，步骤S1的形成堆叠结构，并形成沿堆叠结构的堆叠方向贯穿堆叠结构、且在垂直于堆叠方向的第一方向延伸的栅线间隙可例如包括：制备初始衬底100’；在初始衬底100’上形成堆叠结构110’；在堆叠结构110’中形成沟道结构140；以及在堆叠结构110’中形成于与沟道结构140在第二方向(y方向)具有间距的栅线间隙180。

具体地，如图4B所示，堆叠结构110’包括多条沿第一方向(x方向)延伸的栅线间隙180，其中栅线间隙180的制备工艺将在后续过程中详细描述。结合图4B和图1A可知，在线AA’处和线BB’处将形成与栅线间隙180连通的隔离结构，在线AA’处和线BB’处将不形成隔离结构。为详细描述隔离结构的形成过程，图5A至图5D分别为沿着图4B中的线AA’、线BB’、线CC’和线DD’截取的示意性剖面图。

如图5A至5D所示，在本申请的一个实施方式中，初始衬底100’的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，衬底100可选择单晶硅材料制备。

在本申请的一个实施方式中，初始衬底100’可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成初始衬底100’。

初始衬底100’可包括衬底牺牲层，衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的介质层、衬底牺牲夹层和介质层，其中，介质层可以是氮化硅层，衬底牺牲夹层可以是氧化硅层。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，衬底牺牲夹层可以是单晶硅或多晶硅，具体地，在本申请的一个实施方式中，形成衬底牺牲夹层的示例性材料可以是多晶硅。

初始衬底100’的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。

在形成初始衬底100’之后，可通过一个或多个薄膜沉积工艺在初始衬底100’的一侧形成堆叠结构110’，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。堆叠结构110’可包括多对彼此交替地堆叠的绝缘层112和栅极牺牲层113。例如，堆叠结构110’可包括64对、128对或多于128对的绝缘层112和栅极牺牲层113。在一些实施方式中，绝缘层112和栅极牺牲层113可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层112和栅极牺牲层113的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

上文中对单个堆叠结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在堆叠方向上依次堆叠的多个子堆叠结构形成堆叠结构，其中，每个子堆叠结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子堆叠结构的层数可相同，也可不同。由于在上文中描述的单个堆叠结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子堆叠结构形成的堆叠结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多堆叠结构或单堆叠结构的基础上进行后续制备工艺。

沟道结构140可包括通过多个薄膜沉积工艺，在沟道孔(未示出)的内壁上形成的功能层141和沟道层142，其中薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。沟道孔可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。作为一种选择，沟道孔可具有贯穿堆叠结构110’并延伸至初始衬底100’的圆柱形或柱形形状。

功能层141可包括在沟道孔的内壁上形成的、以阻挡电荷流出的阻挡层、形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层、以及在电荷捕获层的表面上形成的隧穿层。

在一些实施方式中，功能层141可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层141可具有不同于ONO配置的结构。

沟道层142能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层142。

在一些实施方式中，沟道层142可包括硅，例如非晶硅、多晶硅或单晶硅。形成沟道层142的材质包括但不限于P型或N型掺杂的多晶硅。与沟道孔类似，作为一种选择，沟道层142也延伸穿过堆叠结构110’并进入初始衬底100’中。

此外，沟道结构140还包括在沟道孔远离初始衬底100’的顶部形成的沟道插塞。可选用与形成沟道层142相同的材料制备沟道插塞，例如P型或N型掺杂的多晶硅等。

再次参考图4B和图5A，堆叠结构110’可包括阵列存储区域(未示出)和阶梯区域(未示出)。沟道结构位于阵列存储区域内，每个阵列存储区域对应至少一个阶梯区域。根据一些实施方式，阵列存储区域可设置在堆叠结构110’的中部，并包括两个在堆叠结构110’的边缘的阶梯区域。根据一些实施方式，可将阶梯区域设置在堆叠结构110’的中部，并且将阵列存储区域设置在堆叠结构110’的边缘。进一步地，可通过栅线间隙180对堆叠结构110’进行分割，并在阵列存储区域形成多个存储块。在一些实施方式中，属于存储块的三维存储器单元可在块擦除操作中一起被重置。

在形成沟道结构140之后，可在堆叠结构110’中形成栅线间隙180。参考图4B，一对栅线间隙180可在其间限定了一个存储块M。一个或多个附加的栅线间隙可形成在一个存储块M中，将一个存储块M进一步地分割成多个指存储区F。每个存储块M和每个指存储区F均包括多个沟道结构140组成的存储阵列。

在三维存储器制备工艺中，所有的栅线间隙的关键尺寸，例如在y方向的宽度，可以都是相同的。在本申请的一个实施方式中，也可将栅线间隙的关键尺寸设置成不同的，例如将栅线间隙在y方向的宽度设置为不同的，以增大三维存储器中有效存储单元阵列的面积。

再次参考图5A至图5D，沿z方向贯穿堆叠结构110’、并沿着x方向延伸的栅线间隙180可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。x方向、y方向和z方向彼此垂直。本领域技术人员应该理解，在未背离本申请教导的情况下，栅线间隙180也可根据存储器三维架构的不同设置而选择延伸至初始衬底100’所属的不同的层结构中，或者栅线间隙180也可仅贯穿堆叠结构110’，从而使后续形成的栅线间隙结构120(如图2A所示)在z方向具有相同的延伸长度。

步骤S2

图6A是根据本申请一个实施方式形成初始填充牺牲层182后的三维存储器沿着图4B中的线AA’线截取的局部剖面示意图。图6B是根据本申请一个实施方式形成初始填充牺牲层182后的三维存储器沿着图4B中的线BB’线截取的局部剖面示意图。图6C是根据本申请一个实施方式形成初始填充牺牲层182后的三维存储器沿着图4B中的线CC’线截取的局部剖面示意图。图6D是根据本申请一个实施方式形成初始填充牺牲层182后的三维存储器沿着图4B中的线DD’线截取的局部剖面示意图。图7A是根据本申请一个实施方式形成填充牺牲层183后的三维存储器沿着图4B中的线AA’线截取的局部剖面示意图。图7B是根据本申请一个实施方式形成填充牺牲层183后的三维存储器沿着图4B中的线BB’线截取的局部剖面示意图。图7C是根据本申请一个实施方式形成填充牺牲层183后的三维存储器沿着图4B中的线BB’线截取的局部剖面示意图。图7D是根据本申请一个实施方式形成填充牺牲层183后的三维存储器沿着图4B中的线DD’线截取的局部剖面示意图。图8A是根据本申请一个实施方式在覆盖加固层150的表面形成第一刻蚀掩膜层01后的三维存储器沿着图4B中的线AA’线截取的局部的局部剖面示意图。图8B是根据本申请一个实施方式在覆盖加固层150的表面形成第一刻蚀掩膜层01后的三维存储器沿着图4B中的线BB’线截取的局部剖面示意图。图9A是根据本申请一个实施方式在覆盖加固层150的表面形成第一刻蚀掩膜层01后的三维存储器沿着图4B中的线CC’线截取的局部的局部剖面示意图。图9B是根据本申请一个实施方式在覆盖加固层150的表面形成第一刻蚀掩膜层01后的三维存储器沿着图4B中的线DD’线截取的局部的局部剖面示意图。

如图5A至图9B所示，步骤S2采用填充牺牲层填充栅线间隙，并在堆叠结构上形成覆盖加固层可例如包括：采用初始填充牺牲层182填充栅线间隙180；处理初始填充牺牲层182以形成填充牺牲层183；以及在堆叠结构110’上形成覆盖加固层150。

具体地，如图5A至图6D所示，可在形成栅线间隙180后，采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在其中填充初始填充牺牲层182。通过上述沉积工艺形成的初始填充牺牲层182可覆盖堆叠结构110’的顶面(可理解为远离初始衬底100’的表面)，并填充在栅线间隙180中。作为一种选择，初始填充牺牲层182可选择易填充、且在后续步骤中可快速去除的填充材料层，例如初始填充牺牲层182可为多晶硅层等半导体层。

如图6A至图7D所示，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，例如包括光刻、清洁和/或化学机械抛光的图案化工艺去除初始填充牺牲层182形成在堆叠结构110’的顶面上的部分，从而形成填充牺牲层183。

此外，在本申请的一个实施方式中，在形成初始填充牺牲层182之前，可预先在栅线间隙180的底面形成过程阻隔层184。作为一种选择，过程阻隔层184可通过采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在栅线间隙180的内壁形成初始过程阻隔层，并通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，去除初始过程阻隔层位于栅线间隙180的内侧壁上的部分而形成。过程阻隔层184可用于防止后续去除填充牺牲层183的过程中损伤初始衬底100’。过程阻隔层184可选用例如氮化硅层、氧化硅层或者氮氧化硅层等介质材料层。

为了加强三维存储器中被划分的多个存储块以及指存储区之间的牢固性，增强三维存储器结构的连接和固定，可在填充栅线间隙180后，在堆叠结构110’上形成覆盖加固层150。

如图8A至图9B所示，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在堆叠结构110’的顶面及填充牺牲层183的顶面(可理解为远离初始衬底100’的表面)上形成覆盖加固层150。在此步骤之前，作为一种选择，可通过例如化学机械抛光工艺等平坦化处理过程，使堆叠结构110’的顶面和填充牺牲层183的顶面形成完整、平整的共面，并在该共面上形成覆盖加固层150。

覆盖加固层150可以是通过上述薄膜沉积工艺依次设置，从而形成的多个由不同材料制备的复合层；或者，覆盖加固层150也可以是通过上述工艺形成的单层结构层，例如介质层，其中介质层可以是氮化硅层、氧化硅层或者氮氧化硅层等。作为另一种选择，覆盖加固层150也可以是通过诸如氧化工艺形成的氧化层。

步骤S3

图10A是根据本申请一个实施方式形成开口131后的三维存储器沿着图4B中的线AA’线截取的局部的剖面示意图。图10B是根据本申请一个实施方式形成开口131后的三维存储器沿着图4B中的线BB’线截取的局部的剖面示意图。图11A是根据本申请一个实施方式形成开口131后的三维存储器沿着图4B中的线CC’线截取的局部的剖面示意图。图11B是根据本申请一个实施方式形成开口131后的三维存储器沿着图4B中的线DD’线截取的局部的剖面示意图。

如图8A至图11B所示，步骤S3形成沿堆叠方向贯穿覆盖加固层、并与栅线间隙连通的的至少一个开口可例如包括：在覆盖加固层150的顶面形成刻蚀掩膜层01；在刻蚀掩膜层01与选中的栅线间隙180相对的部分中形成在第一方向(x方向)间隔分布的多个开口图案11；基于开口图案11，在覆盖加固层150于选中的栅线间隙180相对的部分中形成开口131。

具体地，如图8A至图10B所示，可在覆盖加固层150的顶面(可理解为远离初始衬底100’的表面)上形成刻蚀掩膜层01，并对刻蚀掩膜层01进行图案化，以在后续刻蚀工艺中，以图案化的刻蚀掩膜层01为掩蔽，形成开口131。作为一种选择，可去除刻蚀掩膜层01与选中的栅线间隙180相对的部分，以形成开口图案11，并采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，去除覆盖加固层150与开口图案11相对的部分，以形成沿z方向贯穿覆盖加固层150的开口131。如图11A和图11B所示，在覆盖加固层150的其余部分，例如未与开口图案11相对的部分，没有形成用于后续形成间隔结构的开口131。

再次参考图10A和图10B中的开口131以及图3A至图3F中隔离结构130的布置方式，用于形成间隔结构130的开口131需要使后续制备三维存储器的栅极层时，通过栅线间隙180去除栅极牺牲层113(如图5A所示)的工艺窗口得到优化。因而，可根据下列任一实施方式选中栅线间隙180，以在覆盖加固层150与其相对的部分中形成开口131。相应地，形成于开口131中的间隔结构130也可具有下述的布置方式。

作为一种选择，开口131在x方向可连续地延伸；或者开口131在x方向间断地延伸，并被划分为多个分开口131’，多个分开口131’用于形成隔离分部130-2’(如图1A所示)。

在本申请的一些实施方式中，栅线间隙结构120可包括第一栅线间隙结构101和第二栅线间隙结构102，其中第一栅线间隙结构101可将叠层结构110分割成多个存储块，在一些实施方式中，属于一个存储块的三维存储器单元可在块擦除操作中一起被重置。第二栅线间隙结构102可进一步将每个存储块分割成多个指存储区。因而，用于形成第一栅线间隙结构101的第一栅线间隙同样可将堆叠结构110’分割成多个存储块，进一步地，用于形成第二栅线间隙结构102的第二栅线间隙可进一步将每个存储块进行分割。

可选地，在制备三维存储器的过程中，可将位于相邻的第一栅线间隙上的分开口131’设置成在y方向彼此交错排列。

可选地，在制备三维存储器的过程中，可将位于相邻的第一栅线间隙上的分开口131’设置成在y方向彼此对准排列。

可选地，在制备三维存储器的过程中，可将位于相邻的第二栅线间隙上的分开口131’设置成在y方向彼此交错排列。

可选地，在制备三维存储器的过程中，可将位于相邻的第二栅线间隙上的分开口131’设置成在y方向彼此对准排列。

可选地，在制备三维存储器的过程中，可将位于相邻的第一栅线间隙和第二栅线间隙上的分开口131’设置成在y方向彼此对准排列。

可选地，在制备三维存储器的过程中，可将位于相邻的第一栅线间隙和第二栅线间隙上的分开口131’设置成在y方向彼此交错排列。

此外，如图10A所示，在本申请的一个实施方式中，开口131(也包括分开口131’)在y方向的关键尺寸CD3可大于栅线间隙180的关键尺寸CD4，其中，开口131的关键尺寸CD3可以是开口131邻近栅线间隙180的部分在y方向的宽度，栅线间隙180的关键尺寸CD4可以是栅线间隙180邻近开口131的部分在y方向的宽度。开口131与栅线间隙180连接部分的关键尺寸变大，可降低制备过程中形成上述两个结构的开口之间的连接难度。

进一步地，结合图10A和图10B，在本申请的一个实施方式中，设置于同一栅线间隙180上的多个分开口131’在x方向可具有相同的延伸尺寸，该延伸尺寸可理解为分开口131’在x方向的长度。进一步地，作为一种选择，设置于同一栅线间隙180上的多个分开口131’在y方向还可具有相同的关键尺寸CD3。进一步地，作为另一种选择，同一存储块(参见图3A中的存储块M)中的多个分开口131’在x方向还可具有相同的延伸尺寸。因而，本申请至少一个实施方式提供的三维存储器的制备方法，无需额外增加制程和工艺成本，仅需要修改制备栅线间隙结构的工艺中所需的设计版图即可在覆盖加固层150中生成用于间隔结构的开口131。

此外，在本申请的一个实施方式中，设置于同一栅线间隙180上的多个分开口131’在x方向的间隔距离可小于分开口131’在该方向的延伸尺寸。通过将分开口131’在x方向的延伸尺寸加长，可在后续制备三维存储器栅极层的时候，增大通过栅线间隙180去除栅极牺牲层113(如图5A所示)的工艺窗口。上述设置于同一栅线间隙180的多个分开口131’在x方向的间隔距离可理解为其中一个分开口131’的边缘至其中另一个分开口131’的边缘的直线最短距离。

步骤S4

图12A是根据本申请一个实施方式经由开口131去除栅线间隙180中的填充牺牲层183(如图10A所示)后的三维存储器沿着图4B中的线AA’线截取的局部的剖面示意图。图12B是根据本申请一个实施方式经由开口131去除栅线间隙180中的填充牺牲层183(如图10B所示)后的三维存储器沿着图4B中的线BB’线截取的局部的剖面示意图。图13A是根据本申请一个实施方式经由开口131去除栅线间隙180中的填充牺牲层183(如图11A所示)后的三维存储器沿着图4B中的线CC’线截取的局部的剖面示意图。图13B是根据本申请一个实施方式经由开口131去除栅线间隙180中的填充牺牲层183(如图11B所示)后的三维存储器沿着图4B中的线DD’线截取的局部的剖面示意图。

如图2A至图2D、以及图12A至图13B所示，步骤S4经由开口去除填充牺牲层，并采用半导体填充材料填充栅线间隙和开口，以形成栅线间隙结构和隔离结构可例如包括：经由开口131去除填充牺牲层183；去除堆叠结构110’中的栅极牺牲层113，并形成栅极层111；以及形成栅线间隙结构120和隔离结构130。

具体地，如图10A至13B所示，可采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，例如包括光刻、清洁和/或化学机械抛光的图案化工艺，经由开口131去除填充牺牲层183，其中因为栅线间隙180在x方向连通延伸，因此如图13A和图13B所示，位于栅线间隙180不与开口131相对的部分中的填充牺牲层183也会被在该步骤中去除。

如图12A至图13B所示，可将去除填充牺牲层183后的栅线间隙180以及开口131作为提供刻蚀剂和化学前体的通路，并采用例如湿法刻蚀等工艺去除堆叠结构110’中的全部栅极牺牲层113以形成牺牲间隙(未示出)。

如图2A至图2D所示，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙的内壁、开口131的内壁以及栅线间隙180的内壁上形成内壁阻隔层(未示出)，其中内壁阻隔层包括形成在栅线间隙180的内壁的壁间阻隔层121以及形成在开口131的内壁的第一阻隔层121’。内壁阻隔层可以是高介电常数介质层。

作为一种选择，如图10A所示，开口131在y方向的关键尺寸CD3大于栅线间隙180的关键尺寸CD4时，第一阻隔层121’可呈L状分布在开口131的内壁上。

在形成内壁阻隔层之后，可在内壁阻隔层位于牺牲间隙的内壁的部分上形成栅极层111，栅极层111可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。此外，作为一种选择，还可在内壁阻隔层位于牺牲间隙的内壁的部分与栅极层111之间形成导电粘合层(未示出)。

在形成栅极层111后，可在壁间阻隔层121的表面、第一阻隔层121’的表面以及栅极层111朝向栅线间隙180的表面上形成内壁隔离层(未示出)，其中内壁隔离层包括形成在壁间阻隔层121的表面和栅极层111朝向栅线间隙180的表面上的壁间隔离层122以及形成在第一阻隔层121’的表面的第二阻隔层122’。内壁隔离层可采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺形成；或者采用热氧化工艺形成，本申请对此不作限定。内壁隔离层可选择例如氧化物等绝缘介质材料制备。

在形成内壁隔离层后，可采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在开口131和栅线间隙180的剩余空间中填充半导体填充材料。通过该步骤可形成位于栅线间隙180内的第一半导体填充层123以及位于开口131内的第二半导体填充层123’，第一半导体填充层123和第二半导体层123’彼此连通。半导体填充材料可选择为多晶硅，采用诸如多晶硅等半导体填充材料作为栅线间隙结构的填充主体，可有效降低芯片晶圆的形变。

通过上述工艺可形成栅线间隙结构120和隔离结构130。栅线间隙结构120包括：栅线间隙180和间隙填充层181，其中栅线间隙180沿z方向贯穿堆叠结构110’，并可在x方向延伸。本领域技术人员应该理解，在未背离本申请教导的情况下，栅线间隙180可根据存储器三维架构的不同设置而选择延伸至初始衬底100’所包括的不同的层结构中，或者栅线间隙180也可仅贯穿堆叠结构110’。间隙填充层181可包括依次形成的壁间阻隔层121、壁间隔离层122和第一半导体填充层123。

隔离结构130可包括开口131和隔离填充层132，其中开口131沿z方向贯穿覆盖加固层150，并与栅线间隙180连通。隔离填充层132可包括依次形成在开口131的内壁的第一阻隔层121’、第二阻隔层122’和第二半导体填充层123’，其中第二半导体填充层123’与第一半导体填充层123彼此连通。

作为一种选择，第一阻隔层121’、第二阻隔层122’和第二半导体填充层123’可分别与壁间阻隔层121、壁间隔离层122和第一半导体填充层123在同一制程中形成，且分别由同种材料制备。从而无需增加额外制程，只需要在现有工艺步骤中修改设计版图即可实现，降低实施成本。

进一步地，在本申请的一个实施方式中，可根据最终形成的存储器三维架构的不同，选择是否去除壁间阻隔层121和壁间隔离层122位于栅线间隙180底面(该底面邻近衬底100或位于衬底100中)的部分。例如，作为一种选择，需要在栅线间隙180的底部形成公共源极线(Array Commen Source Line，ACS)以连接衬底100中的源区，因而可选择在形成半导体填充层之前，去除壁间阻隔层121位于栅线间隙180底面的部分，以及壁间隔离层122位于栅线间隙180底面的部分。

此外，在上述形成牺牲间隙的过程中，壁间阻隔层121位于覆盖加固层150与第一半导体填充层123之间部分能够在y方向上连接和固定被栅线间隙180分割的两个相邻的部分，防止堆叠结构110’在上述过程中发生形变和塌陷等情况。

此外，再次参考图2A至图2D、图4C至图4E以及图12A至图13B，本申请提供的三维存储器的制备方法1000还包括形成与沟道层142连接的局部结构，该局部结构用于形成导通存储单元工作的电路回路。

具体地，结合图2A至图2D、图4C以及图12A至图13B，在本申请一个实施方式中，形成与沟道层连接的局部结构包括：去除初始衬底100’，并暴露功能层141的延伸至初始衬底100’中的部分；去除暴露的功能层141，以暴露与去除的功能层141对应的沟道层142的一部分；形成第一半导体层100-1，第一半导体层100-1覆盖沟道层142中暴露的部分。

进一步地，在暴露与去除的功能层141对应的沟道层142的一部分后，可通过例如离子注入等工艺对暴露的沟道层142进行例如N型掺杂。上述N型掺杂可包括任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。在对暴露的沟道层142进行再次高掺杂之后，沟道层142可包括通过二次掺杂工艺形成的第一区域142-1。第一区域142-1与其相邻的沟道层142的其它区域(例如，第二区域142-2)相比，第一区域142-1更临近后续形成的第一半导体层100-1，且第一区域142-1的导电杂质的掺杂浓度大于第二区域142-2的导电杂质的掺杂浓度。提高沟道层中更临近第一衬底半导体层的部分的导电杂质的掺杂浓度，可实现沟道层与第一衬底半导体层之间良好稳定的电连接，提高了三维存储器的电性能。

作为另一种选择，结合图2A至图2D、图4D以及图12A至图13B，在本申请一个实施方式中，形成与沟道层连接的局部结构包括：去除初始衬底100’中的衬底牺牲层(未示出)以形成衬底空隙(未示出)，并经由衬底空隙暴露功能层141的侧面部分；去除暴露的功能层141的侧面部分，以暴露与去除的功能层141对应的沟道层142的一部分；以及在初始衬底100’中形成延伸穿过沟道层142中暴露部分的第二半导体层100-3。

作为又一种选择，结合图2A至图2D、图4E以及图12A至图13B，在本申请一个实施方式中，形成与沟道层连接的局部结构包括：首先通过外延生长工艺，在沟道孔143的底部形成外延层100-4，其中用于外延地生长外延层100-4的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。外延层100-4可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。在形成外延层100-4之后，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺，在沟道孔143的内壁以及外延层100-4的表面形成初始功能层(未示出)，之后可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除初始功能层位于外延层100-4的表面的部分，并暴露外延层100-4的一部分表面，可理解，仅在沟道孔143的侧壁上形成功能层141。在形成功能层141后，可通过诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺，在功能层141的隧穿层的表面以及暴露的外延层100-4表面上形成与外延层100-4连接的沟道层143。根据本申请至少一个实施方式提供的三维存储器的制备方法，通过在叠层结构上设置多个覆盖加固层，不但可增强三维存储器结构的连接和固定，还可改善和释放三维存储器结构的局部应力，增加三维存储器结构的稳定性。

图14是根据本申请一个实施方式的存储系统30000结构示意图。

如图14所示，本申请的又一方面的至少一个实施方式还提供了一种存储系统30000。存储系统30000可包括存储器20000和控制器32000。存储器20000可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。存储系统30000可以是二维存储系统或者三维存储系统，下面以三维存储系统为例进行说明。

三维存储系统30000可包括三维存储器20000和控制器32000。三维存储器20000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器32000可通过通道CH控制三维存储器20000，并且三维存储器20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。三维存储器20000可通过通道CH从控制器32000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器20000可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供外围电路、存储器和存储系统，由于设置了本申请提供的三维存储器，因而具有与所述三维存储器相同的有益效果，在此不做赘述。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。此外，所举例的各层的材料仅仅是示例性。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.一种三维存储器，其中，包括：

叠层结构；

覆盖加固层，设置于所述叠层结构上；

栅线间隙结构，沿所述叠层结构的堆叠方向贯穿所述叠层结构，并在垂直于所述堆叠方向的第一方向延伸，

其中，覆盖加固层包括至少一个隔离结构，所述隔离结构沿所述堆叠方向贯穿所述覆盖加固层，并与所述栅线间隙结构彼此连通。

2.根据权利要求1所述的三维存储器，其中，

所述隔离结构在第二方向的关键尺寸大于所述栅线间隙结构在所述第二方向的关键尺寸，其中所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向。

3.根据权利要求1或2所述的三维存储器，其中，

所述隔离结构在所述第一方向连续地延伸；或者

所述隔离结构在所述第一方向间断地延伸，并被划分为多个隔离分部。

4.根据权利要求3所述的三维存储器，其中，

所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

其中，设置于相邻的第一栅线间隙结构上的隔离分部在所述第二方向彼此对准排列或彼此交错排列。

5.根据权利要求3所述的三维存储器，其中，

所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，以及所述第二栅线间隙结构将每个所述存储块进一步分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

其中，每个所述存储块包括多个所述第二栅线间隙结构；以及

设置于相邻的所述第二栅线间隙结构上的隔离分部在所述第二方向彼此对准排列或彼此交错排列。

6.根据权利要求3所述的三维存储器，其中，

所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，以及所述第二栅线间隙结构将每个所述存储块进一步分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

其中，每个所述存储块包括至少一个所述第二栅线间隙结构；以及

设置于相邻的所述第一栅线间隙结构和所述第二栅线间隙结构上的隔离分部在所述第二方向彼此对准排列或彼此交错排列。

7.根据权利要求3所述的三维存储器，其中，

设置于同一栅线间隙结构上的隔离分部在所述第一方向具有相同的延伸尺寸。

8.根据权利要求7所述的三维存储器，其中，

所述设置于同一栅线间隙结构上的隔离分部在所述第一方向的间隔距离小于所述延伸尺寸。

9.根据权利要求3所述的三维存储器，其中所述栅线间隙结构包括在第二方向间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中所述第一栅线间隙结构将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

其中，位于同一存储块中的隔离分部在所述第一方向具有相同的延伸尺寸。

10.根据权利要求3所述的三维存储器，其中，所述栅线间隙结构包括：

沿所述堆叠方向贯穿所述叠层结构，并在所述第一方向延伸的栅线间隙；以及

设置于所述栅线间隙中的间隙填充层，

其中，所述间隙填充层包括第一半导体填充层。

11.根据权利要求10所述的三维存储器，其中，所述隔离结构包括：

沿所述堆叠方向贯穿所述覆盖加固层、且与所述栅线间隙相对的开口；

设置于所述开口中的隔离填充层，

其中所述隔离填充层包括依次设置于所述开口的内壁的第一阻隔层、第二阻隔层和第二半导体填充层；以及

所述第二半导体填充层与所述第一半导体填充层彼此连通。

12.根据权利要求11所述的三维存储器，其中，所述间隙填充层还包括壁间阻隔层，

其中，所述壁间阻隔层位于所述隔离结构下方的部分与所述第一阻隔层连接；以及

所述壁间阻隔层的其余部分位于所述栅线间隙与所述第一半导体填充层之间，以及位于所述覆盖加固层与所述第一半导体填充层之间。

13.一种制备三维存储器的方法，其中，包括：

形成堆叠结构，并形成沿所述堆叠结构的堆叠方向贯穿所述堆叠结构、且在垂直于所述堆叠方向的第一方向延伸的栅线间隙；

采用填充牺牲层填充所述栅线间隙，并在所述堆叠结构上形成覆盖加固层；

形成沿所述堆叠方向贯穿所述覆盖加固层、并与所述栅线间隙连通的至少一个开口；以及

经由所述开口去除所述填充牺牲层，并采用半导体填充材料填充所述栅线间隙和所述开口，以形成栅线间隙结构和隔离结构。

14.根据权利要求13所述的方法，其中，形成沿所述堆叠方向贯穿所述覆盖加固层、并与所述栅线间隙连通的至少一个开口包括：

将所述开口在第二方向的尺寸设置为大于是栅线间隙在所述第二方向的尺寸，其中所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向。

15.根据权利要求13或14所述的方法，其中，形成沿所述堆叠方向贯穿所述覆盖加固层、并与所述栅线间隙连通的至少一个开口包括：

所述开口在所述第一方向连续地延伸；或者

所述开口在所述第一方向间断地延伸，并被划分为多个分开口。

16.根据权利要求13或14所述的方法，所述堆叠结构包括交替叠置的栅极牺牲层和绝缘层，其中，所述方法还包括：

经由所述开口和所述栅线间隙，去除所述牺牲层以形成牺牲间隙；以及

在所述牺牲间隙内填充导电材料以形成栅极层。

17.根据权利要求16所述的方法，其中，采用半导体填充材料填充所述栅线间隙和所述开口，以形成栅线间隙结构和隔离结构包括：

在形成所述牺牲间隙后，在所述牺牲间隙的内壁、所述开口的内壁和所述栅线间隙的内壁上形成内壁阻隔层，所述内壁阻隔层包括位于所述栅线间隙的内壁的壁间阻隔层和位于所述开口的内壁的第一阻隔层；

在形成所述栅极层后，在所述壁间阻隔层的表面和所述栅极层朝向所述栅线间隙的表面上形成壁间隔离层，并在所述第一阻隔层的表面形成第二阻隔层；以及

采用所述半导体填充材料填充所述栅线间隙的剩余空间和所述开口的剩余空间，以在所述栅线间隙中形成第一半导体填充层，并在所述开口中与所述第一半导体填充层彼此连通的第二半导体层，从而形成所述栅线间隙结构和所述隔离结构。

18.根据权利要求17所述的方法，其中，在采用所述半导体填充材料填充所述栅线间隙的剩余空间和所述开口的剩余空间之前，所述方法还包括：

依次去除所述壁间阻隔层位于所述栅线间隙的底面的部分和所述壁间隔离层位于所述栅线间隙的底面的部分。

19.根据权利要求17所述的方法，其中，

所述壁间阻隔层位于所述开口下方的部分与所述第一阻隔层连接；以及

所述壁间阻隔层的其余部分位于所述栅线间隙与所述第一半导体填充层之间，以及位于所述覆盖加固层与所述第一半导体填充层之间。

20.一种存储系统，其特征在于，所述存储系统包括：

控制器；以及

如权利要求1至12中任一项所述的三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

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