CN114613734A - 三维存储器及其制备方法、存储系统 - Google Patents

Abstract

本公开提供了一种三维存储器及其制备方法、存储系统。三维存储器包括：叠层结构和栅线间隙结构。栅线间隙结构沿堆叠方向贯穿叠层结构、并在垂直于堆叠方向的第一方向上延伸，其中至少一个栅线间隙结构包括加固结构，加固结构在第一方向上将该加固结构所在的栅线间隙结构分割为多段；以及加固结构包括半导体填充层和阻隔层，阻隔层分隔叠层结构与半导体填充层，并分隔栅线间隙结构与半导体填充层。在本公开提供的三维存储器中，至少一个栅线间隙结构中设置有加固结构，该加固结构包括阻隔层和半导体填充层，可为形成栅极层的过程中去除栅极牺牲层的操作提供结构支撑，因而可改善并释放三维存储器结构的局部应力，增加三维存储器结构的稳定性。

Description

三维存储器及其制备方法、存储系统

技术领域

本公开涉及半导体设计及制造领域，更具体地，涉及一种三维存储器、一种三维存储器制备方法以及一种存储系统。

背景技术

三维存储器的存储阵列包括存储阵列区域和阶梯区域，其中存储阵列区域和阶梯区域还可被多个栅线间隙分割为多个存储块。

在常规三维存储器中，存储阵列的叠层结构构建在衬底(例如，硅晶片)上，并且随着堆叠层数的增加，三维存储器包括的介质薄膜层变得越来越复杂。因而，当多个层堆叠时，应力可能在晶片中累积，三维存储器制造过程中的退火等工艺容易导致上述介质薄膜层形变，最终可能导致晶片发生弯曲或者至少部分工艺难以执行。

此外，囿于现有三维存储器的制备工艺的限制，在实现存储阵列的沟道层的导通时，需要通过栅线间隙去除叠层结构中的栅极牺牲层，这一过程会进一步加剧三维存储器结构的不稳定。

因而，如何在不影响三维存储器性能的前提下，提高其结构稳定性是目前亟待解决的问题。

发明内容

本公开的实施方式提供可至少部分地解决相关技术中存在的上述问题的三维存储器及其制备方法、存储系统。

本公开一方面提供一种三维存储器，所述存储器包括：叠层结构，包括沿堆叠方向交替叠置的多个栅极层和多个绝缘层；以及栅线间隙结构，沿堆叠方向贯穿所述叠层结构、并在垂直于所述堆叠方向的第一方向上延伸，其中，至少一个所述栅线间隙结构包括加固结构，所述加固结构在所述第一方向上将该加固结构所在的栅线间隙结构分割为多段；以及所述加固结构包括半导体填充层和阻隔层，所述阻隔层分隔所述叠层结构与所述半导体填充层，并分隔所述栅线间隙结构与所述半导体填充层。

在一个实施方式中，所述加固结构沿所述堆叠方向贯穿所述叠层结构。

在一个实施方式中，所述阻隔层为氧化物层。

在一个实施方式中，所述栅线间隙结构包括第一栅线间隙结构，多个所述第一栅线间隙结构在第二方向上间隔分布，并将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，每个所述第一栅线间隙结构包括多个所述加固结构，相邻的所述第一栅线间隙结构中，所述加固结构在所述第二方向彼此对准排列或彼此交错排列。

在一个实施方式中，所述叠层结构包括多个存储块；所述栅线间隙结构包括多个第二栅线间隙结构，多个所述第二栅线间隙结构位于所述存储块中，并在第二方向上间隔分布，将所述存储块分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，每个所述第二栅线间隙结构包括多个所述加固结构，相邻的所述第二栅线间隙结构中，所述加固结构在所述第二方向彼此对准排列或彼此交错排列。

在一个实施方式中，所述栅线间隙结构包括多个第一栅线间隙结构和多个第二栅线间隙结构，多个所述第一栅线间隙结构在第二方向上间隔分布，并将所述叠层结构分割成多个存储块；多个所述第二栅线间隙结构在所述第二方向上间隔分布在每个所述存储块中，并将每个所述存储块分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，每个所述第一栅线间隙结构包括多个所述加固结构，每个所述第二栅线间隙结构包括多个所述加固结构，相邻的所述第一栅线间隙结构和所述第二栅线间隙结构中的加固结构在所述第二方向彼此对准排列或彼此交错排列。

在一个实施方式中，每个所述栅线间隙结构包括多个所述加固结构，同一所述栅线间隙结构中的多个所述加固结构在所述第一方向具有相同的长度。

在一个实施方式中，每个所述栅线间隙结构包括多个所述加固结构，同一所述栅线间隙结构中的多个所述加固结构在所述第一方向的间隔距离大于所述加固结构在所述第一方向的长度。

在一个实施方式中，多个所述栅线间隙结构在第二方向间隔分布，其中所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向；以及所述加固结构在所述第一方向的长度小于相邻的所述栅线间隙结构在所述第二方向的间距。

在一个实施方式中，所述栅线间隙结构包括第一栅线间隙结构，多个所述第一栅线间隙结构在第二方向上间隔分布，并将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，同一存储块的、多个所述加固结构在所述第二方向具有相同的长度。

本公开另一方面提供一种三维存储器的制备方法，所述方法包括：在衬底的一侧形成电介质堆叠结构，所述电介质堆叠结构包括交替叠置的绝缘层和栅极牺牲层；形成贯穿所述电介质堆叠结构、并延伸至所述衬底的栅线间隙，其中所述栅线间隙在垂直于堆叠方向的第一方向上延伸，在至少一个所述栅线间隙中形成加固结构，所述加固结构在第一方向上将所述栅线间隙分割为多段，其中，所述加固结构包括半导体填充层和阻隔层，所述阻隔层分隔所述电介质堆叠结构与所述半导体填充层，并分隔所述栅线间隙结构与所述半导体填充层。

在一个实施方式中，在至少一个所述栅线间隙中形成加固结构包括：将所述加固结构设置为沿所述堆叠方向贯穿所述电介质堆叠结构。

在一个实施方式中，在至少一个所述栅线间隙中形成加固结构包括：在所述栅线间隙的内壁上形成初始第一阻隔层；在所述栅线间隙的剩余空间中填充初始半导体填充层，去除部分初始半导体填充层以形成所述半导体填充层，其中所述半导体填充层包括在所述堆叠方向相对的第一表面和第二表面，以及在所述第一方向上相对的第三表面和第四表面，所述第一表面正对所述栅线间隙的底部；去除部分所述初始第一阻隔层，以在所述半导体填充层的所述第一表面、所述第五表面和所述第六表面上形成第一阻隔层；以及在所述半导体填充层的所述第二表面、所述第三表面和所述第四表面上形成第二阻隔层。

在一个实施方式中，在形成所述第二阻隔层之后，所述方法还包括形成栅极层，形成所述栅极层包括：经由所述栅线间隙中除所述加固结构之外的部分，去除所述栅极牺牲层以形成牺牲间隙；以及在所述牺牲间隙内填充导电材料以形成所述栅极层。

在一个实施方式中，所述方法还包括：采用氧化工艺形成所述阻隔层。

在一个实施方式中，在形成所述栅极层之后，所述电介质堆叠结构形成为叠层结构，所述叠层结构包括交替叠置的所述绝缘层和所述栅极层，所述方法还包括：采用介质填充材料填充所述栅线间隙中除所述加固结构之外的部分。

本公开又一方面提供一种存储系统，所述存储系统包括控制器及本公开一方面提供的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。

在一个实施方式中，所述存储器包括三维NAND存储器和三维NOR存储器中的至少一种。

根据本公开至少一个实施方式提供的三维存储器及其制备方法、存储系统，通过在至少一个栅线间隙结构中设置包括阻隔层和半导体填充层的加固结构，其中阻隔层可分隔叠层结构与半导体填充层，并分隔栅线间隙结构与半导体填充层，因而在去除栅极牺牲层形成栅极层的过程中加固结构不会被去除，可为叠层结构提供结构支撑，改善并释放三维存储器结构的局部应力，防止叠层结构在上述过程中发生形变和塌陷等情况，从而增加三维存储器结构的稳定性并提高三维存储器的整体性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本公开的其它特征、目的和有益效果将会变得更加明显。在附图中：

图1是根据本公开一个实施方式的三维存储器的示意性俯视图；

图2A至图2D分别是沿着图1中的AA’线、BB’线、CC’线和DD’线截取的局部示意性剖面图；

图3A至图3F分别是根据本公开一个实施方式的三维存储器的示意性俯视图；

图4A是根据本公开一个实施方式的三维存储器的制备方法的流程图；

图4B至图14D是根据本公开一个实施方式的三维存储器的制备方法的工艺示意图；以及

图15是根据本公开一个实施方式的存储系统结构示意图。

具体实施方式

以下将结合附图对本公开进行详细描述，本文中提到的示例性实施方式仅用于解释本公开，并非用于限制本公开的范围。在说明书全文中，相同的附图标记指代相同的元件。

在附图中，为了便于说明，已稍微调整部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而非用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解，表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在或添加。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。当描述本公开的实施方式时，使用“可”表示“本公开的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。

另外，在本公开中当使用“连接”、“覆盖”和/或“在…上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。

除非另外限定，否则本文中使用的所有措辞(包括技术术语和科技术语)均具有与本公开所属领域中普通技术人员的通常理解相同的含义。此外，除非本公开中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义进行解释。

需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾，否则本公开所记载的方法中包含的具体步骤不必限于所记载的顺序，而是可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本公开。

图1是根据本公开一个实施方式的三维存储器的示意性俯视图。图2A至图2D分别为沿着图1中的AA’线、BB’线、CC’线和DD’线截取的示意性剖面图。

如图1、图2A至图2D所示，三维存储器10可包括：叠层结构110以及多个栅线间隙结构120。栅线间隙结构120沿堆叠方向(z方向)贯穿叠层结构110、并在垂直于堆叠方向的第一方向(x方向)上延伸。至少一个栅线间隙结构120可包括加固结构130，加固结构130在第一方向上将该多个加固结构130所在的栅线间隙结构120分割为多段。加固结构130可包括半导体填充层131和阻隔层132，其中阻隔层分隔叠层结构110与半导体填充层131，并分隔栅线间隙结构120与半导体填充层131。

根据本公开至少一个实施方式提供的三维存储器，通过在至少一个栅线间隙结构中设置包括阻隔层和半导体填充层的加固结构，其中阻隔层可分隔叠层结构与半导体填充层，并分隔栅线间隙结构与半导体填充层，因而在去除栅极牺牲层形成栅极层的过程中加固结构不会被去除，可为叠层结构提供结构支撑，改善并释放三维存储器结构的局部应力，防止叠层结构在上述过程中发生形变和塌陷等情况，从而增加三维存储器结构的稳定性并提高三维存储器的整体性能。

具体地，在垂直于堆叠方向的平面中，可限定叠层结构110包括存储阵列区域(未示出)和阶梯区域(未示出)。根据一些实施方式，存储阵列区域可设置在叠层结构110的中央，并包括多个在叠层结构110的边缘的阶梯区域。根据一些实施方式，可将阶梯区域设置在叠层结构110的中央，并且将多个存储阵列区域设置在叠层结构110的边缘。

栅线间隙结构120沿堆叠方向贯穿叠层结构110。此外，多个栅线间隙结构120还可在第二方向(y方向)上间隔设置，其中第二方向垂直于堆叠方向、并垂直于第一方向，因而可通过栅线间隙结构120将叠层结构110分割为多个存储块M(图1示出了一个存储块M)。进一步地，一个或多个附加的栅线间隙结构120还可形成在每个存储块M中，从而将一个存储块M进一步地分割成多个指存储区F。每个存储块M和每个指存储区F均包括多个沟道结构140组成的存储阵列。

如图2C和2D所示，在本公开一个实施方式中，加固结构130的半导体填充层131可包括在堆叠方向上相对的第一表面(未示出)和第二表面(未示出)，其中第一面位于栅线间隙结构120的底部(可理解为栅线间隙结构120靠近衬底/半导体基底100’的一侧)；在第一方向上相对的第三表面(未示出)和第四表面(未示出)；以及在第二方向上相对的第五表面(未示出)和第六表面(未示出)。加固结构130的阻隔层132可包括第一阻隔层132-1和第二阻隔层132-2，其中第一阻隔层132-1位于半导体填充层131的第一表面、第五表面和第六表面，第二阻隔层132-2位于半导体填充层131的第二表面、第三表面和第四表面。换言之，加固结构130可包括半导体填充层131以及包裹半导体填充层131的阻隔层132。

具体地，作为一种选择，阻隔层可为氧化物层，例如第一阻隔层132-1和第二阻隔层132-2可为氧化物层。可选地，半导体填充层131可为多晶硅层，第一阻隔层132-1和第二阻隔层132-2中的至少之一可为氧化硅层。

如上所述的栅极牺牲层通常可为氮化硅层。作为一种选择，在阻隔层为氧化物层的情况下，例如第一阻隔层和第二阻隔层为氧化硅层时，包括第一阻隔层和第二阻隔层的阻隔层与栅极牺牲层之间可具有高刻蚀选择比，因而在去除栅极牺牲层时，阻隔层能够不被去除，从而由于阻隔层的存在，加固结构不会在上述操作中被去除，加固结构中的半导体填充层可为上述操作提供有效的结构支撑，改善并释放三维存储器结构的局部应力。

如图2A至图2D所示，叠层结构110包括交替叠置的多个栅极层111和多个绝缘层112，其中，栅极层111包括导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合等。绝缘层112包括但不限于氧化硅(SiO_X)，并且叠层结构110的层数不限于图中所示的层数，可根据需要另外设置，例如32层、64层、128层等。

栅线间隙结构120可包括隔离层121以及介质填充层122。隔离层121可隔离叠层结构110与介质填充层122，并包括但不限于氧化硅层、氮化硅层、氮氧化硅层等介质材料层。作为一种选择，也可选择与绝缘层112相同的材料形成隔离层121，例如氧化硅。介质填充层122包括但不限于介质填充材料层或者半导体材料层，例如介质填充层122可为多晶硅层。采用多晶硅层作为介质填充层122可有效减少晶圆在栅线间隙结构120的延伸方向(x方向)的弯曲。

图3A至图3F分别是根据本公开一个实施方式的三维存储器的示意性俯视图。

再次参考图1，多个栅线间隙结构120可沿着第二方向以预定间隔d间隔分布，其中至少一个栅线间隙结构120可包括加固结构130。加固结构130在栅线间隙结构120中的可包括多种排布方式。

具体地，如图3A所示，栅线间隙结构120可包括第一栅线间隙结构101和第二栅线间隙结构102。多个第一栅线间隙结构120在第二方向上间隔分布，将叠层结构110(如图2A所示)分割成多个存储块M。此外，每个存储块M还可包括多个在第二方向上间隔分布的第二栅线间隙结构102，第二栅线间隙结构102可进一步将每个存储块M分割成多个指存储区F。

作为一种选择，在本公开的一些实施方式中，第一栅线间隙结构101和第二栅线间隙结构102可在第二方向具有相同的宽度。作为另一种选择，在本公开的一些实施方式中，第一栅线间隙结构101和第二栅线间隙结构102可在第二方向具有不同的宽度，例如，第一栅线间隙结构101在第二方向的宽度大于第二栅线间隙结构102在第二方向的宽度，从而有利于在三维存储器中实现更高的存储密度。

如图3C所示，在本公开的一个实施方式中，相邻的第一栅线间隙结构101中的加固结构130在第二方向彼此交错排列。

如图3F所示，在本公开的一个实施方式中，相邻的第一栅线间隙结构101中的加固结构130在第二方向彼此对准排列。

如图3B所示，在本公开的一个实施方式中，每个存储块M包括多个第二栅线间隙结构102，每个存储块M中相邻的第二栅线间隙结构102中的加固结构130在第二方向彼此交错排列。

如图3E所示，在本公开的一个实施方式中，每个存储块M包括多个第二栅线间隙结构102，每个存储块M中相邻的第二栅线间隙结构102中的加固结构130在第二方向彼此对准排列。

再次参考图3A，在本公开的一个实施方式中，每个存储块M包括至少一个第二栅线间隙结构102，相邻的第一栅线间隙结构101和第二栅线间隙结构102中的加固结构130在第二方向彼此交错排列，相邻的两个第一栅线间隙结构101在第二方向彼此对准排列，相邻的两个第二栅线间隙结构102中的加固结构130在第二方向彼此对准排列。

如图3D所示，在本公开的一个实施方式中，每个存储块M包括至少一个第二栅线间隙结构102，相邻的第一栅线间隙结构101和第二栅线间隙结构102中的加固结构130在第二方向彼此交错排列，相邻的两个第一栅线间隙结构101在第二方向彼此交错排列，相邻的两个第二栅线间隙结构102中的加固结构130在第二方向彼此交错排列。

图3A至图3F中加固结构的布置方式可使制备三维存储器的栅极层时，在获得加固结构提供的稳定、均匀的支撑作用的同时，通过减小加固结构的数量、并减少加固结构在垂直于堆叠方向的平面中的覆盖范围，可优化经由栅线间隙结构的栅线间隙去除栅极牺牲层的去除步骤的工艺窗口。

具体地，在采用例如湿法腐蚀等工艺去除全部的栅极牺牲层的过程中，栅线间隙中除加固结构之外的部分可作为提供刻蚀剂和化学前体的通路。换言之，刻蚀剂和化学前体需要借由形成栅线间隙结构时产生的栅线间隙接触到各个栅极牺牲层，并进而去除全部的栅极牺牲层。然而，在栅线间隙中设置的加固结构占据了栅线间隙中部分原本用于容纳刻蚀剂和化学前体的空间，并遮挡了刻蚀剂和化学前体的流通通道，因而加固结构在垂直于堆叠方向的平面中的覆盖范围一定程度上决定了上述去除步骤的工艺窗口的大小。

此外，由于加固结构在去除栅极牺牲层形成栅极层的过程中不会被去除，因而可在上述过程中为叠层结构提供结构支撑，改善并释放三维存储器结构的局部应力，防止叠层结构在上述过程中发生形变和塌陷等情况。

因而，在本公开至少一个实施方式中，可根据三维存储器架构的不同设置，选择部分相邻的线间隙结构中的加固结构在第二方向彼此交错排列，以及部分相邻的线间隙结构中的加固结构在第二方向彼此对准排列，从而在获得稳定、均匀的支撑作用的同时，减小加固结构的数量、并减少加固结构在垂直于堆叠方向的平面中的覆盖范围，使去除步骤的工艺窗口得到优化。

应当理解，图3A至图3F仅示例性列举了加固结构130的布置方式，加固结构130的布置方式包括但不限于图3A至图3F中所示的布置方式，在此不一一列举。

再次参考图1，作为一种选择，在本公开的一个实施方式中，在同一栅线间隙结构120中，多个加固结构130在第一方向可具有相同的长度L1。进一步地，作为另一种选择，在同一存储块M中，多个加固结构130在第一方向还可具有相同的长度L1。因而，在本公开至少一个实施方式提供的三维存储器中，多个加固结构具有相同的尺寸，有利于降低形成加固结构的难度和制备成本。

此外，在本公开的一个实施方式中，同一栅线间隙结构的120中，多个加固结构130在第一方向的间隔距离L2可大于加固结构130在第一方向的长度L1。如上所述，在去除栅极牺牲层形成栅极层的过程中，相邻的加固结构之间在第一方向的间隔距离大于加固结构在第一方向的长度，可使栅线间隙中作为提供刻蚀剂和化学前体的通路的空间变大，因而增大了去除步骤的工艺窗口，有利于在该去除过程中完全去除栅极牺牲层，避免出现因残留栅极牺牲层而导致的工艺结果不良。

进一步地，在本公开的一个实施方式中，加固结构130在第一方向的长度L1可小于相邻的栅线间隙结构120在第二方向的间距d。如上所述，在去除栅极牺牲层形成栅极层的过程中，形成栅线间隙结构时产生的栅线间隙可作为提供刻蚀剂和化学前体的通路。加固结构将加固结构在第一方向的长度设置为小于相邻的栅线间隙结构在第二方向的间距，可减少加固结构在垂直于堆叠方向的平面中的覆盖范围，增大去除步骤的工艺窗口，有利于在该去除过程中完全去除栅极牺牲层，避免出现因残留栅极牺牲层而导致的工艺结果不良。

图4A是根据本公开示例性实施方式的三维存储器的制备方法的流程图。如图4A所示，制备方法1000包括以下步骤：

S1，在衬底的一侧形成电介质堆叠结构，电介质堆叠结构包括交替叠置的绝缘层和栅极牺牲层。

S2，形成贯穿电介质堆叠结构、并延伸至衬底的栅线间隙，其中栅线间隙在垂直于堆叠方向的第一方向上延伸。

S3，在至少一个栅线间隙中形成加固结构，加固结构在第一方向上将栅线间隙分割为多段，其中加固结构包括半导体填充层和阻隔层，阻隔层分隔电介质堆叠结构与半导体填充层，并分隔栅线间隙结构与所述半导体填充层。

以下将结合图4B至图14D详细说明上述制备方法1000的各个步骤的具体工艺。

步骤S1

图4B是根据本公开一个实施方式形成栅线间隙180后的三维存储器中间体的示意性俯视图。图5A是根据本公开一个实施方式形成栅线间隙180后的中间体沿着图4B中的AA’线截取的局部的剖面示意图。图5B是根据本公开一个实施方式形成栅线间隙180后的中间体沿着图4B中的BB’线截取的局部剖面示意图。图5C是根据本公开一个实施方式形成栅线间隙180后的中间体沿着图4B中的CC’线截取的局部剖面示意图。图5D是根据本公开一个实施方式形成栅线间隙180后的中间体沿着图4B中的DD’线截取的局部剖面示意图。

如图4B至图5D所示，步骤S1在衬底的一侧形成电介质堆叠结构，电介质堆叠结构包括交替叠置的绝缘层和栅极牺牲层可例如包括：制备衬底100；在衬底100上形成电介质堆叠结构110’；以及在电介质堆叠结构110’中形成沟道结构140。

具体地，在本公开的一个实施方式中，衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，衬底100可选择单晶硅。

在本公开的一个实施方式中，衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100。

衬底100可包括衬底牺牲层，衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，牺牲层可以是单晶硅或多晶硅，具体地，在本公开的一个实施方式中，形成牺牲层的示例性材料可以是多晶硅。

衬底100的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本公开的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本公开对此不作限定。

衬底100具有相对的第一侧和第二侧。在形成衬底100之后，可通过一个或多个薄膜沉积工艺在衬底100的第一侧形成电介质堆叠结构110’，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本公开对此不作限定。电介质堆叠结构110’可包括多对彼此交替地堆叠的绝缘层112和栅极牺牲层113。例如，电介质堆叠结构110’可包括64对、128对或多于128对的绝缘层112和栅极牺牲层113。在一些实施方式中，绝缘层112和栅极牺牲层113可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层112和栅极牺牲层113的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

上文中对单个电介质堆叠结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在电介质堆叠结构的堆叠方向上依次堆叠的多个子电介质堆叠结构形成电介质堆叠结构，其中，每个子电介质堆叠结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子电介质堆叠结构的层数可相同，也可不同。由于在上文中描述的单个电介质堆叠结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子电介质堆叠结构形成的电介质堆叠结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多电介质堆叠结构或单电介质堆叠结构的基础上进行后续制备工艺。

沟道结构140可包括填充于沟道孔(未示出)内的功能层(未示出)和沟道层141。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔的内壁上形成功能层和沟道层141。沟道孔可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔可具有贯穿电介质堆叠结构110’并延伸至衬底100的圆柱形或柱形形状。

功能层可包括在沟道孔的内壁上形成的、以阻挡电荷流出的阻挡层(未示出)、形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上形成的隧穿层(未示出)。

在一些实施方式中，功能层可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层可具有不同于ONO配置的结构。

沟道层141能够用于输运所需的电荷(电子或空穴)。根据本公开的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层141。

在一些实施方式中，沟道层141可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层141的材质包括但不限于P型掺杂的多晶硅。与沟道孔类似，沟道层141也延伸贯穿电介质堆叠结构110’并进入衬底100中。

此外，沟道结构140还包括在沟道孔远离衬底100的顶部形成的沟道插塞。沟道插塞的材料可选用与沟道层相同的材料制备，例如P型掺杂的多晶硅等。

步骤S2

再次参考图4B至图5D，步骤S2形成贯穿电介质堆叠结构、并延伸至衬底的栅线间隙，其中栅线间隙在垂直于堆叠方向的第一方向上延伸可例如包括：在电介质堆叠结构110’中形成于与沟道结构140在第二方向具有间距的栅线间隙180，其中栅线间隙180在第一方向上延伸。

具体地，在电介质堆叠结构110’中可包括存储阵列区域(未示出)和阶梯区域(未示出)。根据一些实施方式，存储阵列区域可设置在电介质堆叠结构110’的中央，并包括两个在电介质堆叠结构110’的边缘的阶梯区域。根据一些实施方式，可将阶梯区域设置在电介质堆叠结构110’的中央，并且将两个存储阵列区域设置在电介质堆叠结构110’的边缘。可通过栅线间隙180对电介质堆叠结构110’的存储阵列区域进行分割，从而形成多个存储块。

参考图4B，一对栅线间隙180，例如第一栅线间隙，可在其间限定了一个存储块M。一个或多个附加的栅线间隙180，例如第二栅线间隙，可形成在一个存储块M中，将一个存储块M进一步地分割成多个指存储区F。每个存储块M和每个指存储区F均包括多个沟道结构140组成的存储阵列。

在传统的三维存储器制备工艺中，所有的栅线间隙的、诸如在第二方向的宽度等关键尺寸都是一样的。相反地，在本公开的一个实施方式中，可将第一栅线间隙的在第二方向的宽度设置成大于第二栅线间隙在第二方向的宽度。作为另一种选择，在本公开的一个实施方式中，后续会在至少一个栅线间隙中形成加固结构，可将包括加固结构的栅线间隙的在第二方向的宽度设置成小于不包括加固结构的栅线间隙的在第二方向的宽度。通过上述限定，可有效地增大有效存储单元阵列面积。

栅线间隙180可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。作为一种选择，栅线间隙180可延伸贯穿电介质堆叠结构110’，并在近似垂直于衬底100的方向上延伸至衬底100中。此外，栅线间隙180也可根据三维存储器架构的不同设置，而选择延伸至衬底100所包括的不同的层结构中，或者栅线间隙180也可仅贯穿电介质堆叠结构110’。

步骤S3

图6A至图6D是根据本公开一个实施方式形成初始第一阻隔层132-1’后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。图7A至图7D是根据本公开一个实施方式形成初始半导体填充层131’后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。图8A至图8D是根据本公开一个实施方式去除部分初始半导体填充层131’后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。图9A至图9D是根据本公开一个实施方式形成半导体填充层131后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。图10A至图10D是根据本公开一个实施方式形成局部栅线间隙181后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。图11A至图11D是根据本公开一个实施方式形成第二阻隔层132-2后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。图12A至图12D是根据本公开一个实施方式形成牺牲间隙114后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。图13A至图13D是根据本公开一个实施方式形成栅极层111后的中间体分别沿着图4B中的AA’线、BB’线、CC’线和DD’线截取的局部的剖面示意图。

如图6A至图13D、以及图2A至图2D所示，步骤S3在至少一个栅线间隙中形成加固结构，加固结构在第一方向上将栅线间隙分割为多段，其中加固结构包括半导体填充层和阻隔层，阻隔层分隔电介质堆叠结构与半导体填充层，并分隔栅线间隙结构与半导体填充层可例如包括：形成初始第一阻隔层132-1’；形成初始半导体填充层131’；形成半导体填充层131；形成局部栅线间隙181，并形成第一阻隔层132-1；形成第二阻隔层132-2；形成牺牲间隙114；以及形成栅极层111。

在形成栅线间隙180后，可在至少一个栅线间隙180中形成加固结构130。该加固结构包括阻隔层和半导体填充层，在去除栅极牺牲层形成栅极层的过程中不会被去除，因而可为三维存储器的中间体提供结构支撑，改善并释放三维存储器结构的局部应力，防止中间体在上述过程中发生形变和塌陷等情况，从而增加三维存储器结构的稳定性，并提高三维存储器的整体性能。

在本公开的一些实施方式中，在至少一个栅线间隙180中形成多个加固结构130可包括：在栅线间隙180的内壁上形成初始第一阻隔层132-1’；在栅线间隙180的剩余空间中填充初始半导体填充层131’，去除部分初始半导体填充层131’，以形成半导体填充层131，其中半导体填充层131包括在堆叠方向相对的第一表面和第二表面，以及在第一方向上相对的第三表面和第四表面，第一表面正对栅线间隙180的底部(可理解为栅线间隙180靠近衬底100的部分)；在半导体填充层131的第一表面、第五表面和第六表面上形成第一阻隔层132-1；在半导体填充层131的第二表面、第三表面和第四表面上形成第二阻隔层132-2。在形成第二阻隔层132-2后，即可理解为已经在至少一个栅线间隙180中形成了多个加固结构130。换言之，加固结构130包括半导体填充层131以及包裹半导体填充层131的阻隔层132，阻隔层132可包括第一阻隔层132-1和第二阻隔层132-2。

在本公开的一些实施方式中，在形成第二阻隔层132-2之后，还可形成栅极层111，形成栅极层111可包括：经由栅线间隙180中除加固结构130之外的部分，去除栅极牺牲层113，以形成牺牲间隙114；以及在牺牲间隙114内填充导电材料以形成栅极层111。

具体地，如图6A至图6D所示，在本公开的一个实施方式中，可在栅线间隙180的内壁上先形成初始第一阻隔层132-1’，初始第一阻隔层132-1’可包括形成在栅线间隙180的侧壁上的第一部分133以及形成在线间隙180的底部(可理解为栅线间隙180靠近衬底100的部分)的第二部分134。

作为一种选择，可采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在栅线间隙180的内壁上形成第一部分133和第二部分134；或者，作为另一种选择，可采用热氧化工艺在栅线间隙180的内壁上形成氧化层，作为第一部分133和第二部分134。在通过热氧化工艺形成初始第一阻隔层132-1’的过程中，由于电介质堆叠结构110’中包括由诸如氮化硅等栅极牺牲层113叠置形成的牺牲堆叠层，以及由诸如氧化硅等绝缘层112叠置形成的隔离堆叠层，因而在隔离堆叠层本身为氧化物堆叠层的情况下，第一部分133可包括：通过上述热氧化工艺，形成在牺牲堆叠层暴露在栅线间隙180中的表面上的氧化物层133’；以及氧化物堆叠层暴露在栅线间隙180中的一部分112’。

如图6A至图8D所示，在形成初始第一阻隔层132-1’之后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺填充栅线间隙180，以形成初始半导体填充层131’。初始半导体填充层131’形成在栅线间隙180中，以及电介质堆叠结构110’的顶面(可理解为电介质堆叠结构110’远离衬底100的表面)上。

进一步地，如图7A至图8D所示，还可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；或者也可执行其他制造工艺，例如包括光刻、清洁和/或化学机械抛光(CMP)的图案化工艺等，去除初始半导体填充层131’中形成在电介质堆叠结构110’的顶面上的部分，仅保留初始半导体填充层131’中位于栅线间隙180的部分。

如上所述，本公开示例性实施方式的三维存储器的制备方法还包括形成栅极层的方法，在形成栅极层的过程中，需要去除全部的栅极牺牲层。在采用例如湿法腐蚀等工艺去除全部的栅极牺牲层的过程中，栅线间隙可作为提供刻蚀剂和化学前体的通路。

因而，如图8A至图9D所示，在采用初始半导体填充层131’填充栅线间隙180之后，还需要去除部分初始半导体填充层131’，以再次暴露出部分栅线间隙180，作为提供刻蚀剂和化学前体的通路。暴露出的部分栅线间隙180形成为多个局部栅线间隙181。在去除部分初始半导体填充层131’后，剩余的初始半导体填充层131’形成为半导体填充层131。

具体地，可在电介质堆叠结构110’的顶面上形成具有图案01和02的刻蚀掩膜层11，图案01可暴露出位于其下的部分初始半导体填充层131’和部分初始第一阻隔层132-1’。从而在后续刻蚀工艺中，以图案化的刻蚀掩膜层11为掩蔽，可去除栅线间隙180中与图案01相对的部分初始半导体填充层131’，并可暴露出与该被去除的部分初始半导体填充层131’相对的部分初始第一阻隔层132-1’。刻蚀工艺可采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；或者也可执行其他制造工艺，本公开对此不作限定。

在去除栅线间隙180中与图案01相对的部分初始半导体填充层131’的同时，与图案02相对的部分初始半导体填充层131’被保留，并形成为上述半导体填充层131。半导体填充层131可为形成栅极层的过程中去除栅极牺牲层的操作提供结构支撑。

结合图9A和图10D，在暴露出与被去除的部分初始半导体填充层131’相对的部分初始第一阻隔层132-1’之后，可继续采用诸如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；或者也可执行其他制造工艺，例如包括光刻、清洁和/或化学机械抛光的图案化工艺等，继续去除暴露的部分初始第一阻隔层132-1’，直至暴露出栅极牺牲层113。在去除暴露的部分初始第一阻隔层132-1’后，剩余的初始第一阻隔层132-1’形成为第一阻隔层132-1。第一阻隔层132-1位于半导体填充层131的第一表面、第五表面和第六表面，其中第一表面邻近衬底100，第五表面和第六表面为半导体填充层131在第二方向上相对的两个表面。

为了使半导体填充层在后续去除栅极牺牲层形成栅极层的过程中不会被去除，还需要在半导体填充层的其余表面形成第二阻隔层，由第一阻隔层和第二阻隔层组成的阻隔层在上述过程中不被去除，从而加固结构中的半导体填充层可为去除栅极牺牲层的操作提供结构支撑，改善并释放三维存储器结构的局部应力，增加三维存储器结构的稳定性。

结合图10A和图11D，可采用热氧化工艺在局部栅线间隙181的底面上形成氧化层作为第四阻隔层135；或者，作为另一种选择，可采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺在局部栅线间隙181的底面上形成第四阻隔层135。同时，上述工艺还可在半导体填充层131上形成第二阻隔层132-2，从而形成加固结构130。第二阻隔层132-2位于半导体填充层131的第二表面、第三表面和第四表面，其中第二表面与第一表面在堆叠方向相对，并远离衬底100，第三表面和第四表面为半导体填充层131在第一方向上相对的两个表面。

如图11A至图14D、以及图2A至图2D所示，根据本公开的一个实施方式，本公开的三维存储器的制备方法1000还包括：经由栅线间隙180中除加固结构130之外的部分(可理解为局部栅线间隙181)去除栅极牺牲层113，以形成牺牲间隙114；形成初始第五阻隔层136’；去除部分初始第五阻隔层136’，以在牺牲间隙114内壁和局部栅线间隙181的内侧壁上形成第五阻隔层136；在牺牲间隙114的剩余空间中填充导电材料以形成栅极层111；以及在局部栅线间隙181中设置隔离层121和介质填充层122。

具体地，如图11A至图12D所示，可将局部栅线间隙181作为提供刻蚀剂和化学前体的通路，并采用例如湿法腐蚀等工艺去除叠层结构110’中的全部牺牲层113以形成牺牲间隙114。同时，在形成牺牲间隙114的步骤中，加固结构130在去除栅极牺牲层113的过程中不会被去除，因而可提供结构支撑，改善并释放电介质堆叠结构110’的局部应力，防止电介质堆叠结构110’在上述过程中发生形变和塌陷等情况，从而增加三维存储器结构的稳定性并提高三维存储器的整体性能。

如图12A至图13D所示，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙114的内壁以及栅线间隙180的内壁上形成初始第五阻隔层136’。初始第五阻隔层136’可以是高介电常数介质层。初始第五阻隔层136’具体形成在牺牲间隙114的内壁、局部栅线间隙181的内壁以及加固结构130的第二阻隔层132-2的表面上。

如图13A至图14D所示，可采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，例如包括光刻、清洁和/或化学机械抛光的图案化工艺等，去除部分初始第五阻隔层136’以形成第五阻隔层136。第五阻隔层136位于牺牲间隙114的内壁、局部栅线间隙181的内侧壁以及第二阻隔层132-2位于第一方向的部分的表面上。

参考图14A至图14D、以及图2A至图2D，在形成第五阻隔层136后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在牺牲间隙114(如图12A所示)的剩余空间中填充导电材料以形成栅极层111。导电材料可例如为钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。在形成栅极层111后，交替叠置的栅极层111和绝缘层112形成为叠层结构110。

此外，制备三维存储器的方法1000还包括在栅极层111与第五阻隔层136之间形成粘合层(未示出)。采用例如CVD、PVD、ALD或其任何组合的沉积工艺，经由局部栅线间隙181在第五阻隔层136位于牺牲间隙114的内壁的部分上形成粘合层，在形成粘合层之后，再在牺牲间隙114(如图12A所示)的剩余空间中填充导电材料以形成栅极层111。粘合层可选择能够阻挡金属离子扩散并且具有导电性的材料制备，例如氮化钛(TiN)、氮化铊(TaN)或其组合等。

在形成栅极层111后，可采用介质填充材料填充局部栅线间隙181或栅线间隙180，从而形成栅线间隙结构120。

具体地，可采用例如CVD、PVD、ALD或其任何组合的沉积工艺依次在局部栅线间隙181(可理解为设置有加固结构130的栅线间隙180中除加固结构130之外的部分)中填充隔离层121、介质填充层122；或者，可采用例如CVD、PVD、ALD或其任何组合的沉积工艺依次在未设置加固结构130的栅线间隙180中填充隔离层121、介质填充层122。

隔离层121包括但不限于氧化硅层、氮化硅层、氮氧化硅层等介质材料层。作为一种选择，也可选择与绝缘层112相同的材料形成隔离层121，例如氧化硅。介质填充层122包括但不限于介质填充材料层或者半导体材料层，例如介质填充层122可为多晶硅层。采用多晶硅层作为介质填充层122可有效减少晶圆在栅线间隙结构120的延伸方向(x方向)的弯曲。

此外，作为一种选择，还可采用例如化学机械研磨工艺等，减薄第二阻隔层132-2位于第二表面的部分，以使第二阻隔层132-2的表面与叠层结构110远离衬底100的表面齐平。

根据本公开一个实施方式提供的三维存储器的制备方法，通过在至少一个栅线间隙结构中设置包括阻隔层和半导体填充层的加固结构，其中阻隔层可分隔叠层结构与半导体填充层，并分隔栅线间隙结构与半导体填充层，因而在去除栅极牺牲层形成栅极层的过程中加固结构不会被去除，可为叠层结构提供结构支撑，改善并释放三维存储器结构的局部应力，防止叠层结构在上述过程中发生形变和塌陷等情况，从而增加三维存储器结构的稳定性并提高三维存储器的整体性能。

此外，根据本公开一个实施方式提供的三维存储器的制备方法，还包括在衬底100中形成半导体连接层(未示出)，其可连接存储阵列中的多个沟道层141的局部部分，例如沟道层141的侧面部分和底面部分中的至少之一，用于实现存储阵列中沟道层的导通。在形成半导体连接层后，衬底100形成为衬底/半导体基底100’。形成半导体连接层的工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。

图15是根据本公开一个实施方式的存储系统30000结构示意图。

如图15所示，本公开的又一方面的至少一个实施方式还提供了一种存储系统30000。存储系统30000可包括存储器20000和控制器32000。存储器20000可与上文中任意实施方式的所描述的存储器相同，本公开对此不再赘述。存储系统30000可以是二维存储系统或者三维存储系统，下面以三维存储系统为例进行说明。

作为一种选择，三维存储器可包括三维NAND存储器和三维NOR存储器中的至少一种。

具体地，三维存储系统30000可包括三维存储器20000和控制器32000。三维存储器20000可与上文中任意实施方式的所描述的三维存储器相同，本公开对此不再赘述。控制器32000可通过通道CH控制三维存储器20000，并且三维存储器20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。三维存储器20000可通过通道CH从控制器32000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器20000可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本公开提供外围电路、存储器和存储系统，由于设置了本公开提供的三维存储器，因而具有与所述三维存储器相同的有益效果，在此不做赘述。

以上描述仅为本公开较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (18)

1.一种三维存储器，其特征在于，包括：

叠层结构，包括沿堆叠方向交替叠置的多个栅极层和多个绝缘层；以及

栅线间隙结构，沿所述堆叠方向贯穿所述叠层结构、并在垂直于所述堆叠方向的第一方向上延伸，

其中，至少一个所述栅线间隙结构包括加固结构，所述加固结构在所述第一方向上将该加固结构所在的栅线间隙结构分割为多段；以及

所述加固结构包括半导体填充层和阻隔层，所述阻隔层分隔所述叠层结构与所述半导体填充层，并分隔所述栅线间隙结构与所述半导体填充层。

2.根据权利要求1所述的三维存储器，其中，所述加固结构沿所述堆叠方向贯穿所述叠层结构。

3.根据权利要求1所述的三维存储器，其中，

所述阻隔层为氧化物层。

4.根据权利要求1至3中任一项所述的三维存储器，其中，所述栅线间隙结构包括第一栅线间隙结构，多个所述第一栅线间隙结构在第二方向上间隔分布，并将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

每个所述第一栅线间隙结构包括多个所述加固结构，相邻的所述第一栅线间隙结构中，所述加固结构在所述第二方向彼此对准排列或彼此交错排列。

5.根据权利要求1至3中任一项所述的三维存储器，其中，所述叠层结构包括多个存储块；所述栅线间隙结构包括多个第二栅线间隙结构，多个所述第二栅线间隙结构位于所述存储块中，并在第二方向上间隔分布，将所述存储块分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

每个所述第二栅线间隙结构包括多个所述加固结构，相邻的所述第二栅线间隙结构中，所述加固结构在所述第二方向彼此对准排列或彼此交错排列。

6.根据权利要求1至3中任一项所述的三维存储器，其中，所述栅线间隙结构包括多个第一栅线间隙结构和多个第二栅线间隙结构，多个所述第一栅线间隙结构在第二方向上间隔分布，并将所述叠层结构分割成多个存储块；多个所述第二栅线间隙结构在所述第二方向上间隔分布在每个所述存储块中，并将每个所述存储块分割成多个指存储区，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

每个所述第一栅线间隙结构包括多个所述加固结构，每个所述第二栅线间隙结构包括多个所述加固结构，相邻的所述第一栅线间隙结构和所述第二栅线间隙结构中的加固结构在所述第二方向彼此对准排列或彼此交错排列。

7.根据权利要求1至3中任一项所述的三维存储器，其中，

每个所述栅线间隙结构包括多个所述加固结构，同一所述栅线间隙结构中的多个所述加固结构在所述第一方向具有相同的长度。

8.根据权利要求1至3中任一项所述的三维存储器，其中，

每个所述栅线间隙结构包括多个所述加固结构，同一所述栅线间隙结构中的多个所述加固结构在所述第一方向的间隔距离大于所述加固结构在所述第一方向的长度。

9.根据权利要求1至3中任一项所述的三维存储器，其中，

多个所述栅线间隙结构在第二方向间隔分布，其中所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向；以及

所述加固结构在所述第一方向的长度小于相邻的所述栅线间隙结构在所述第二方向的间距。

10.根据权利要求1至3中任一项所述的三维存储器，其中，所述栅线间隙结构包括第一栅线间隙结构，多个所述第一栅线间隙结构在第二方向上间隔分布，并将所述叠层结构分割成多个存储块，所述第二方向垂直于所述堆叠方向、并垂直于所述第一方向，

同一存储块的、多个所述加固结构在所述第二方向具有相同的长度。

11.一种制备三维存储器的方法，其特征在于，包括：

在衬底的一侧形成电介质堆叠结构，所述电介质堆叠结构包括交替叠置的绝缘层和栅极牺牲层；

形成贯穿所述电介质堆叠结构、并延伸至所述衬底的栅线间隙，其中所述栅线间隙在垂直于堆叠方向的第一方向上延伸，

在至少一个所述栅线间隙中形成加固结构，所述加固结构在第一方向上将所述栅线间隙分割为多段，

其中，所述加固结构包括半导体填充层和阻隔层，所述阻隔层分隔所述电介质堆叠结构与所述半导体填充层，并分隔所述栅线间隙结构与所述半导体填充层。

12.根据权利要求11所述的方法，其中，在至少一个所述栅线间隙中形成加固结构包括：

将所述加固结构设置为沿所述堆叠方向贯穿所述电介质堆叠结构。

13.根据权利要求11所述的方法，其中，在至少一个所述栅线间隙中形成加固结构包括：

在所述栅线间隙的内壁上形成初始第一阻隔层；

在所述栅线间隙的剩余空间中填充初始半导体填充层，去除部分初始半导体填充层以形成所述半导体填充层，其中所述半导体填充层包括在所述堆叠方向相对的第一表面和第二表面，以及在所述第一方向上相对的第三表面和第四表面，所述第一表面正对所述栅线间隙的底部；

去除部分所述初始第一阻隔层，以在所述半导体填充层的所述第一表面、所述第五表面和所述第六表面上形成第一阻隔层；以及

在所述半导体填充层的所述第二表面、所述第三表面和所述第四表面上形成第二阻隔层。

14.根据权利要求13所述的方法，其中，在形成所述第二阻隔层之后，所述方法还包括形成栅极层，形成所述栅极层包括：

经由所述栅线间隙中除所述加固结构之外的部分，去除所述栅极牺牲层以形成牺牲间隙；以及

在所述牺牲间隙内填充导电材料以形成所述栅极层。

15.根据权利要求11所述的方法，其中，所述方法还包括：

采用氧化工艺形成所述阻隔层。

16.根据权利要求14所述的方法，其中，在形成所述栅极层之后，所述电介质堆叠结构形成为叠层结构，所述叠层结构包括交替叠置的所述绝缘层和所述栅极层，所述方法还包括：

采用介质填充材料填充所述栅线间隙中除所述加固结构之外的部分。

17.一种存储系统，其特征在于，所述存储系统包括控制器及权利要求1至10中任一项所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。

18.根据权利要求17所述的存储系统，其特征在于，所述存储器包括三维NAND存储器和三维NOR存储器中的至少一种。

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