TW201732950A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之課題在於提供一種可抑制記憶體層之劣化之半導體裝置及其製造方法。 本發明之實施方式之半導體裝置包含：基板、積層體、及柱狀部。積層體設置於基板上。積層體具有複數層第1導電層及複數層第1絕緣層。沿第1方向交互地設置有第1導電層與第1絕緣層。柱狀部在積層體中沿第1方向延伸。柱狀部包含：阻擋層、電荷蓄積層、穿隧層、及半導體層。阻擋層在與第1方向為交叉之第2方向上，設置於複數層第1導電層上及複數層第1絕緣層上。電荷蓄積層在第2方向上設置於阻擋層上。穿隧層在第2方向上設置於電荷蓄積層上。半導體層在第2方向上設置於穿隧層上。柱狀部包含第1部分、及相對於第1部分設置於基板側之第2部分。第2部分之第2方向之尺寸較第1部分之第2方向之尺寸小。阻擋層之設置於第2部分之部分較阻擋層之設置於第1部分之部分厚。

Description

半導體裝置及其製造方法
本發明之實施方式係關於一種半導體裝置及其製造方法。
近年來，業界曾提出將記憶體單元三維積體之半導體裝置。在如此之半導體裝置中，藉由在絕緣層與導電層交互地積層而成之積層體中形成貫通孔，並在貫通孔之內面上形成可蓄積電荷之記憶體層及矽層，而在矽層與導電層之間形成有記憶體單元。 [先前技術文獻] [專利文獻] [專利文獻1]日本特開2010-45314號公報
[發明所欲解決之問題] 本發明之目的在於提供一種於在記憶體層蓄積電荷之際，可抑制記憶體層之劣化之半導體裝置及其製造方法。 [解決問題之技術手段] 本發明之實施方式之半導體裝置包含：基板、積層體、及柱狀部。 前述積層體設置於前述基板上。前述積層體具有複數層第1導電層與複數層第1絕緣層。沿第1方向交互地設置有前述第1導電層與前述第1絕緣層。 前述柱狀部在前述積層體中沿前述第1方向延伸。前述柱狀部包含：阻擋層、電荷蓄積層、穿隧層、及半導體層。 前述阻擋層在與前述第1方向為交叉之第2方向上設置於複數層前述第1導電層上及複數層前述第1絕緣層上。 前述電荷蓄積層在前述第2方向上設置於前述阻擋層上。 前述穿隧層在前述第2方向上設置於前述電荷蓄積層上。 前述半導體層在前述第2方向上設置於前述穿隧層上。 前述柱狀部包含第1部分、及相對於前述第1部分設置於前述基板側之第2部分。 前述第2部分之前述第2方向之尺寸較前述第1部分之前述第2方向之尺寸小。 前述阻擋層之設置於前述第2部分之部分較前述阻擋層之設置於前述第1部分之部分厚。
以下，針對本發明之各實施方式，一邊參照圖式一邊進行說明。 此外，圖式為示意性或概念性圖式，各部分之厚度與寬度之關係、部分間之大小之比率等並不一定限定為與實物相同。又，即便為表示相同之部分之情形，亦有根據圖式而彼此之尺寸或比率不同地表示之情形。 且，在本發明申請案之說明書與各圖中，針對與已經說明之要件為相同之要件賦予以相同之符號，並適宜地省略詳細之說明。 在各實施方式之說明中使用XYZ正交座標系。將相對於基板之主面平行之方向且彼此正交之2個方向設定為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設定為Z方向。 首先，使用圖1～圖3，針對實施方式之半導體裝置1進行說明。 半導體裝置1為能夠電性地進行例如資料之消除、寫入，且即便切斷電源亦能夠保持記憶內容之非揮發性半導體記憶裝置。 圖1係實施方式之一例之半導體裝置1的剖視圖。 圖2係實施方式之一例之半導體裝置1的立體圖。 圖3係實施方式之一例之半導體裝置1的部分放大剖視圖。 此外，在圖2中，為了便於觀察圖，針對絕緣部分省略圖示。 如圖1所示，在基板10上設置有絕緣層40。 在絕緣層40上設置有背閘極BG。 背閘極BG為導電層，為例如添加有雜質之矽層。 在背閘極BG上設置有絕緣層41。 在絕緣層41上設置有導電層WL與絕緣層42交互地積層複數層而成之積層體LS1。積層體LS1被絕緣部72分斷為複數段。 在包含導電層WL與絕緣層42之積層體LS1上設置有絕緣層43。 圖1所示之導電層WL之層數為一例，導電層WL之層數為任意。 導電層WL為添加有例如作為雜質之硼的多晶矽層(第1矽層)，為了作為記憶體單元之閘極電極而發揮機能而具有充分的導電性。 絕緣層41、42、及43為例如主要包含矽氧化物之層。或，該等絕緣層可為主要包含矽氮化物之層。 如圖2所示，半導體裝置1具有複數個記憶體串MS。 1個記憶體串MS具有2個柱狀部CL、及連結2個柱狀部CL之各自之下端的連結部JP。 柱狀部CL以貫通複數層導電層WL、複數層絕緣層42、絕緣層41、及絕緣層43之方式沿複數層導電層WL與複數層絕緣層42之積層方向(Z方向)延伸。 柱狀部CL例如在自Z方向觀察之情形下具有圓形。 連結部JP以位於背閘極BG與柱狀部CL之間之方式設置。更詳細而言，連結部JP之一部分設置於背閘極BG之一部分與柱狀部CL之間。連結部JP之另一部分設置於背閘極BG之一部分與另一柱狀部CL之間。連結部JP之又一部分設置於背閘極BG之一部分與絕緣層41之一部分之間。 此外，可行的是，記憶體串MS僅由柱狀部CL構成，且具有I字狀。在此情形下，柱狀部CL可以其下端位於背閘極BG中之方式設置。 又，可行的是，在記憶體串MS僅由柱狀部CL構成，且具有I字狀之情形下，以柱狀部CL與基板10導通之方式構成半導體裝置。 如圖1所示，在絕緣層43上設置有作為導電層之選擇閘極層。選擇閘極層包含汲極側選擇閘極SGD及源極側選擇閘極SGS。 記憶體串MS之2個柱狀部CL中之一個柱狀部CL之上端部係連接於汲極側選擇閘極SGD。另一柱狀部CL之上端部係連接於源極側選擇閘極SGS。 選擇閘極層為添加有例如作為雜質之硼的多晶矽層，為了作為選擇電晶體之閘極電極而發揮機能而具有充分的導電性。選擇閘極層之厚度例如較導電層WL之各者之厚度更厚。 汲極側選擇閘極SGD與源極側選擇閘極SGS被絕緣層74沿X方向分斷。 在源極側選擇閘極SGS上設置有絕緣層44。在絕緣層44上設置有圖2所示之源極線SL。源極線SL為例如金屬層。 源極線SL電性連接於記憶體串MS之2個柱狀部CL中之連接有源極側選擇閘極SGS之柱狀部CL的上端。 在汲極側選擇閘極SGD及源極線SL上經由未圖示之絕緣層設置有複數條位元線BL。位元線BL為例如金屬層。 位元線BL電性連接於記憶體串MS之2個柱狀部CL中之連接有汲極側選擇閘極SGD之柱狀部CL的上端。 記憶體串MS具有通道主體20。 通道主體20設置於記憶體孔MH內。記憶體孔MH形成於包含背閘極BG、複數層導電層WL、絕緣層41～44、汲極側選擇閘極SGD、及源極側選擇閘極SGS之積層構造，且具有U字形狀。 通道主體20包含例如含有非摻雜矽層之半導體層。此處，所謂非摻雜係表示並非特意在矽層添加賦予導電性之雜質，除起因於成膜時之原料氣體之元素以外實質上不包含雜質。 在記憶體孔MH之內壁與通道主體20之間設置有記憶體層30。亦即，通道主體20夾介記憶體層30而設置於記憶體孔MH內。 此處，使用圖3針對記憶體串MS之詳細之構造進行說明。 圖3(a)係顯示柱狀部CL之上部的放大剖視圖。圖3(b)係顯示柱狀部CL之下部及連結部JP之一部分的放大剖視圖。 此外，在本說明書中，所謂柱狀部CL之下部(第2部分)係意味著相對於柱狀部CL之上部(第1部分)設置於基板10側之部分。 柱狀部CL具有記憶體層30之一部分與通道主體20之一部分。 連結部JP亦相同地具有記憶體層30之一部分與通道主體20之一部分。 記憶體層30具有：阻擋層31、電荷蓄積層32、及穿隧層33。 阻擋層31在與Z方向為交叉之方向上設置於複數層導電層WL上、絕緣層41上、絕緣層42上、及絕緣層43上。亦即，阻擋層31設置於複數層導電層WL之側面上、複數層絕緣層42之側面上、絕緣層41之側面上、及絕緣層43之側面上。 阻擋層31具有：第1阻擋層31a、或第1阻擋層31a及第2阻擋層31b。 阻擋層31在連結部JP中，一部分設置於背閘極BG上，另一部分設置於絕緣層41之下表面上。 電荷蓄積層32在柱狀部CL及連結部JP中設置於阻擋層31上。 穿隧層33在柱狀部CL及連結部JP中設置於電荷蓄積層32上。 通道主體20在柱狀部CL及連結部JP中設置於穿隧層33上。 亦即，電荷蓄積層32設置於阻擋層31與穿隧層33之間，穿隧層33設置於電荷蓄積層32與通道主體20之間。 在圖3所示之例中，在通道主體20之內側(記憶體孔MH之中心軸側)形成有空洞部。 惟，記憶體層30之內側可完全被通道主體20埋入。或，可為在通道主體20內側之空洞部埋入絕緣物之構造。 柱狀部CL包含作為非揮發性半導體記憶裝置之記憶體單元。記憶體單元為例如電荷捕獲型之記憶體單元。 通道主體20作為形成有通道之區域而發揮機能。 導電層WL作為記憶體單元之控制閘極而發揮機能。 電荷蓄積層32作為蓄積自通道主體20植入之電荷的資料記憶層而發揮機能。 亦即，在通道主體20與各導電層WL之交叉部分形成有控制閘極包圍通道之周圍之構造的記憶體單元。 阻擋層31為絕緣層，防止在電荷蓄積層32中所蓄積之電荷朝導電層WL擴散。構成阻擋層31之第1阻擋層31a及第2阻擋層31b為例如矽氧化層。 第1阻擋層31a及第2阻擋層31b亦可為包含與氧化矽相比具有高介電常數之材料的層。作為高介電常數材料可使用例如氮化矽。 第1阻擋層31a所包含之絕緣材料可與第2阻擋層31b所包含之絕緣材料不同。 惟，為了抑制柱狀部CL之上部之記憶體單元之特性與柱狀部CL之下部之記憶體單元之特性之間的特性之不均一，較佳者係第1阻擋層31a所包含之絕緣材料與第2阻擋層31b所包含之絕緣材料相同。 電荷蓄積層32具有多數個捕獲電荷之捕獲部位。電荷蓄積層32為例如矽氮化層。 穿隧層33為絕緣層。穿隧層33在電荷自通道主體20被植入電荷蓄積層32之際，或在電荷蓄積層32中所蓄積之電荷朝通道主體20擴散之際作為電位障壁而發揮機能。穿隧層33為例如矽氧化層。 如圖3(b)所示，在柱狀部CL之下部及連結部JP中，阻擋層31具有第1阻擋層31a與第2阻擋層31b。 相對於此，如圖3(a)所示，柱狀部CL之上部之阻擋層31僅具有第2阻擋層31b。 因而，阻擋層31之設置於柱狀部CL之下部之部分之厚度較設置於柱狀部CL之上部之部分之厚度更厚。具體而言，阻擋層31中之設置於柱狀部CL之下部之部分之自電荷蓄積層32朝向積層體LS1之方向的厚度較阻擋層31中之設置於柱狀部CL之上部之部分之自電荷蓄積層32朝向積層體LS1之方向的厚度更厚。 阻擋層31設置於絕緣層41上之部分之厚度較設置於絕緣層43上之部分之厚度更厚。藉由其他之表述則為：阻擋層31中之設置於絕緣層41上之部分之自電荷蓄積層32朝向積層體LS1之方向的厚度，較阻擋層31中之設置於絕緣層43上之部分之自電荷蓄積層32朝向積層體LS1之方向的厚度更厚。 阻擋層31中之連結部JP所包含之部分的厚度較阻擋層31中之設置於柱狀部CL之上部之部分的厚度更厚。藉由其他之表述則為：阻擋層31中之連結部JP所包含之部分之自電荷蓄積層32朝向背閘極BG之方向之厚度，較阻擋層31中之設置於柱狀部CL之上部之部分之自電荷蓄積層32朝向積層體LS1之方向的厚度更厚。 記憶體孔MH之內壁相對於Z方向傾斜。因此，柱狀部CL之下部之X方向之尺寸較柱狀部CL之上部之X方向之尺寸小。 又，在本實施方式中，柱狀部CL之下部之Y方向之尺寸亦相同地較柱狀部CL之上部之Y方向之尺寸小。 如圖2所示，汲極側選擇閘極SGD、通道主體20之一部分、及記憶體層30之一部分構成汲極側選擇電晶體STD。在汲極側選擇閘極SGD之上方，通道主體20經由導體61a與位元線BL連接。導體61a為摻雜有例如磷(P)之矽層。 源極側選擇閘極SGS、通道主體20之一部分、及記憶體層30之一部分構成源極側選擇電晶體STS。在源極側選擇閘極SGS之上方，通道主體20經由導體61a與源極線SL連接。 背閘極BG、通道主體20之設置於背閘極BG內之部分、及記憶體層30之設置於背閘極BG內之部分構成背閘極電晶體BGT。 在汲極側選擇電晶體STD與背閘極電晶體BGT之間設置有複數個將各導電層WL作為控制閘極之記憶體單元。相同地，在背閘極電晶體BGT與源極側選擇電晶體STS之間亦設置有複數個將各導電層WL作為控制閘極之記憶體單元。 該等複數個記憶體單元、汲極側選擇電晶體STD、背閘極電晶體BGT及源極側選擇電晶體STS經由通道主體20串聯連接，而構成1個記憶體串MS。藉由該記憶體串MS沿X方向及Y方向配列有複數個，而複數個記憶體單元沿X方向、Y方向及Z方向三維地設置。 (製造方法之一例) 其次，參照圖4～圖11，針對本實施方式之半導體裝置之製造方法之一例進行說明。 圖4～圖11係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。圖4～圖11與圖1相同地顯示沿X方向之剖面。 首先，在基板10上形成絕緣層40及背閘極BG。絕緣層40為氧化矽。背閘極BG為添加有例如硼(B)之多晶矽層。 其次，如圖4(a)所示，在背閘極BG上，利用光微影術形成抗蝕劑遮罩RM1。 其次，如圖4(b)所示，在背閘極BG上形成槽51。槽51係藉由使用抗蝕劑遮罩RM1加工背閘極BG而形成。 其次，如圖4(c)所示，在槽51內埋入犧牲層46。犧牲層46為例如非摻雜矽層。 其次，在背閘極BG上及犧牲層46上形成絕緣層41。 而後，在絕緣層41上交互地積層導電層WL與絕緣層42。藉由該步驟而在絕緣層41上形成有積層體LS1。 在圖5(a)中顯示此時之樣態。 此外，在圖5～圖11中，省略基板10及絕緣層40。 絕緣層40、背閘極BG、絕緣層41、導電層WL、及絕緣層42利用例如CVD(Chemical Vapor Deposition，化學汽相沈積)法形成。 導電層WL為添加有例如作為雜質之硼(B)的多晶矽層。 絕緣層42為例如氧化矽層。 其次，在包含複數層導電層WL及複數層絕緣層42之積層體上形成槽。繼之，藉由使絕緣材料在該槽之內部堆積，而形成絕緣部72。繼而，在最上層之導電層WL上形成絕緣層43。 其次，在絕緣層43上形成選擇閘極SG。最終，選擇閘極SG之一部分成為汲極側選擇閘極SGD，選擇閘極SG之另一部分成為源極側選擇閘極SGS。 繼而，在選擇閘極SG上形成絕緣層44。 在圖5(b)中顯示此時之樣態。 其次，如圖6(a)所示，在直至前述步驟為止所獲得之積層構造中形成複數個開口53。藉由該步驟而形成有貫通積層體LS1之孔。開口53係使用未圖示之遮罩，利用例如RIE(Reactive Ion Etching，反應性離子蝕刻)法形成。 此時，開口53之底部到達犧牲層46。亦即，犧牲層46經由開口53露出。此時，在1個犧牲層46上形成有2個開口53。 且，藉由開口53之形成，而導電層WL之側面及絕緣層42之側面露出。 開口53形成為錐形形狀，下部之X方向及Y方向之尺寸較上部之X方向及Y方向之尺寸小。 因此，在位於積層體LS1之上部之導電層WL中形成之開口之X方向及Y方向的尺寸較在位於積層體LS1之下部之導電層WL中形成之開口之X方向及Y方向的尺寸大。 在形成開口53後，利用例如濕式蝕刻去除犧牲層46。作為蝕刻液，可使用例如KOH(氫氧化鉀)溶液等之鹼性藥液。 矽層相對於鹼性藥液之蝕刻速率取決於在矽層中所摻雜之雜質之濃度。例如，若作為雜質之硼之濃度為1×1020 (cm-3 )以上，則蝕刻速率急劇降低，成為硼濃度為1×1019 (cm-3 )以下時之數十分之一。 根據本實施方式，背閘極BG、導電層WL及選擇閘極SG之硼濃度為1×1021 (cm-3 )～2×1021 (cm-3 )。在使用鹼性藥液之濕式蝕刻中，硼濃度為1×1021 (cm-3 )～2×1021 (cm-3 )之矽層之相對於非摻雜矽層的蝕刻選擇比為1/1000～1/100。 因而，非摻雜矽層之犧牲層46，如圖6(b)所示，經由開口53利用濕式蝕刻被選擇性地去除。 藉由犧牲層46之去除，而在之前之步驟中形成於背閘極BG之槽51再次出現。藉由該步驟而形成於1個犧牲層46上之2個開口53與1個共通之槽51連接，而形成1個U字狀之記憶體孔MH。 其次，如圖7(a)所示，在記憶體孔MH之內壁，亦即在導電層WL之側面上、絕緣層42之側面上、及槽51之內壁上形成第1阻擋層31a。第1阻擋層31a為例如氧化矽。此處，例如，第1阻擋層31a可利用原子層堆積(Atomic Layer Deposition：ALD)法、或化學汽相沈積(chemical vapor deposition：CVD)法形成。 其次，在形成有第1阻擋層31a之記憶體孔MH內埋入光阻劑。其後，去除記憶體孔MH內之光阻劑之上部，而形成僅設置於如圖7(b)所示之記憶體孔MH內之下部的抗蝕劑遮罩RM2。 光阻劑之上部之去除係使用例如氧氣電漿而進行。 此時，抗蝕劑遮罩RM2設置於槽51內部、及開口53內之下部。亦即，第1阻擋層31a中之設置於包含導電層WL與絕緣層42之積層體LS1之上部的部分未被抗蝕劑遮罩RM2覆蓋而露出。 此外，圖7(b)所示之抗蝕劑遮罩RM2之上端之位置為一例。抗蝕劑遮罩RM2之上端之位置可相應於設置於積層體LS1之開口之上部之X方向及Y方向之尺寸與下部之X方向及Y方向之尺寸的差而適宜地設定。或，抗蝕劑遮罩RM2之上端之位置亦可相應於積層體LS1之開口之上部之錐度角與下部之錐度角的差等而變更。 其次，如圖8(a)所示，利用例如CDE(Chemical Dry Etching，化學乾式蝕刻)法去除阻擋層31a中之未被抗蝕劑遮罩RM2覆蓋之部分。作為CDE法所使用之反應性氣體，可使用例如CF4 (fluorocarbon，氟碳化合物)。 藉由該步驟而形成僅覆蓋包含導電層WL與絕緣層42之積層體LS1中之下部的阻擋層31a。又，此時，積層體LS1之上部之導電層WL之側面及絕緣層42的側面再次露出。 其次，如圖8(b)所示，去除抗蝕劑遮罩RM2。抗蝕劑遮罩RM2之去除係使用氧氣電漿進行。 其次，如圖9(a)所示，在記憶體孔MH內形成第2阻擋層31b。在積層體LS1之下部中，第2阻擋層31b形成於第1阻擋層31a上。在積層體LS1之上部中，第2阻擋層31b在開口53之內壁上，亦即在第1阻擋層31a被去除而露出之導電層WL的側面上形成。第2阻擋層31b為例如氧化矽。此處，例如，第2阻擋層31b可利用ALD法、或CVD法形成。 藉由該步驟而形成阻擋層31，其形成於積層體LS1之下部之部分之厚度較形成於積層體LS1之上部之部分之厚度更厚。 其次，如圖9(b)所示，藉由在第2阻擋層31b上依次形成電荷蓄積層32及穿隧層33，而在記憶體孔MH內壁上形成記憶體層30。 其次，如圖10(a)所示，藉由在開口53內及槽51內之記憶體層30之內側形成非摻雜矽層而形成通道主體20。 此時，開口53內及槽51內例如可如圖3所示般未被通道主體20填埋，而在孔中心軸側形成有間隙(空洞)。 其次，在形成通道主體20後，利用回蝕去除開口53內之通道主體20之上部。 而後，如圖10(b)所示，在通道主體20上及絕緣層44上形成摻雜有雜質之多晶矽層61。在多晶矽層61中，作為雜質摻雜有例如磷(P)。 此時，多晶矽層61之一部分作為導體61a被埋入通道主體20之上部。 其次，如圖11所示，去除絕緣層44上之多晶矽層61。此時，多晶矽層61以殘留導體61a之方式被去除。 其後，藉由在絕緣層44上形成圖2所示之源極線SL及位元線BL而獲得半導體裝置1。 通道主體20經由導體61a與位元線BL或源極線SL連接，作為記憶體單元之通道而發揮機能。 此外，在上述之製造方法之一例中，為了僅去除第1阻擋層31a之上部，而使用抗蝕劑遮罩RM2。然而，並不限定於此，可行的是，在形成第1阻擋層31a後，在不形成抗蝕劑遮罩RM2之下藉由實施CDE法，而僅去除第1阻擋層31a之上部。 在此情形下，藉由調整進行CDE法之際之製程腔室內之壓力等，而可去除第1阻擋層31a中之設置於積層體LS1之上部之部分。 (製造方法之另一例) 其次，參照圖12～圖18，針對實施方式之半導體裝置之製造方法之另一例進行說明。 圖12～圖17係顯示實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。圖18係實施方式之另一例之半導體裝置1a的剖視圖。圖12～圖18顯示沿X方向之剖面。 此外，針對相對於被賦予與前述之製造方法相同之符號的要件可應用相同之製程的步驟，適宜地省略說明。 首先，實施與圖4(a)～(c)所示之步驟相同之步驟。 其次，在背閘極BG上及犧牲層46上形成絕緣層41。 繼而，在絕緣層41上交互地積層導電層WL與非摻雜矽層47。藉由該步驟而形成複數層導電層隔以特定之間隔設置而成之積層體LS2。 在圖12(a)中顯示此時之樣態。 絕緣層40、背閘極BG、絕緣層41、導電層WL、及非摻雜矽層47利用例如CVD法形成。 導電層WL為添加有例如作為雜質之硼(B)的多晶矽層。非摻雜矽層47並非特意在矽層添加賦予導電性之雜質，除起因於成膜時之原料氣體之元素以外實質上不包含雜質。 非摻雜矽層47作為犧牲層而發揮機能，在後述之步驟中最終被絕緣層42置換。非摻雜矽層47之厚度係以絕緣層42針對各導電層WL間之耐壓確保具有充分之厚度之方式被決定。 在形成圖12(a)所示之積層構造後，利用光微影術及RIE法形成到達絕緣層41之槽。 而後，在該槽內，如圖12(b)所示般形成絕緣部72。絕緣部72包含例如氧化矽或氮化矽。 其次，在最上層之導電層WL上，依次形成絕緣層43、選擇閘極SG、及絕緣層44。 在圖13(a)中顯示此時之樣態。 其次，如圖13(b)所示，在直至前述步驟為止所獲得之積層構造中，利用RIE法形成複數個開口53。此時，在1個犧牲層46上形成有2個開口53。 開口53係以絕緣部72位於對應於1個犧牲層46而設置之2個開口53之間之方式形成。此時，在開口53之側壁上，導電層WL及非摻雜矽層47之側面露出。 在形成開口53後，利用例如濕式蝕刻去除犧牲層46及非摻雜矽層47。作為此時之蝕刻液，使用例如KOH溶液等之鹼性藥液。 在圖14(a)中顯示此時之樣態。 此時，導電層WL在Z方向上介隔以空隙48而設置，並被絕緣部72支承。亦即，積層體LS2被絕緣部72支持。 其次，如圖14(b)所示，在相鄰之導電層WL之間、導電層WL之側面上、及槽51之內壁上形成第1阻擋層31a。此處，例如，第1阻擋層31a可利用ALD法、或CVD法形成。 其次，在形成有第1阻擋層31a之記憶體孔MH內形成光阻劑。其後，如圖15(a)所示，形成抗蝕劑遮罩RM2。 其次，如圖15(b)所示，利用例如CDE法去除阻擋層31a中之未被抗蝕劑遮罩RM2覆蓋之部分。 藉由該步驟而形成僅覆蓋積層體LS2之下部之導電層之側面的阻擋層31a。此時，積層體LS2之上部之導電層WL之側面再次露出。且，設置於積層體LS2之上部之導電層WL之間的阻擋層31a亦被去除，而空隙48再次出現。 其次，如圖16(a)所示，去除抗蝕劑遮罩RM2。 其次，如圖16(b)所示，在記憶體孔MH內形成第2阻擋層31b。第2阻擋層31b之一部分形成於第1阻擋層31a上。第2阻擋層31b之另一部分在相鄰之導電層WL之間、及第1阻擋層31a被去除而露出之導電層WL之側面上形成。此處，例如，第2阻擋層31b可利用ALD法、或CVD法形成。 藉由該步驟而形成阻擋層31，其在設置於積層體LS2之上部之導電層WL之側面上所形成之部分的厚度，較在設置於積層體LS2之下部之導電層WL之側面上所形成之部分的厚度更厚。 其次，如圖17(a)所示，藉由在阻擋層31上形成電荷蓄積層32與穿隧層33，而形成記憶體層30。 此外，在空隙48之間，除阻擋層31以外，亦可設置電荷蓄積層32或穿隧層33。 相應於空隙48之高度或構成記憶體層30之各層之厚度，而亦有空隙48僅被阻擋層31填埋之情形，還有在空隙48中將包含阻擋層31與電荷蓄積層32之積層膜、或包含阻擋層31、電荷蓄積層32、及穿隧層33之積層膜作為絕緣層42埋入之情形。 積層體L2之下部之空隙48亦然，除第1阻擋層31a以外，還可被第2阻擋層31b或第2阻擋層31b與電荷蓄積層32之積層膜等埋入。 其後，實施與圖10及圖11所示之步驟相同的步驟，藉由形成通道主體20、導體61a、源極線SL、及位元線BL，而獲得圖18所示之半導體裝置1a。 此外，由於在此處所描述之製造方法之例中形成有絕緣部72，故由本製造方法所製作之半導體裝置1a與利用之前所描述之製造方法所製作之半導體裝置1在具有絕緣部72之點上不同。 絕緣部72係如圖18所示般位於相對於1個連結部JP而設置之複數個柱狀部CL之間。 其次，針對本實施方式之半導體裝置之作用及效果進行說明。 在本實施方式之半導體裝置中，柱狀部CL若自Z方向觀察則具有例如圓形，柱狀部CL之下部之X方向或Y方向之尺寸(以下簡單地稱為尺寸)較柱狀部CL之上部之尺寸小。而且，在該半導體裝置中，阻擋層31之設置於柱狀部CL之下部之部分之厚度較設置於柱狀部CL之上部之部分之厚度更厚。 此處，作為本實施方式之半導體裝置1之比較例，考量柱狀部CL之下部之尺寸較柱狀部CL之上部之尺寸小，且設置於柱狀部CL之下部之阻擋層31之厚度與設置於柱狀部CL之上部之阻擋層31之厚度相等的半導體裝置。此外，比較例之半導體裝置亦然，柱狀部CL係設定為在自Z方向觀察之情形下為圓形者。 在該比較例之半導體裝置中，於在各導電層WL與通道主體20之間施加電壓而在電荷蓄積層32進行資訊之記憶(電荷之蓄積)的情形下，由於柱狀部CL之下部之尺寸較柱狀部CL之上部之尺寸小，故被施加至柱狀部CL之下部之電場強度較被施加至柱狀部CL之上部之電場強度大。 若被施加超過電荷之蓄積所必需之電場強度的電場，則容易發生記憶體層30之劣化，例如穿隧層33之絕緣破壞等。其結果為，容易發生半導體裝置1之動作不良，而可靠性降低。 亦即，在上述之比較例之半導體裝置中，由於在柱狀部CL之下部被施加超過資訊之記憶所必需之電場強度的電場，故發生記憶體層30之劣化等之可能性變高。 相對於此，藉由使設置於柱狀部CL之下部之阻擋層31之厚度較設置於柱狀部CL之上部之阻擋層31之厚度更厚，而可減弱柱狀部CL之下部之電場強度。 因而，根據本實施方式，在進行朝記憶體層30之電荷蓄積層32之電荷的蓄積之際，可抑制記憶體層30之劣化。 此外，為了使被施加至柱狀部CL之下部之電場強度減小，亦可考量在柱狀部CL之下部，替代阻擋層31而使穿隧層33之厚度增厚。 然而，在電壓被施加至導電層WL之際之通過穿隧層33的電子之量大幅受到受穿隧層33之厚度的影響。因而，為了抑制柱狀部CL之上部之記憶體單元與柱狀部CL之下部之記憶體單元之間之特性的不均一，較佳者係在柱狀部CL之下部，不是使穿隧層33、而是使阻擋層31之厚度增厚。 使用圖19～圖21，針對另一實施方式之半導體裝置1b進行說明。 圖19係另一實施方式之一例之半導體裝置的立體圖。 圖20係另一實施方式之一例之半導體裝置的剖視圖。 圖21係將圖20之一部分放大的剖視圖。 如圖19～圖21所示，本實施方式之半導體裝置1b包含：基板10、積層體15、源極電極層17、絕緣層18、絕緣構件19、導體61a及61b、柱狀部CL、源極線SL、及位元線BL。 設置於基板10之上之積層體15包含：矽氧化層11、矽氧化層12、及導電層13。矽氧化層12及導電層13在矽氧化層11之上沿Z方向交互地設置。源極電極層17之下端連接於基板10。積層體15及源極電極層17在Y方向上交互地設置。 在積層體15與源極電極層17之間，如圖20所示，設置有絕緣層18。絕緣層18包含例如矽氧化物。柱狀部CL在積層體15中沿Z方向延伸。柱狀部CL之通道主體20之下端連接於基板10。通道主體20之上端露出於積層體15之上表面。 源極線SL及位元線BL設置於積層體15之上。位元線BL在X方向上設置有複數條。源極線SL及複數個位元BL沿Y方向延伸。源極線SL較位元線BL位於更上方。 源極線SL經由導體61b連接於源極電極層17之上端。位元線BL經由導體61a連接於通道主體20之上端。藉此，在位元線BL與源極線SL之間，電流可經由導體61a、通道主體20、基板10、源極電極層17、及導體61b而流動。各個通道主體20在位元線BL與源極線SL之間被連接。 在積層體15中，自上側起1層或複數層導電層13作為上部選擇閘極線SGD而發揮機能。於上部選擇閘極線SGD與柱狀部CL之交叉部分之各個位置構成上部選擇閘極電晶體STD。 自下側起1層或複數層導電層13作為下部選擇閘極線SGS而發揮機能。於下部選擇閘極線SGS與柱狀部CL之交叉部分之各個位置構成下部選擇閘極電晶體STS。 下部選擇閘極線SGS及上部選擇閘極線SGD以外之導電層13作為字元線WL而發揮機能。於字元線WL與柱狀部CL之交叉部分之各個位置構成記憶體單元電晶體MC。複數個記憶體單元電晶體MC沿各個通道主體20串聯連接，在其兩端連接有下部選擇閘極電晶體STS及上部選擇閘極電晶體STD。藉此，構成NAND串。 絕緣構件19之一部分設置於積層體15之上部中，沿X方向延伸。絕緣構件19之該一部分在Y方向上位於諸個導電層13之間。絕緣構件19包含例如矽氧化物。絕緣構件19未到達作為字元線WL而發揮機能之導電層13。因而，在某1條字元線WL上配置有配列為相同高度之2條上部選擇閘極線SGD。換言之，絕緣構件19設置於配列為相同高度之2條上部選擇閘極線SGD之間。 圖21(a)顯示將柱狀部CL之上部放大的剖視圖，圖21(b)顯示將柱狀部CL之下部放大的剖視圖。 在半導體裝置1b中，與半導體裝置1相同地，記憶體層30包含阻擋層31、電荷蓄積層32、及穿隧層33。 如圖20所示，柱狀部CL之下部之寬度較柱狀部CL之上部之寬度更狹小。亦即，如圖21(a)及圖21(b)所示，阻擋層31之下部之寬度較阻擋層31之上部之寬度更狹小。此處，寬度係意味著X方向之尺寸或Y方向之尺寸。 又，如圖20所示，某1個柱狀部CL之上部與金屬層17之間之Y方向的距離D1較該1個柱狀部CL之下部與絕緣層18之間之Y方向的距離D2長。亦即，某1個阻擋層31之上部與絕緣層18之間之Y方向的距離較該1個阻擋層31之下部與絕緣層18之間之Y方向的距離長。 如圖21(a)所示，在柱狀部CL之上部，阻擋層31之外周面在設置有導電層13之位置朝向柱狀部CL之內側凹陷。換言之，在柱狀部CL之上部，於X方向及Y方向上與導電層13重疊之位置之阻擋層31的厚度T1較在X方向及Y方向上與矽氧化層12重疊之位置之阻擋層31的厚度T2薄。 如圖21(b)所示，在柱狀部CL之下部亦相同地，阻擋層31之外周面在設置有導電層13之位置朝向柱狀部CL之內側凹陷。換言之，在柱狀部CL之下部，於X方向及Y方向上與導電層13重疊之位置之阻擋層31的厚度T3較在X方向及Y方向上與矽氧化層12重疊之位置之阻擋層31的厚度T4薄。 厚度T2實質上與厚度T4相同。柱狀部CL之上部之阻擋層31之凹窪較柱狀部CL之下部之阻擋層31之凹窪大。亦即，厚度T3較厚度T1厚。 圖22～圖29係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖22～圖26、圖28、及圖29顯示相當於圖20之剖面。 圖27(a)顯示將圖26之區域C放大的剖視圖，圖27(b)顯示將圖26之區域D放大的剖視圖。 在基板10之上形成矽氧化層11。將矽氧化層12及矽氮化層51在矽氧化層11之上交互地形成，而如圖22所示般形成積層體15。 在積層體15上利用光微影術形成未圖示之抗蝕劑遮罩(未圖示)。使用該抗蝕劑遮罩實施RIE等之各向異性蝕刻。藉此，如圖23所示，在積層體15形成記憶體孔55。記憶體孔55之形狀為沿Z方向延伸之大致圓柱形。記憶體孔55之X方向之尺寸及Y方向之尺寸自積層體15之上部朝向下部漸減。基板10露出於記憶體孔55之底面。 在記憶體孔55之內壁面依次形成阻擋層31、電荷蓄積層32、及穿隧層33。使矽層在穿隧層33之內側堆積而形成通道主體20。藉此，如圖24所示，在記憶體孔55內形成包含通道主體20及記憶體層30之柱狀部CL。 如圖25所示，在積層體15形成狹槽56。狹槽56在設置有柱狀部CL之位置以外形成。狹槽56沿X方向及Z方向延伸。 柱狀部CL之下部之寬度較柱狀部CL之上部之寬度更寬廣。因此，柱狀部CL之下部與狹槽56之間之Y方向的距離較柱狀部CL之上部與狹槽56之間之Y方向的距離為長。 狹槽56之形狀並不限定於圖25所示之例。狹槽56之下部之寬度可較狹槽56之上部之寬度更狹小。在此情形下，柱狀部CL之下部與狹槽56之間之Y方向的距離較柱狀部CL之上部與狹槽56之間之Y方向的距離進一步變長。 如圖26所示，藉由進行使用例如熱磷酸之濕式蝕刻，而經由狹槽56去除矽氮化層51。藉此，在矽氮化層51彼此之間形成空間59。 柱狀部CL之上部較柱狀部CL之下部更靠近狹槽56。因此，在濕式蝕刻中，柱狀部CL之上部較柱狀部CL之下部更早地浸漬於熱磷酸。在圖27中顯示此時之具體的樣態。 在如圖27(a)所示般積層體15之上部之矽氮化層51被去除時，如圖27(b)所示般積層體15之下部之矽氮化層51並未完全被去除。此係由於柱狀部CL之下部與狹槽56之間之Y方向之矽氮化層51的厚度，較柱狀部CL之上部與狹槽56之間之Y方向之矽氮化層51的厚度大之故。 在自積層體15之上部之矽氮化層51被去除起直至積層體15之下部之矽氮化層51被去除為止之期間，柱狀部CL之上部之阻擋層31之外周面浸漬於熱磷酸而被蝕刻。其結果為，如圖21(a)及圖21(b)所示，柱狀部CL之下部之阻擋層31之一部分的厚度較柱狀部CL之上部之阻擋層31之一部分的厚度增大。 經由狹槽56，利用CVD使鎢在空間59堆積。可在鎢與記憶體層30之間及鎢與矽氧化層12之間形成障壁金屬等。在使鎢於空間59堆積之際，去除在狹槽56所堆積之鎢。藉此，如圖28所示，在矽氧化層12彼此之間形成有導電層13。 使矽氧化物堆積而在狹槽56之側面上形成絕緣層18。如圖29所示，使鎢等之導電材料在狹槽56內堆積，而形成源極電極層17。 如圖19所示，在柱狀部CL上形成導體61a，且在源極電極層17上形成導體61b。形成沿Y方向延伸之位元線BL，並連接於導體61a。形成沿Y方向延伸之源極線SL，並連接於導體61b。利用以上之步驟來製造本實施方式之半導體裝置1b。 如上述般，在本實施方式中，於與導電層13重疊之位置，柱狀部CL之下部之阻擋層31之厚度較柱狀部CL之上部之阻擋層31之厚度大。因此，在本實施方式中亦然，可於在電荷蓄積層32進行資訊之記憶之際，減弱柱狀部CL之下部之電場強度。 又，根據本實施方式，能夠減小上部與柱狀部CL之下部之間之電場強度的差。因此，能夠減小朝柱狀部CL上部之電荷蓄積層32之寫入電壓與朝柱狀部CL下部之電荷蓄積層32之寫入電壓的差，而提高寫入速度。 在本實施方式之半導體裝置1b中，柱狀部CL之寬度自上方朝向下方漸減，相同地，與導電層13重疊之柱狀部CL之阻擋層31之厚度自上方朝向下方漸增。因此，根據本實施方式之半導體裝置1b，與半導體裝置1相比，可進一步減小柱狀部CL之各部之電場強度的不均一。 圖30及圖31係顯示另一實施方式之半導體裝置之製造步驟另一例的步驟剖視圖。 圖30～圖31顯示相當於圖20之剖面。 進行與圖22～圖25所示之步驟相同的步驟，在積層體15形成狹槽56。如圖29所示，在狹槽56內形成矽氮化層57，並將狹槽56埋入。 狹槽56之形狀並不限定於圖29所示之例。狹槽56之上部之寬度可較狹槽56之下部之寬度更寬廣。在此情形下，能夠將柱狀部CL之下部與狹槽56之間之Y方向的距離較柱狀部CL之上部與狹槽56之間之Y方向的距離進一步變長。 藉由進行使用例如熱磷酸之濕式蝕刻，而去除矽氮化層52及矽氮化層57。若積層體15浸漬於蝕刻液，則自矽氮化層57之上部進行蝕刻。伴隨著蝕刻之進行，之前所形成之狹槽56出現，矽氮化層52相對於蝕刻液露出。已露出之矽氮化層52經由狹槽56而被蝕刻。亦即，在自位於上方之矽氮化層52起依次經由狹槽56逐漸被蝕刻。 圖30顯示積層體15之上部之矽氮化層52已被去除時的樣態。此時，在積層體15之下部殘存有矽氮化層52。在圖30之狀態後，於矽氮化層52在積層體15之下部被蝕刻之期間，柱狀部CL上部之記憶體層30(阻擋層31)逐漸被熱磷酸蝕刻。藉此，柱狀部CL上部之阻擋層31之一部分之厚度較柱狀部CL下部之阻擋層31之一部分之厚度變小。 在去除積層體15下部之矽氮化層52後，與之前所說明之製造方法相同地，藉由形成導電層13、絕緣層18、源極電極層17、導體61a、導體61b、位元線BL、及源極線SL，而製造半導體裝置1b。 根據上述之製造方法，可將柱狀部CL下部之阻擋層31之與電極層13重疊之部分的厚度，較柱狀部CL上部之阻擋層31之與電極層13重疊之部分的厚度進一步增大。因此，即便在濕式蝕刻時之相對於阻擋層31之矽氮化層52之選擇比為大之情形下，亦能夠將柱狀部CL上部之阻擋層31之蝕刻量加大。其結果為，能夠容易地將柱狀部CL下部之阻擋層31之與電極層13重疊之部分的厚度，較柱狀部CL上部之阻擋層31之與電極層13重疊之部分的厚度增大。 以上，說明了本發明之若干個實施方式，但該等實施方式係作為例子而提出者，並非意欲限定本發明之範圍。該等新穎之實施方式可以其他各種方式實施，在不脫離本發明之要旨之範圍內可進行各種省略、置換、變更。該等實施方式及其變化係包含於本發明之範圍及要旨內，且包含於申請專利範圍所記載之本發明及其均等物之範圍內。且，前述之各實施方式可相互組合而實施。
1‧‧‧半導體裝置
1a‧‧‧半導體裝置
1b‧‧‧半導體裝置
10‧‧‧基板
11‧‧‧矽氧化層
12‧‧‧矽氧化層
13‧‧‧導電層
15‧‧‧積層體
17‧‧‧源極電極層
18‧‧‧絕緣層
19‧‧‧絕緣構件
20‧‧‧通道主體
30‧‧‧記憶體層
31‧‧‧阻擋層
31a‧‧‧第1阻擋層
31b‧‧‧第2阻擋層
32‧‧‧電荷蓄積層
33‧‧‧穿隧層
40‧‧‧絕緣層
41‧‧‧絕緣層
42‧‧‧絕緣層
43‧‧‧絕緣層
44‧‧‧絕緣層
46‧‧‧犧牲層
47‧‧‧非摻雜矽層
48‧‧‧空隙
51‧‧‧槽/矽氮化層
53‧‧‧開口
55‧‧‧記憶體孔
56‧‧‧狹槽
57‧‧‧矽氮化層
59‧‧‧空間
61a‧‧‧導體
61b‧‧‧導體
72‧‧‧絕緣部
74‧‧‧絕緣層
BG‧‧‧背閘極
BGT‧‧‧背閘極電晶體
BL‧‧‧位元線
C‧‧‧區域
CL‧‧‧柱狀部
D‧‧‧區域
D1‧‧‧距離
D2‧‧‧距離
JP‧‧‧連結部
LS1‧‧‧積層體
LS2‧‧‧積層體
MC‧‧‧記憶體單元電晶體
MH‧‧‧記憶體孔
MS‧‧‧記憶體串
RM1‧‧‧抗蝕劑遮罩
RM2‧‧‧抗蝕劑遮罩
SG‧‧‧選擇閘極
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SL‧‧‧源極線
STD‧‧‧汲極側選擇電晶體/上部選擇閘極電晶體
STS‧‧‧源極側選擇電晶體/下部選擇閘極電晶體
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
WL‧‧‧導電層/字元線
圖1係實施方式之一例之半導體裝置的剖視圖。 圖2係實施方式之一例之半導體裝置的立體圖。 圖3(a)、圖3(b)係實施方式之一例之半導體裝置的部分放大剖視圖。 圖4(a)～圖4(c)係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖5(a)、圖5(b)係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖6(a)、圖6(b)係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖7(a)、圖7(b)係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖8(a)、圖8(b)係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖9(a)、圖9(b)係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖10(a)、圖10(b)係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖11係顯示實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖12(a)、圖12(b)係顯示實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。 圖13(a)、圖13(b)係顯示實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。 圖14(a)、圖14(b)係顯示實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。 圖15(a)、圖15(b)係顯示實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。 圖16(a)、圖16(b)係顯示實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。 圖17係顯示實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。 圖18係實施方式之另一例之半導體裝置的剖視圖。 圖19係另一實施方式之一例之半導體裝置的立體圖。 圖20係另一實施方式之一例之半導體裝置的剖視圖。 圖21(a)、圖21(b)係將圖20之一部分放大的剖視圖。 圖22係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖23係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖24係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖25係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖26係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖27(a)、圖27(b)係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖28係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖29係顯示另一實施方式之半導體裝置之製造方法之一例的步驟剖視圖。 圖30係顯示另一實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。 圖31係顯示另一實施方式之半導體裝置之製造方法之另一例的步驟剖視圖。
20‧‧‧通道主體
30‧‧‧記憶體層
31‧‧‧阻擋層
31a‧‧‧第1阻擋層
31b‧‧‧第2阻擋層
32‧‧‧電荷蓄積層
33‧‧‧穿隧層
41‧‧‧絕緣層
42‧‧‧絕緣層
43‧‧‧絕緣層
BG‧‧‧背閘極
SG‧‧‧選擇閘極
WL‧‧‧導電層/字元線

Claims (18)

  1. 一種半導體裝置，其具備： 基板； 積層體，其設置於前述基板上，具有複數層第1導電層與複數層第1絕緣層，且沿第1方向交互地設置有前述第1導電層與前述第1絕緣層；及 柱狀部，其在前述積層體中沿前述第1方向延伸；且具有： 阻擋層，其在與前述第1方向為交叉之第2方向上設置於複數層前述第1導電層上及複數層前述第1絕緣層上； 電荷蓄積層，其在前述第2方向上設置於前述阻擋層上； 穿隧層，其在前述第2方向上設置於前述電荷蓄積層上；及 半導體層，其在前述第2方向上設置於前述穿隧層上；並且 前述柱狀部包含第1部分、及相對於前述第1部分設置於前述基板側之第2部分； 前述第2部分之前述第2方向之尺寸較前述第1部分之前述第2方向之尺寸小； 前述阻擋層之設置於前述第2部分之部分較前述阻擋層之設置於前述第1部分之部分厚。
  2. 如請求項1之半導體裝置，其中進一步具備： 第2導電層，其較前述第1導電層厚； 第2絕緣層，其設置於前述第2導電層上； 第3絕緣層；及 第3導電層，其設置於前述第3絕緣層上，且較前述第1導電層厚；並且 前述積層體設置於前述第2絕緣層與前述第3絕緣層之間； 前述柱狀部貫通前述第2絕緣層及前述第3絕緣層； 前述阻擋層之設置於前述第2絕緣層上之部分較前述阻擋層之設置於前述第3絕緣層上之部分厚。
  3. 如請求項2之半導體裝置，其中進一步具備一部分設置於前述第2導電層與前述柱狀部之間之連結部；且 前述柱狀部相對於1個前述連結部而設置有複數個； 前述阻擋層在前述連接部設置於前述第2導電層上； 前述電荷蓄積層在前述連接部設置於前述阻擋層上； 前述穿隧層在前述連接部設置於前述電荷蓄積層上； 前述半導體層在前述連接部設置於前述穿隧層上； 前述阻擋層之設置於前述連接部之部分較前述阻擋層之設置於前述第1部分之部分厚。
  4. 如請求項3之半導體裝置，其中進一步具備沿前述第1方向之絕緣部；且 前述絕緣部設置於相對於1個前述連結部而設置之複數個前述柱狀部之間。
  5. 如請求項1至4中任一項之半導體裝置，其中前述阻擋層包含氧化矽或高介電常數材料。
  6. 如請求項1至4中任一項之半導體裝置，其中前述阻擋層具有：包含第1絕緣材料之第1層、及包含第2絕緣材料之第2層；且 前述第1層設置於前述第1部分； 前述第2層設置於前述第1部分及前述第2部分。
  7. 如請求項6之半導體裝置，其中前述第1絕緣材料與前述第2絕緣材料相同。
  8. 一種半導體裝置，其具備： 基板； 積層體，其設置於前述基板上，具有複數層第1導電層與複數層第1絕緣層，且沿第1方向交互地設置有前述第1導電層與前述第1絕緣層；及 柱狀部，其在前述積層體中沿前述第1方向延伸；且具有： 阻擋層，其在與前述第1方向為交叉之第2方向上設置於複數層前述第1導電層上及複數層前述第1絕緣層上； 電荷蓄積層，其在前述第2方向上設置於前述阻擋層上； 穿隧層，其在前述第2方向上設置於前述電荷蓄積層上；及 半導體層，其在前述第2方向上設置於前述穿隧層上；並且 前述阻擋層包含第3部分、及位於前述第3部分與前述基板之間之第4部分； 前述第3部分與前述複數層導電層之一部分在前述第2方向上重疊； 前述第4部分與前述複數層導電層之另一部分在前述第2方向上重疊； 前述第4部分之前述第2方向之尺寸較前述第3部分之前述第2方向之尺寸小； 前述第4部分之前述第2方向之厚度較前述第3部分之前述第2方向之厚度大。
  9. 如請求項8之半導體裝置，其中進一步具備： 第2導電層；及 第2絕緣層，其在前述第2方向上設置於前述第2導電層與前述複數層第1導電層之間及前述第2導電層與前述複數層第1絕緣層之間；且 前述第4部分與前述第2導電層之間之前述第2方向之距離較前述第3部分與前述第2導電層之間之前述第2方向之距離長。
  10. 如請求項8之半導體裝置，其中前述阻擋層具有面向前述複數層第1導電層及前述複數層第1絕緣層的第1面；且 前述第1面在前述第3部分及前述第4部分朝向前述半導體層凹陷。
  11. 如請求項10之半導體裝置，其中前述第1面在前述第4部分較前述第3部分更大程度凹陷。
  12. 如請求項8至11中任一項之半導體裝置，其中前述阻擋層包含第5部分、及位於前述第5部分與前述基板之間之第6部分；且 前述第5部分與前述複數層第1絕緣層之一部分在前述第2方向上重疊； 前述第6部分與前述複數層第1絕緣層之另一部分在前述第2方向上重疊； 前述第6部分之前述第2方向之尺寸較前述第5部分之前述第2方向之尺寸小； 前述第6部分之前述第2方向之厚度與前述第5部分之前述第2方向之厚度實質上相等。
  13. 如請求項12之半導體裝置，其中前述第6部分之前述第2方向之厚度較前述第4部分之前述第2方向之厚度大。
  14. 一種半導體裝置之製造方法，其具有以下步驟： 在基板上使導電層與第1絕緣層交互地分別形成複數層之步驟； 藉由相對於具有複數層前述導電層與複數層前述第1絕緣層之積層體形成沿積層方向延伸之孔，藉而使複數層前述導電層之側面露出之步驟； 在複數層前述導電層之側面上形成阻擋層之步驟； 在相對於前述積層方向為交叉之第1方向上，於前述阻擋層上形成電荷蓄積層之步驟； 在前述第1方向上，於前述電荷蓄積層上形成穿隧層之步驟；及 在前述第1方向上，於前述穿隧層上形成半導體層之步驟；且 在形成前述孔之步驟中，以前述積層體之第1部分之前述孔之前述第1方向的尺寸較相對於前述第1部分設置於前述基板側之前述積層體之第2部分的前述孔之前述第1方向的尺寸更大之方式形成前述孔； 在形成前述阻擋層之步驟中，以形成於前述積層體之前述第2部分之前述阻擋層之厚度較形成於前述積層體之前述第1部分之前述阻擋層之厚度增厚之方式形成前述阻擋層。
  15. 如請求項14之半導體裝置之製造方法，其中形成前述阻擋層之步驟具有以下步驟： 在複數層前述導電層之側面上形成包含絕緣材料之第1層之步驟； 藉由去除前述第1層中之形成於前述積層體之前述第1部分的部分，而使複數層前述導電層之側面露出之步驟；及 在形成於前述積層體之前述第2部分之前述第1層上、及前述積層體之前述第1部分之前述導電層之前述側面上形成包含絕緣材料之第2層之步驟；且 前述阻擋層包含前述第1層與前述第2層。
  16. 一種半導體裝置之製造方法，其具有以下步驟： 藉由在基板上使導電層與第1犧牲層交互地分別形成複數層，而形成複數層前述導電層隔以特定之間隔設置而成之積層體之步驟； 在前述積層體中形成沿積層方向延伸之第1孔之步驟； 在前述第1孔內形成第1絕緣層之步驟； 藉由在前述積層體之形成有前述第1孔之部位以外的部位形成沿前述積層方向延伸之第2孔，而使複數層前述導電層之側面露出之步驟； 經由前述第2孔去除複數層前述第1犧牲層之步驟； 在被去除複數層前述第1犧牲層之前述積層體之複數層前述導電層之間及複數層前述導電層之側面上形成阻擋層之步驟； 在相對於前述積層方向為交叉之第1方向上，於前述阻擋層上形成電荷蓄積層之步驟； 在前述第1方向上，於前述電荷蓄積層上形成穿隧層之步驟；及 在前述第1方向上，於前述穿隧層上形成半導體層之步驟；且 在形成前述第2孔之步驟中，以前述積層體之第1部分之直徑較相對於前述第1部分設置於前述基板側之前述第1積層體之第2部分的直徑增大之方式形成前述第2孔； 在形成前述阻擋層之步驟中，以形成於前述第2部分之厚度較形成於前述第1部分之厚度增厚之方式形成前述阻擋層。
  17. 如請求項16之半導體裝置之製造方法，其中形成前述阻擋層之步驟具有以下步驟： 在複數層前述導電層之前述側面上形成包含絕緣材料之第1層之步驟； 藉由去除前述第1層中之形成於前述積層體之前述第1部分的部分，而使前述第1部分之前述導電層之前述側面露出之步驟；及 在形成於前述積層體之前述第2部分之前述第1層上、及前述積層體之前述第1部分之前述導電層之前述側面上形成包含絕緣材料之第2層之步驟；且 前述阻擋層包含前述第1層與前述第2層。
  18. 如請求項15或17之半導體裝置之製造方法，其中前述第2層所包含之絕緣材料與前述第1層所包含之絕緣材料相同。
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