JP2014154579A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、第１方向に延在した複数の半導体領域と、複数の半導体領域の上に設けられ、第２方向に延在した複数の制御ゲート電極と、複数の半導体領域のそれぞれと複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、電荷蓄積層と複数の半導体領域のそれぞれとの間に設けられた第１絶縁膜と、電荷蓄積層と複数の制御ゲート電極のそれぞれとの間に設けられた第２絶縁膜と、複数の制御ゲート電極のそれぞれの間に設けられた第１絶縁層と、複数の半導体領域のそれぞれの間に設けられた素子分離領域と、を備える。複数の制御ゲート電極のそれぞれは、第１絶縁膜に接する半導体含有層と、半導体含有層の上に設けられた金属層と、を含む。第１絶縁層の下端は、第２絶縁膜よりも上に位置している。
【選択図】図２

Description

本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。

ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体記憶装置では、微細化が進行しつつも素子分離領域を所定の深さにして、各素子間の電気的絶縁を確保している。

しかし、微細化の進行により、浮遊ゲートの幅および制御ゲートの幅はますます狭くなっている。すなわち、浮遊ゲートおよび制御ゲートのアスペクト比はますます高くなる傾向にある。

浮遊ゲートおよび制御ゲートは、例えば、平板状に浮遊ゲート層および制御ゲート層を積んだ積層体を二次元に分割して形成される。この分割には、例えば、エッチングが利用されている。

しかし、浮遊ゲートおよび制御ゲートのアスペクト比が高くなるほど、エッチングによって生じた残渣が浮遊ゲートや半導体層に付着し易くなっている。このような残渣が浮遊ゲートや半導体層に付着したまま不揮発性半導体記憶装置が形成されると、不揮発性半導体記憶装置の信頼性が低下する虞がある。

特開２０１２−１９９２７７号公報

本発明が解決しようとする課題は、信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することである。

実施形態の不揮発性半導体記憶装置は、それぞれが第１方向に延在し、前記第１方向と交差する方向に配列された複数の半導体領域と、前記複数の半導体領域の上に設けられ、それぞれが前記第１方向とは異なる第２方向に延在し、前記第２方向と交差する方向に配列された複数の制御ゲート電極と、前記複数の半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、前記電荷蓄積層と前記複数の半導体領域のそれぞれとの間に設けられた第１絶縁膜と、前記電荷蓄積層と前記複数の制御ゲート電極のそれぞれとの間に設けられた第２絶縁膜と、前記複数の制御ゲート電極のそれぞれの間に設けられた第１絶縁層と、前記複数の半導体領域のそれぞれの間に設けられた素子分離領域と、を備える。

前記複数の制御ゲート電極のそれぞれは、前記第１絶縁膜に接する半導体含有層と、前記半導体含有層の上に設けられた金属層と、を含む。前記第１絶縁層の下端は、前記第２絶縁膜よりも上に位置している。

図１は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。 図２（ａ）は、図１のＢ−Ｂ’線の位置における不揮発性半導体記憶装置を表す模式的断面図であり、図２（ｂ）は、図１のＡ−Ａ’線の位置における不揮発性半導体記憶装置を表す模式的断面図である。 図３（ａ）および図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図４（ａ）および図４（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図５（ａ）および図５（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図６（ａ）および図６（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図７（ａ）および図７（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図８（ａ）および図８（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図９（ａ）および図９（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１０（ａ）および図１０（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１１（ａ）および図１１（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１２（ａ）および図１２（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１３（ａ）および図１３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１４（ａ）および図１４（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１５（ａ）および図１５（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１６（ａ）および図１６（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図１７（ａ）および図１７（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。 図１８（ａ）および図１８（ｂ）は、第３実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。 図１９（ａ）および図１９（ｂ）は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。 図２０（ａ）および図２０（ｂ）は、第４実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。 図２１（ａ）および図２１（ｂ）は、第４実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。

図２（ａ）は、図１のＢ−Ｂ’線の位置における不揮発性半導体記憶装置を表す模式的断面図であり、図２（ｂ）は、図１のＡ−Ａ’線の位置における不揮発性半導体記憶装置を表す模式的断面図である。図２（ａ）および図２（ｂ）では、Ｚ軸の正方向を上方、負方向を下方としている。

図１に表されるように、不揮発性半導体記憶装置１は、複数の半導体領域１１と、複数の制御ゲート電極６２と、を備える。

複数の半導体領域１１のそれぞれは、Ｙ方向（第１方向）に延在している。複数の半導体領域１１のそれぞれは、Ｙ方向と交差する方向（例えば、Ｘ方向）に配列されている。複数の半導体領域１１の導電形は、例えば、ｐ形である。

複数の制御ゲート電極６２のそれぞれは、複数の半導体領域１１の上に設けられている。複数の制御ゲート電極６２のそれぞれは、Ｙ方向とは異なるＸ方向（第２方向）に延在している。複数の制御ゲート電極６２のそれぞれは、Ｘ方向と交差する方向（例えば、Ｙ方向）に配列されている。複数の半導体領域１１のそれぞれと、複数の制御ゲート電極６２のそれぞれと、は交差している。

複数の半導体領域１１のそれぞれと複数の制御ゲート電極６２のそれぞれとが交差する位置にトランジスタが配置されている（後述）。各々のトランジスタは、Ｘ方向とＹ方向とに２次元的に配列されている。各々のトランジスタは、不揮発性半導体記憶装置１のメモリセルとして機能する。

図２（ａ）および図２（ｂ）に表されるように、不揮発性半導体記憶装置１は、半導体領域１０と、半導体領域１１と、制御ゲート電極６２と、電荷蓄積層３０と、ゲート絶縁膜２０（第１絶縁膜）と、ＩＰＤ（Inter Poly Dielectric）膜４０（第２絶縁膜）と、素子分離領域５０と、絶縁層７０（第１絶縁層）と、を備える。半導体領域１０の導電形は、ｎ形である。電荷蓄積層３０については、浮遊ゲート層３０と称してもよい。制御ゲート電極６２についてはワード線６２と称してもよい。ＩＰＤ膜４０については、電荷ブロック膜４０と称してよい。半導体領域１０と半導体領域１１とをあわせて半導体層１２とする。

不揮発性半導体記憶装置１においては、半導体領域１１、ゲート絶縁膜２０、電荷蓄積層３０、ＩＰＤ膜４０、および制御ゲート電極６２によってトランジスタが構成されている。このトランジスタは、複数の半導体領域１１それぞれと複数の制御ゲート電極６２のそれぞれとが交差する位置に設けられている。

複数の半導体領域１１のそれぞれは、ＮＡＮＤストリングの一部を構成する。複数の半導体領域１１のそれぞれは、素子分離領域５０によって分離されている。複数の半導体領域１１のそれぞれは、半導体層１２内で素子分離領域５０により画定されている。複数の半導体領域１１のそれぞれは、トランジスタのアクティブ領域として機能する。

ゲート絶縁膜２０は、電荷蓄積層３０と複数の半導体領域１１のそれぞれとの間に設けられている。ゲート絶縁膜２０は、半導体領域１１と電荷蓄積層３０との間で電荷（例えば、電子）がトンネル通過するトンネル絶縁膜として機能する。

電荷蓄積層３０は、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６２のそれぞれとが交差する位置に設けられている。電荷蓄積層３０は、図２（ａ）および図２（ｂ）に表されるＡ−Ａ’断面およびＢ−Ｂ’断面においてＺ方向に延びた長方形をしている。従って、電荷蓄積層３０は、Ｚ方向に延在した角柱形状を有する。電荷蓄積層３０は、ゲート絶縁膜２０を介して半導体領域１１からトンネル通過した電荷を蓄積することができる。

ＩＰＤ膜４０は、電荷蓄積層３０と複数の制御ゲート電極６２のそれぞれとの間に設けられている。ＩＰＤ膜４０は、電荷蓄積層３０の上端３０ｕを覆っている。さらに、ＩＰＤ膜４０は、電荷蓄積層３０の側壁３０ｗの一部を覆っている。

絶縁層７０は、複数の制御ゲート電極６２のそれぞれの間に設けられている。絶縁層７０の下端７０ｄは、ＩＰＤ膜４０よりも上に位置している。記複数の半導体領域１１のそれぞれと絶縁層７０との間には空間（エアギャップ）７０ｓがある。絶縁層７０には空間がない。

絶縁層７０の底部７０ｂは、底部７０ｂの中心における中心部７０ｃと、複数の制御ゲート電極６２のそれぞれに接する端部と、を含む。第１実施形態では、端部が上述した下端７０ｄに対応している。端部と複数の半導体領域１１のそれぞれとの間の距離は、中心部７０ｃと複数の半導体領域１１のそれぞれとの間の距離よりも短くなっている。つまり、絶縁層７０の底部７０ｂは、上に凸になった非平坦面（例えば、曲面）になっている。

複数の制御ゲート電極６２のそれぞれは、ＩＰＤ膜４０を介して電荷蓄積層３０に接している。例えば、図２（ｂ）に表されるように、制御ゲート電極６２は、素子分離領域５０が接する電荷蓄積層３０以外の電荷蓄積層３０の部分にＩＰＤ膜４０を介して接している。換言すれば、複数の制御ゲート電極６２のそれぞれは、ＩＰＤ膜４０を介して電荷蓄積層３０に接する延在部６２ａを有する。複数の延在部６２ａのそれぞれは、電荷蓄積層３０を挟んでいる。

すなわち、制御ゲート電極６２は、ＩＰＤ膜４０を介して電荷蓄積層３０の一部を覆っている。例えば、制御ゲート電極６２は、ＩＰＤ膜４０を介して電荷蓄積層３０の上端３０ｕおよび側壁３０ｗの一部を覆っている。制御ゲート電極６２は、トランジスタを制御するためのゲート電極として機能する。制御ゲート電極６２の上には層間絶縁膜を設けてもよい（後述）。なお、複数の制御ゲート電極６２のそれぞれは、ゲート絶縁膜２０に接する半導体含有層６１と、半導体含有層６１の上に設けられた金属層６０と、を含んでいる。

素子分離領域５０は、複数の半導体領域１１のそれぞれの間に設けられている。素子分離領域５０は、ゲート絶縁膜２０と、電荷蓄積層３０の一部と、に接している。さらに、素子分離領域５０は、半導体領域１０に接している。

すなわち、電荷蓄積層３０の上端３０ｕおよび側壁３０ｗは、ＩＰＤ膜４０と絶縁層７０とを含む絶縁体により覆われている。また、電荷蓄積層３０の一部は、空間７０ｓに露出されている。これにより、電荷蓄積層３０に蓄積された電荷は、制御ゲート電極６２へリークしないようになっている。

半導体領域１１の材料は、ボロン（Ｂ）等が添加されたシリコンである。半導体領域１０の材料は、リン（Ｐ）、ヒ素（Ａｓ）等が添加されたシリコンである。ゲート絶縁膜２０は、窒化シリコン膜／酸化シリコン膜／窒化シリコン膜の順に積層された積層膜であってもよく、酸化シリコン膜または窒化シリコン膜の単層膜であってもよい。ゲート絶縁膜２０の例示は、一例であり、この構造に限らない。

電荷蓄積層３０の材料は、例えば、Ｓｉ、Ｓｉ系化合物等の半導体層、金属層、絶縁層、またはこれらの積層体であってもよい。電荷蓄積層３０の材料は、例えば、ｎ形（第２導電形）の不純物を含む半導体、金属、金属化合物等である。電荷蓄積層３０の材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコンゲルマン（ＳｉＧｅ）、窒化シリコン（Ｓｉ_ｘＮ_ｙ）、酸化ハフニウム（ＨｆＯｘ）等があげられる。

ＩＰＤ膜４０は、例えば、酸化膜／窒化膜／酸化膜（ＯＮＯ構造）の順に積層された積層膜である。窒化膜の材料は、窒化シリコン（ＳｉＮ）等である。酸化膜の材料は、酸化シリコン（ＳｉＯ_２）等である。あるいは、この積層順は適宜選択され、窒化膜／酸化膜／窒化膜の順にしてもよい。さらに、積層順は、窒化膜／酸化膜／窒化膜／酸化膜／窒化膜（ＮＯＮＯＮ構造）等も含む。

素子分離領域５０および絶縁層７０の材料は、例えば、酸化シリコン（ＳｉＯ_２）である。半導体含有層６１の材料は、例えば、ｐ形の不純物を含むポリシリコンである。金属層６０の材料は、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属、金属シリサイド等である。

実施形態においては、上述したｐ形をｎ形に、上述したｎ形をｐ形に入れ替えてもよい。ｐ形の不純物元素としては、例えば、ボロン（Ｂ）があげられる。ｎ形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）があげられる。

不揮発性半導体記憶装置１の製造過程について説明する。
以下に説明される膜、層の形成方法は、特に断らない限り、ＣＶＤ（Chemical Vapor Deposition）、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）法、エピタキシャル法、スピンコート法等のいずれかから適宜選択される。また、膜、層の除去は、ＲＩＥ（Reactive Ion Etching）等のドライエッチング、フッ酸溶液、アルカリ溶液等によるウェットエッチング、酸素含有ガスによるアッシングのいずれかから適宜選択される。

図３（ａ）〜図１４（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。図３（ａ）〜図７（ｂ）の各図（ａ）には、図１のＡ−Ａ’線に対応した断面が表され、各図（ｂ）には、平面が表されている。

まず、図３（ａ）および図３（ｂ）に表すように、積層体１５が準備される。積層体１５は、半導体層１２と、半導体層１２の上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０の上に設けられた電荷蓄積層３０と、を有する。積層体１５の積層方向は、Ｚ方向である。

続いて、積層体１５の上に、Ｙ方向に延在し、Ｙ方向と交差する方向（例えば、Ｘ方向）に配列された複数のマスク層９０が形成される。マスク層９０のパターニングは、例えば、フォトリソグラフィおよびエッチングにより行われる。マスク層９０は、ハードマスクである。

マスク層９０の材料としては、半導体との加工選択比が高い材料が選択される。例えば、マスク層９０の材料は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、レジスト、これら以外の材料、または、これらの材料を積層したものである。

次に、図４（ａ）および図４（ｂ）に表すように、複数のマスク層９０から表出された積層体１５にエッチングが施される。これにより、半導体層１２にＹ方向に延在する複数のトレンチ８０が形成される。その結果、複数のトレンチ８０のそれぞれによって挟まれた半導体領域１１が形成される。さらに、半導体領域１１の上にＹ方向に延在するゲート絶縁膜２０と、ゲート絶縁膜２０の上にＹ方向に延在する電荷蓄積層３０と、が形成される。

次に、図５（ａ）および図５（ｂ）に表すように、複数のトレンチ８０のそれぞれのなかに、素子分離領域５０が形成される。

次に、図６（ａ）および図６（ｂ）に表すように、素子分離領域５０がエッチバックされる。これにより、複数のトレンチ８０のそれぞれのなかに、半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０の一部に接する素子分離領域５０が形成される。素子分離領域５０が形成された後、マスク層９０は除去される。

続いて、素子分離領域５０の上端５０ｕの上および電荷蓄積層３０の表面の上にＩＰＤ膜４０が形成される。これにより、電荷蓄積層３０の素子分離領域５０から表出する部分がＩＰＤ膜４０によって被覆される。

次に、図７（ａ）および図７（ｂ）に表すように、複数のトレンチ８０のそれぞれのなか、および電荷蓄積層３０の上に、ＩＰＤ膜４０を介して半導体含有層６１が形成される。続いて、半導体含有層６１の上に半導体含有層６３が形成される。

この段階において、電荷蓄積層３０と、ＩＰＤ膜４０と、制御ゲート電極層６２Ｌと、を含む積層体１６が形成される。電荷蓄積層３０は、半導体層１２の上にゲート絶縁膜２０を介して設けられる。ＩＰＤ膜４０は、電荷蓄積層３０の上に設けられる。制御ゲート電極層６２Ｌは、ＩＰＤ膜４０の上に設けられる。

制御ゲート電極層６２Ｌは、不純物元素を含む半導体含有層６１（第１半導体含有層）と、半導体含有層６１の上に形成された半導体含有層６３（第２半導体含有層）と、を含む。半導体含有層６３は、半導体含有層６１の上に設けられている。すなわち、積層体１６は、電荷蓄積層３０／ＩＰＤ膜４０／半導体含有層６１／半導体含有層６３の順に積層された積層体である。

半導体含有層６３の不純物元素濃度は、半導体含有層６１の不純物元素濃度よりも低い。半導体含有層６３の材料は、例えば、ノンドープのポリシリコンである。半導体含有層６１に含まれる不純物元素は、例えば、ボロン（Ｂ）である。半導体含有層６１中のボロンの濃度は、例えば、１×１０^２１（atoms／cm^３）である。

続いて、半導体含有層６３の上に絶縁膜７５（第３絶縁膜）が形成される。絶縁膜７５は、後述するＣＭＰ工程時のストッパ膜として機能する。絶縁膜７５の材料は、例えば、窒化シリコン（ＳｉＮ）である。

次に例示される図８（ａ）〜図１４（ｂ）の各図（ａ）には、図１のＢ−Ｂ’線に対応した断面が表され、各図（ｂ）には、平面が表されている。

図８（ａ）および図８（ｂ）に表すように、積層体１６の上に複数のマスク層９１が形成される。複数のマスク層９１のそれぞれは、Ｘ方向に延在し、Ｘ方向と交差する方向（例えば、Ｙ方向）に配列されている。

マスク層９１のパターニングは、例えば、フォトリソグラフィおよびエッチングにより行われる。マスク層９１の材料としては、金属、半導体との加工選択比が高い材料が選択される。マスク層９１の材料は、例えば、ＢＳＧ（Boro Silicate Glass, ホウケイ酸ガラス）である。あるいは、マスク層９１の材料として、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、レジスト、これら以外の材料、または、これらの材料を積層したものを用いてもよい。

次に、図９（ａ）および図９（ｂ）に表すように、複数のマスク層９１から表出された積層体１６にＲＩＥが施される。このエッチングによって、積層体１６にＸ方向に延在された複数のトレンチ８１（第１トレンチ）が形成される。すなわち、積層体１６がＸ方向に交差する方向（例えば、Ｙ方向）に複数に分割される。これにより、制御ゲート電極層が複数に分割される。

この後、トレンチ８１を通じて半導体領域１１に不純物元素が注入される。これにより、電荷蓄積層３０の両側の半導体領域１１にソース・ドレインが形成される（図示しない）。この後、マスク層９１は、フッ酸蒸気によって除去される。

次に、図１０（ａ）および図１０（ｂ）に表すように、複数のトレンチ８１のそれぞれのなかに絶縁層７０が形成される。さらに、絶縁層７０は、半導体含有層６３の上にも絶縁膜７５を介して形成される。絶縁層７０は、半導体含有層６３と、半導体含有層６１と、に接している。

絶縁層７０の下端７０ｄは、ＩＰＤ膜４０よりも上に位置するように調整される。つまり、絶縁層７０の下に空間７０ｓが残るように複数のトレンチ８１のそれぞれのなかに絶縁層７０が形成される。絶縁層７０を形成する方法は、例えば、高密度プラズマＣＶＤである。

次に、図１１（ａ）および図１１（ｂ）に表すように、化学的機械研磨（ＣＭＰ）によって絶縁膜７５から上の絶縁層７０が除去される。この際、絶縁膜７５は、絶縁層７０に化学的機械研磨を施す際のストッパ膜として機能する。

続いて、絶縁膜７５が酸処理（例えば、リン酸処理）を用いたエッチングにより選択的に除去される。さらに、半導体含有層６３が有機アルカリによって選択的に除去される。有機アルカリは、例えば、トリメチル−２−ヒドロキシエチルアンモニウムハイドロオキサイド水溶液（［（ＣＨ_３）_３ＮＣＨ_２ＣＨ_２ＯＨ］＋ＯＨ⁻）である。この状態を、図１２（ａ）および図１２（ｂ）に表す。

図１２（ａ）および図１２（ｂ）に表すように、複数の積層体１６のそれぞれと、Ｘ方向と交差する方向（例えば、Ｙ方向）において複数の積層体１６のそれぞれの一方の側に形成された絶縁層７０と、他方の側に形成された絶縁層７０と、によって囲まれたトレンチ８２（第２トレンチ）が形成される。

次に、図１３（ａ）および図１３（ｂ）に表すように、トレンチ８２のなか、および絶縁層７０の上に金属層６０が形成される。

次に、図１４（ａ）および図１４（ｂ）に表すように、絶縁層７０から上の金属層６０が化学的機械研磨によって除去される。続いて、金属層６０の上に、層間絶縁膜７６が形成される。このような製造過程によって、不揮発性半導体記憶装置１が形成される。

第１実施形態の効果を説明する前に、参考例に係る不揮発性半導体記憶装置の製造過程を説明する。

図１５（ａ）〜図１６（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式図である。図１５（ａ）〜図１６（ｂ）の各図（ａ）には、図１のＢ−Ｂ’線に対応した断面が表され、各図（ｂ）には、平面が表されている。

図１５（ａ）および図１５（ｂ）に表すように、参考例では上述した半導体含有層６３の代わりに金属層６０を用いている。すなわち、参考例では、制御ゲート電極層が分割されるの直前の積層体１７として、電荷蓄積層３０／ＩＰＤ膜４０／半導体含有層６１／金属層６０の順に積層された積層体を用いている。参考例に係る制御ゲート電極層６２Ｒは、半導体含有層６１／金属層６０の順に積層された層である。このような積層体１７にエッチング加工を施した場合の状態を、図１６（ａ）および図１６（ｂ）に表す。

図１６（ａ）および図１６（ｂ）に表すように、複数のマスク層９１から表出された積層体１７にＲＩＥが施されると、積層体１７にＸ方向に延在された複数のトレンチ８１が形成される。その結果、積層体１７がＸ方向に交差する方向（例えば、Ｙ方向）に複数に分割される。

しかし、参考例では、金属層６０をエッチング加工するため、金属層６０の残渣６０ｒｓが電荷蓄積層３０もしくは半導体領域１１に付着およびノックオン（打ち込み）する可能性がある。この残渣６０ｒｓは、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属を含み、ウェット処理をしても残り続ける可能性がある。

残渣６０ｒｓは、金属を含むことから、残渣６０ｒｓの抵抗率は、半導体材の抵抗率よりも低くなる。このため、電荷蓄積層３０よりも残渣６０ｒｓに優先的に電荷（例えば、電子）が蓄積されやすくなる。

これにより、参考例に係る不揮発性半導体記憶装置においては、データ保持時および読み込み時の閾値電圧（Ｖｔｈ）がばらつき易くなる。あるいは、データ消去時の消去不良を招くおそれがある。さらに、金属層６０がトレンチ８１内で露出された状態でプロセスを進行させると、トレンチ８１内に金属含有ウィスカが生成して、隣り合うワードラインゲート電極同士がウィスカを通じて短絡する可能性がある。

また、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属層のＲＩＥ加工には、半導体のＲＩＥ加工に比べて、厚いハードマスクが必要になる。このため、トレンチ８１を形成する際に、ハードマスクのアスペクト比が高くなってしまう。これにより、エッチング加工時には、いわゆるマスク倒れが発生する可能性がある。また、高融点金属層のＲＩＥ加工では、半導体のＲＩＥ加工に比べて、エチングの加工性を高める分、半導体層１２がプラズマによるダメージを受け易い。

これに対し、第１実施形態では、半導体含有層６３をエッチング加工するため、金属層６０の残渣６０ｒｓが電荷蓄積層３０もしくは半導体領域１１に付着することがない。これにより、第１実施形態では、データ書き込み時および読み込み時の閾値電圧（Ｖｔｈ）がばらついたり、データ消去時の消去不良が起きたりすることがない。その結果、不揮発性半導体装置の信頼性が向上する。

また、第１実施形態では、トレンチ８１内に金属含有ウィスカが発生することもなく、隣り合う選択ゲート電極同士がウィスカを通じて短絡することもない。また、半導体含有層６３の材料は、例えば、ノンドープのポリシリコンである。従って、高融点金属層に比べて、ＲＩＥ加工が容易になって厚いハードマスクを要しない。これにより、トレンチ８１を形成する際にマスク倒れが発生しない。また、エッチング時に半導体層１２がプラズマによるダメージを受けることもない。その結果、不揮発性半導体装置の製造歩留まりが向上する。

また、第１実施形態では、隣り合う電荷蓄積層３０の間に空間７０ｓが設けられている。このため、隣り合う電荷蓄積層３０の間、および電荷蓄積層３０と半導体層１２との間における寄生容量が低減する。その結果、隣り合う電荷蓄積層３０の間、および電荷蓄積層３０と半導体層１２との間の容量結合が低減する。これにより、不揮発性半導体装置の動作が安定する。

また、第１実施形態では、絶縁層７０が金属層６０と、金属層６０の下の半導体含有層６１に接している。このため、第１実施形態に係る絶縁層７０のＺ方向の層厚は、絶縁層７０が金属層６０のみに接した場合に比べて増加する。絶縁層７０のなかには、空間（エアギャップ）がない。従って、絶縁層７０の機械的強度が確保される。これにより、複数のトレンチ８２のそれぞれに設けられた金属層６０は、一対の絶縁層７０によって安定して保持される。

（第２実施形態）
図１７（ａ）および図１７（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。

図１７（ａ）は、図１のＢ−Ｂ’線の位置に対応した不揮発性半導体記憶装置を表す模式的断面図であり、図１７（ｂ）は、図１のＡ−Ａ’線の位置に対応した不揮発性半導体記憶装置を表す模式的断面図である。

不揮発性半導体記憶装置２の基本構造は、不揮発性半導体記憶装置１の基本構造と同じである。但し、不揮発性半導体記憶装置２は、半導体含有層６１と金属層６０との間に中間膜６５を備えている。中間膜６５の材料は、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等である。

中間膜６５は、上述した図１２の段階において、半導体含有層６３を除去した後、金属層６０を形成する前に半導体含有層６１の上に形成される。あるいは、中間膜６５は、上述した図７の段階において、半導体含有層６１と半導体含有層６３との間に形成される。中間膜６５は、例えば、ＣＶＤによって形成される。

不揮発性半導体記憶装置２は、不揮発性半導体記憶装置１と同じ効果を奏する。さらに、不揮発性半導体記憶装置２は、以下に説明する効果を奏する。

金属層６０に含まれる金属（例えば、Ｗ、Ｍｏ）は、半導体含有層６１に含まれるシリコン（Ｓｉ）と反応を起こして金属シリサイドを形成する可能性がある。金属シリサイドの抵抗率は、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属の抵抗率に比べて高い。従って、このような反応が起きると、制御ゲート電極の抵抗が上がる可能性がある。

不揮発性半導体記憶装置２では、半導体含有層６１と金属層６０との間に中間膜６５が設けられている。中間膜６５は、バリア膜として機能する。これにより、半導体含有層６１に含まれるシリコン（Ｓｉ）の金属層６０への拡散が抑制されて金属シリサイドが形成され難くなる。従って、不揮発性半導体記憶装置２では、制御ゲート電極の抵抗上昇が確実に防止される。

（第３実施形態）
図１８（ａ）および図１８（ｂ）は、第３実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。

図１８（ａ）は、図１のＢ−Ｂ’線の位置に対応した不揮発性半導体記憶装置を表す模式的断面図であり、図１８（ｂ）は、図１のＡ−Ａ’線の位置に対応した不揮発性半導体記憶装置を表す模式的断面図である。

不揮発性半導体記憶装置３の基本構造は、不揮発性半導体記憶装置１の基本構造と同じである。但し、不揮発性半導体記憶装置３は、複数の半導体領域１１のそれぞれと絶縁層７０との間に絶縁層７１（第２絶縁層）を備えている。絶縁層７１の誘電率は、絶縁層７０の誘電率よりも低い。絶縁層７１の材料は、例えば、ＳｉＯＣ、ＳｉＯＦ、塗布ＳｉＯ_２等の低誘電率材、ポーラスなｌｏｗ−ｋ材等である。絶縁層７０の下端７０ｄは、ＩＰＤ膜４０の上に位置している。絶縁層７１は電荷蓄積層３０に接している。絶縁層７０は、金属層６０および半導体含有層６１に接している。

図１９（ａ）および図１９（ｂ）は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。

例えば、第３実施形態においては、複数のトレンチ８１のそれぞれのなかに電荷蓄積層３０に接する絶縁層７１が形成される。この後、絶縁層７１の上に絶縁層７０が形成される。この後は、図１１（ａ）以後に表された製造プロセスが進行する。

不揮発性半導体記憶装置３は、不揮発性半導体記憶装置１と同じ効果を奏する。例えば、不揮発性半導体記憶装置３では、隣り合う電荷蓄積層３０の間に低誘電率の絶縁層７１が設けられている。このため、隣り合う電荷蓄積層３０の間、および電荷蓄積層３０と半導体層１２との間における寄生容量が低減する。その結果、隣り合う電荷蓄積層３０の間、および電荷蓄積層３０と半導体層１２との間の容量結合が低減する。これにより、不揮発性半導体装置の動作が安定する。

また、第３実施形態では、絶縁層７０の下に絶縁層７１が設けられている。換言すれば、絶縁層７０の下端７０ｄの位置は、絶縁層７１の上端の位置によって決定される。複数の絶縁層７１のそれぞれは、トレンチ８１の底から所定の高さまでに形成される。すなわち、複数の絶縁層７１のそれぞれの上端の位置がばらつき難い。このため、第３実施形態においては、絶縁層７０の下端７０ｄの位置精度が第１実施形態に比べて安定する。このように、第３実施形態においては、複数の絶縁層７０のそれぞれの下端７０ｄの位置のばらつきが抑制される。

（第４実施形態）
図２０（ａ）および図２０（ｂ）は、第４実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。

図２０（ａ）は、図１のＢ−Ｂ’線の位置に対応した不揮発性半導体記憶装置を表す模式的断面図であり、図２０（ｂ）は、図１のＡ−Ａ’線の位置に対応した不揮発性半導体記憶装置を表す模式的断面図である。

不揮発性半導体記憶装置４の基本構造は、不揮発性半導体記憶装置１の基本構造と同じである。但し、不揮発性半導体記憶装置４の絶縁層７０の底部（下端７０ｄ）は平坦もしくは下側に凸形状である。

図２１（ａ）および図２１（ｂ）は、第４実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式図である。

例えば、第４実施形態においては、複数のトレンチ８１のそれぞれのなかに電荷蓄積層３０に接する犠牲層７２が形成される。この後、犠牲層７２の上に絶縁層７０が形成される。犠牲層７２の材料は、例えば、レジスト、ポリシラザン等である。

続いて、犠牲層７２を選択的に除去することにより、図２０（ａ）および図２０（ｂ）に示すごとく、絶縁層７０の下に空間７０ｓが形成される。

不揮発性半導体記憶装置４は、不揮発性半導体記憶装置１と同じ効果を奏する。さらに、第４実施形態では、犠牲層７２の上に絶縁層７０が設けられ、その後、犠牲層７２が除去される。従って、絶縁層７０の下端７０ｄの位置および形状は、犠牲層７２の上端の位置および形状によって決定される。複数の犠牲層７２のそれぞれは、トレンチ８１の底から所定の高さまでに形成される。すなわち、複数の犠牲層７２のそれぞれの上端の位置がばらつき難い。また、犠牲層７２の上端は平坦になる。

このため、第４実施形態においては、絶縁層７０の下端７０ｄの位置精度および形状が第１実施形態に比べて安定する。このように、第４実施形態においては、複数の絶縁層７０のそれぞれの下端７０ｄの位置および形状のばらつきが抑制される。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、３、４ 不揮発性半導体記憶装置
１０、１１ 半導体領域
１２ 半導体層
１５、１６、１７ 積層体
２０ ゲート絶縁膜
３０ 電荷蓄積層（浮遊ゲート層）
３０ｕ、５０ｕ 上端
３０ｗ 側壁
４０ ＩＰＤ膜（電荷ブロック膜）
５０ 素子分離領域
６０ 金属層
６０ｒｓ 残渣
６１、６３ 半導体含有層
６２ 制御ゲート電極（ワード線）
６２ａ 延在部
６２Ｌ、６２Ｒ 制御ゲート電極層
６５ 中間膜
７０、７１ 絶縁層
７０ｂ 底部
７０ｃ 中心部
７０ｄ 下端
７０ｓ 空間
７２ 犠牲層
７５ 絶縁膜
７６ 層間絶縁膜
８０、８１、８２ トレンチ
９０、９１ マスク層

Claims (7)

1. それぞれが第１方向に延在し、前記第１方向と交差する方向に配列された複数の半導体領域と、
   前記複数の半導体領域の上に設けられ、それぞれが前記第１方向とは異なる第２方向に延在し、前記第２方向と交差する方向に配列された複数の制御ゲート電極と、
   前記複数の半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、
   前記電荷蓄積層と前記複数の半導体領域のそれぞれとの間に設けられた第１絶縁膜と、
   前記電荷蓄積層と前記複数の制御ゲート電極のそれぞれとの間に設けられた第２絶縁膜と、
   前記複数の制御ゲート電極のそれぞれの間に設けられた第１絶縁層と、
   前記複数の半導体領域のそれぞれの間に設けられた素子分離領域と、
   を備え、
   前記複数の制御ゲート電極のそれぞれは、前記第１絶縁膜に接する半導体含有層と、前記半導体含有層の上に設けられた金属層と、を含み、
   前記第１絶縁層の下端は、前記第２絶縁膜よりも上に位置し、
   前記複数の半導体領域のそれぞれと前記第１絶縁層との間には、空間がある不揮発性半導体記憶装置。
2. それぞれが第１方向に延在し、前記第１方向と交差する方向に配列された複数の半導体領域と、
   前記複数の半導体領域の上に設けられ、それぞれが前記第１方向とは異なる第２方向に延在し、前記第２方向と交差する方向に配列された複数の制御ゲート電極と、
   前記複数の半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、
   前記電荷蓄積層と前記複数の半導体領域のそれぞれとの間に設けられた第１絶縁膜と、
   前記電荷蓄積層と前記複数の制御ゲート電極のそれぞれとの間に設けられた第２絶縁膜と、
   前記複数の制御ゲート電極のそれぞれの間に設けられた第１絶縁層と、
   前記複数の半導体領域のそれぞれの間に設けられた素子分離領域と、
   を備え、
   前記複数の制御ゲート電極のそれぞれは、前記第１絶縁膜に接する半導体含有層と、前記半導体含有層の上に設けられた金属層と、を含み、
   前記第１絶縁層の下端は、前記第２絶縁膜よりも上に位置している不揮発性半導体記憶装置。
3. 前記複数の半導体領域のそれぞれと前記第１絶縁層との間に設けられた第２絶縁層をさらに備え、
   前記第２絶縁層の誘電率は、前記第１絶縁層の誘電率よりも低い請求項２記載の不揮発性半導体記憶装置。
4. 前記第１絶縁層の底部は、前記底部の中心における中心部と、前記複数の制御ゲート電極のそれぞれに接する端部と、を含み、
   前記端部と前記複数の半導体領域のそれぞれとの間の距離は、前記中心部と前記複数の半導体領域のそれぞれとの間の距離よりも短い請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
5. （ａ）半導体層の上に第１絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁膜と、前記第２絶縁膜の上に設けられた制御ゲート電極層であり、不純物元素を含む第１半導体含有層と、前記第１半導体含有層の上に設けられ前記第１半導体含有層よりも不純物元素濃度が低い第２半導体含有層と、を含む前記制御ゲート電極層と、を有する積層体を形成する工程と、
   （ｂ）前記積層体の上に、それぞれが第２方向に延在し、前記第２方向と交差する方向に配列された複数のマスク層を形成する工程と、
   （ｃ）前記複数のマスク層から表出された前記積層体にエッチングを施し前記積層体に前記第２方向に延在された複数の第１トレンチを形成することにより、前記第２方向に交差する方向に前記積層体を複数に分割する工程と、
   （ｄ）前記複数の第１トレンチのそれぞれのなかにおいて、前記第２半導体含有層と、前記第１半導体含有層と、に接する第１絶縁層を形成する工程と、
   （ｅ）前記第２半導体含有層を除去し、前記積層体と、前記第２方向と交差する方向において前記積層体の一方の側に形成された前記第１絶縁層と、他方の側に形成された前記第１絶縁層と、によって囲まれた第２トレンチを形成する工程と、
   （ｇ）前記第２トレンチのなかに金属層を形成する工程と、
   を備えた不揮発性半導体記憶装置の製造方法。
6. 前記（ｄ）工程において、前記第１絶縁層の下端が前記第２絶縁膜よりも上に位置するように前記第１絶縁層を形成する請求項５記載の不揮発性半導体記憶装置の製造方法。
7. 前記（ｄ）工程において、前記第１絶縁層の下に空間が残るように前記複数の第１トレンチのそれぞれのなかに前記第１絶縁層を形成する請求項５または６に記載の不揮発性半導体記憶装置の製造方法。

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