CN110931065A - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置。具备包含在第1方向层叠的多个第1或第2导电层且在第2方向相邻的第1及第2层叠体、在上述层叠体间配设于第3方向并具备与多个第1、第2导电层相对的第1及第2半导体层及设置于它们间的第1绝缘层的多个半导体部、及设置于在第3方向相邻的半导体部间的第2绝缘层。第1绝缘层的第2方向的宽度在第1方向的第1及第2位置处为极大。设与第1方向交叉且第1绝缘层的第2方向的宽度在第1及第2位置间最小的截面为第1截面、设第1截面中从第2绝缘层的几何学重心至第1或第2层叠体的最短距离为D1、设与第1方向交叉且第1绝缘层的第2方向的宽度最大的截面为第2截面、设第2截面中第1及第2层叠体的与预定半导体部的相对面间的距离为D2，2D1＞D2成立。

Description

半导体存储装置
本申请享有以日本专利申请2018-174660号(申请日：2018年9月19日)为在先申请的优先权。本申请通过参照该在先申请而包含在先申请的全部内容。
技术领域
以下所记载的实施方式涉及半导体存储装置。
背景技术
已知一种半导体存储装置，其具备：基板、在与该基板的表面交叉的第1方向上层叠的多个栅电极、在第1方向上延伸并与这些多个栅电极相对的半导体层、以及设置于栅电极与半导体层之间的栅绝缘膜。栅绝缘膜具备例如氮化硅膜(SiN)、浮置栅等能够存储数据的存储部。
发明内容
实施方式提供一种存储容量大的半导体存储装置。
一个实施方式的半导体存储装置具备：基板；第1层叠体，其包括在与基板的表面交叉的第1方向上层叠的多个第1导电层；第2层叠体，其包括在第1方向上层叠的多个第2导电层，并且在与第1方向交叉的第2方向上与第1层叠体相邻；多个半导体部，其设置于第1层叠体与第2层叠体之间，在与第1方向及第2方向交叉的第3方向上配设，并且具备与多个第1导电层相对的第1半导体层、与多个第2导电层相对的第2半导体层以及设置于第1半导体层与第2半导体层之间的第1绝缘层；第1存储部，其在第1导电层与第1半导体层之间存储信息；第2存储部，其在第2导电层与第2半导体层之间存储信息；以及第2绝缘层，其设置于在第3方向上相邻的半导体部之间。第1绝缘层的第2方向上的宽度，在第1方向上的第1位置处以及第1方向上的与第1位置不同的第2位置处为极大。另外，若将与第1方向交叉且第1绝缘层的第2方向上的宽度在第1位置与第2位置之间的范围内最小的至少一个截面设为第1截面、将该第1截面中的从第2绝缘层的几何学上的重心到第1层叠体或第2层叠体为止的最短距离设为D1、将与第1方向交叉且第1绝缘层的第2方向上的宽度最大的至少一个截面设为第2截面、并将该第2截面中的第1层叠体的与预定的半导体部相对的相对面和第2层叠体的与预定的半导体部相对的相对面之间的距离设为D2，则2D1＞D2成立。
另一实施方式的半导体存储装置具备：基板；第1层叠体，其包括在与基板的表面交叉的第1方向上层叠的多个第1导电层；第2层叠体，其包括在第1方向上层叠的多个第2导电层，并且在与第1方向交叉的第2方向上与第1层叠体相邻；多个半导体部，其设置于第1层叠体与第2层叠体之间，在与第1方向及第2方向交叉的第3方向上配设，并且具备与多个第1导电层相对的第1半导体层、与多个第2导电层相对的第2半导体层以及设置于第1半导体层与第2半导体层之间的第1绝缘层；第1存储部，其在第1导电层与第1半导体层之间存储信息；第2存储部，其在第2导电层与第2半导体层之间存储信息；以及第2绝缘层，其设置于在第3方向上相邻的两个半导体部之间。第1绝缘层具备在第1方向上延伸的第1绝缘部和与第1绝缘部相比离基板较远地在第1方向上延伸的第2绝缘部。第2绝缘层具备在第1方向上延伸的第3绝缘部和与第3绝缘部相比离基板较远地在第1方向上延伸的第4绝缘部。另外，若将第1绝缘部的第2方向上的中心位置与第2绝缘部的第2方向上的中心位置之间的距离设为d1、并且将第2绝缘部的第2方向上的中心位置与第4绝缘部的第2方向上的中心位置在第2方向上的距离设为d2，则d1＞d2成立。
附图说明
图1是示出第1实施方式的半导体存储装置的构成的示意性的等效电路图。
图2是半导体存储装置的示意性的立体图。
图3A是图2的一部分的放大图。
图3B是示出图3A所示的构成的变形例的图。
图4是图2的一部分的放大图。
图5是与图2的A-A′线所示出的部分的截面对应的示意性的截面图。
图6是与图2的B-B′线所示出的部分的截面对应的示意性的截面图。
图7是示出第1实施方式的半导体存储装置的制造方法的示意性的截面图。
图8是示出该制造方法的示意性的截面图。
图9是示出该制造方法的示意性的截面图。
图10是示出该制造方法的示意性的截面图。
图11是示出该制造方法的示意性的截面图。
图12是示出该制造方法的示意性的截面图。
图13是示出该制造方法的示意性的截面图。
图14是示出该制造方法的示意性的截面图。
图15是示出该制造方法的示意性的截面图。
图16是示出该制造方法的示意性的截面图。
图17是示出该制造方法的示意性的截面图。
图18是示出该制造方法的示意性的截面图。
图19是示出该制造方法的示意性的截面图。
图20是示出该制造方法的示意性的截面图。
图21是示出该制造方法的示意性的截面图。
图22是示出该制造方法的示意性的截面图。
图23是示出该制造方法的示意性的截面图。
图24是示出该制造方法的示意性的截面图。
图25是示出该制造方法的示意性的截面图。
图26是示出该制造方法的示意性的截面图。
图27是示出该制造方法的示意性的截面图。
图28是示出该制造方法的示意性的截面图。
图29是示出该制造方法的示意性的截面图。
图30是示出该制造方法的示意性的截面图。
图31是示出该制造方法的示意性的截面图。
图32是示出该制造方法的示意性的截面图。
图33是示出该制造方法的示意性的截面图。
图34是示出该制造方法的示意性的截面图。
图35是示出图2所示的构成的变形例的图。
图36是示出图5所示的构成的变形例的图。
图37是示出第2实施方式的半导体存储装置的构成的示意性的截面图。
图38是示出图37所示的构成的变形例的图。
图39是示出第2实施方式的半导体存储装置的制造方法的示意性的截面图。
图40是示出该制造方法的示意性的截面图。
图41是示出该制造方法的示意性的截面图。
图42是示出该制造方法的示意性的截面图。
图43是示出第3实施方式的半导体存储装置的构成的示意性的立体图。
图44是与图43的C-C′线所示出的部分的截面对应的示意性的截面图。
图45是与图43的D-D′线所示出的部分的截面对应的示意性的截面图。
图46是示出第3实施方式的半导体存储装置的制造方法的示意性的截面图。
图47是示出该制造方法的示意性的截面图。
图48是示出该制造方法的示意性的截面图。
图49是示出该制造方法的示意性的截面图。
图50是示出该制造方法的示意性的截面图。
图51是示出该制造方法的示意性的截面图。
图52是示出该制造方法的示意性的截面图。
图53是示出该制造方法的示意性的截面图。
图54是示出该制造方法的示意性的截面图。
图55是示出该制造方法的示意性的截面图。
图56是示出该制造方法的示意性的截面图。
图57是示出该制造方法的示意性的截面图。
具体实施方式
接着，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式始终只是一例而已，不以限定本发明的意图来示出。
另外，在本说明书中，将相对于基板的上表面平行的预定的方向称为X方向，将相对于基板的上表面平行且垂直于X方向的方向称为Y方向，将相对于基板的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着预定的面的方向称为第1方向，将沿着该预定的面与第1方向交叉的方向称为第2方向，将与该预定的面交叉的方向称为第3方向。这些第1方向、第2方向以及第3方向既可以与X方向、Y方向及Z方向中的任一方向对应，也可以不对应。
另外，在本说明书中，“上”、“下”等表达以基板为基准。例如，将沿着上述第1方向从基板离开的朝向称为上，将沿着第1方向向基板接近的朝向称为下。另外，在对于某一构成说到下表面和/或下端的情况下，设为意味着该构成的基板侧的面和/或端部，在说到上表面和/或上端的情况下，设为意味着该构成的与基板相反侧的面和/或端部。另外，将与第2方向或第3方向交叉的面称为侧面。
[第1实施方式]
[构成]
接着，参照图1对第1实施方式的半导体存储装置的电路构成等进行说。为了便于说明，在图1中省略一部分构成。
本实施方式的半导体存储装置具备存储单元阵列MA和对存储单元阵列MA进行控制的控制电路CC。
存储单元阵列MA具备多个存储单元MU。这些多个存储单元MU分别具有电独立的两个存储串MSa、MSb。这些存储串MSa、MSb的一端分别连接于漏极选择晶体管STD，并经由它们连接于共同的位线BL。存储串MSa、MSb的另一端连接于共同的源极选择晶体管STS，并经由它们连接于共用的源线SL。
存储串MSa、MSb分别具备串联连接的多个存储单元MC。存储单元MC是具备半导体层、栅绝缘膜和栅电极的场效应型晶体管。半导体层作为沟道区域来发挥功能。栅绝缘膜具备能够存储数据的存储部。该存储部例如为氮化硅膜(SiN)、浮置栅等电荷蓄积膜。在该情况下，存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而变化。栅电极为字线WL的一部分。
选择晶体管(STD、STS)是具备半导体层、栅绝缘膜和栅电极的场效应型晶体管。半导体层作为沟道区域来发挥功能。漏极选择晶体管STD的栅电极为漏极选择栅线SGD的一部分。源极选择晶体管STS的栅电极为源极选择栅线SGS的一部分。
控制电路CC例如生成读出动作、写入动作、擦除动作所需的电压，并施加于位线BL、源线SL、字线WL以及选择栅线(SGD、SGS)。控制电路CC例如包括在与存储单元阵列MA相同的芯片上设置的多个晶体管及布线。此外，控制电路CC例如也可以包括控制用芯片等。
接着，参照图2、图3A及图3B对本实施方式的半导体存储装置的示意性的构成例进行说明。为了便于说明，在图2、图3A及图3B中省略一部分的构成。
本实施方式的半导体存储装置具备基板110和设置于基板110的上方的存储单元阵列MA。另外，存储单元阵列MA具备第1存储层ML1、设置于比该第1存储层ML1靠上方的连接层CL、以及设置于比该连接层CL靠上方的第2存储层ML2。另外，半导体存储装置具备层叠体构造LS，该层叠体构造LS包括在Z方向上层叠的多个导电层120。层叠体构造LS在Y方向上配设有多个，在这些层叠体构造LS之间设置有存储沟槽MT。层叠体构造LS及存储沟槽MT在Y方向上交替地配设。存储沟槽MT具备在X方向上配设的多个窄幅部mt1及宽幅部mt2。在窄幅部mt1设置半导体部130及栅绝缘膜140。在宽幅部mt2设置绝缘层150。另外，在多个半导体部130的下端连接布线层160。
基板110例如为单晶硅(Si)等的半导体基板。基板110例如具备在半导体基板的上表面具有n型杂质层而且在该n型杂质层中具有p型杂质层的双重阱(日文：2重ウェル)构造。此外，在基板110的表面，例如也可以设置构成控制电路CC的晶体管、布线等。
导电层120是在X方向上延伸的大致板状的导电层，例如是氮化钛(TiN)和钨(W)的层叠膜、注入了杂质的多晶硅(p-Si)等导电层。这些导电层120分别作为字线WL及存储单元MC(图1)的栅电极、或者漏极选择栅线SGD及漏极选择晶体管STD(图1)的栅电极来发挥功能。
如上所述，设置于导电层120的存储沟槽由窄幅部mt1和宽幅部mt2构成。宽幅部mt2的一方的面设置成周缘连接于窄幅部mt1并在Y方向上与窄幅部mt1分离。由此，宽幅部mt2相对于窄幅部mt1在Y方向上为凸。在宽幅部mt2的另一方的面也同样地设置成周缘连接于窄幅部mt1并在Y方向上与窄幅部mt1分离。由此，宽幅部mt2为大致圆形。在宽幅部mt2设置有绝缘层150。宽幅部mt2在X方向上排列。窄幅部mt1位于在X方向上排列的宽幅部mt2之间。在窄幅部mt1设置有栅绝缘膜140。
在多个导电层120的下方设置有导电层121，该导电层121例如含有与导电层120相同的材料。导电层121作为源极选择栅线SGS及源极选择晶体管STS(图1)的栅电极来发挥功能。
在多个导电层120之间、最下层的导电层120与导电层121之间、以及导电层121与布线层160之间，设置氧化硅(SiO2)等绝缘层122。
以下，在着眼于在Y方向上相邻的两个层叠体构造LS的情况下，有时将一方的层叠体构造LS所包含的多个导电层120称为第1导电层120a。另外，有时将另一方的层叠体构造LS所包含的多个导电层120称为第2导电层120b。
存储沟槽MT是第1导电层120a与第2导电层120b之间的槽，在X方向上延伸。存储沟槽MT，如上述那样具备在X方向上配设的多个窄幅部mt1及宽幅部mt2。窄幅部mt1的Y方向的宽度大致均匀。另一方面，宽幅部mt2大致为圆状，其Y方向上的宽度比窄幅部mt1大。此外，宽幅部mt2的形状为椭圆、矩形或者其他的形状。
在YZ截面中，存储沟槽MT的Y方向上的宽度因Z位置而异，在连接层CL处为最大。另外，在第1存储层ML1及第2存储层ML2的下端附近，存储沟槽MT的Y方向上的宽度为极小。另外，在第1存储层ML1及第2存储层ML2的上端附近，存储沟槽MT的Y方向上的宽度为极大。以下，有时将连接层CL处的存储沟槽MT内的构造称为连接部J。
半导体部130具备在Z方向上延伸的第1半导体层131a及第2半导体层131b、以及连接于该第1半导体层131a及该第2半导体层131b的下端的半导体层133。另外，在第1半导体层131a与第2半导体层131b之间设置氧化硅(SiO2)等绝缘层134。
第1半导体层131a例如为无掺杂的多晶硅(p-Si)等的半导体层。第1半导体层131a与多个第1导电层120a相对。第1半导体层131a作为存储串MSa(图1)所包含的多个存储单元MC及漏极选择晶体管STD的沟道区域来发挥功能。
第2半导体层131b例如为无掺杂的多晶硅(p-Si)等的半导体层。第2半导体层131b与多个第2导电层120b相对。第2半导体层131b作为存储串MSb(图1)所包含的多个存储单元MC及漏极选择晶体管STD的沟道区域来发挥功能。
半导体层133与在Y方向上相邻的两个导电层121相对。半导体层133为多晶硅(p-Si)等的半导体层，作为源极选择晶体管STS(图1)的沟道区域来发挥功能。在半导体层133与导电层121之间设置氧化硅(SiO2)等的绝缘层135。
另外，半导体部130具备在Z方向上延伸的第1半导体部P1和设置于该第1半导体部的上方且在Z方向上延伸的第2半导体部P2。第1半导体部P1是半导体部130的第1存储层ML1所包含的部分，与多个导电层120相对。另外，第1半导体部P1的下端连接于布线层160。第2半导体部P2为半导体部130的第2存储层ML2所包含的部分，与多个导电层120相对。另外，第2半导体部P2的下端连接于第1半导体部P1的上端。第1半导体部P1及第2半导体部P2在与X方向交叉的截面具有大致锥状的形状。另外，虽然省略图示，但在与Y方向交叉的截面具有大致倒锥状的形状。此外，以下，对于半导体部130所包含的第1半导体层131a、第2半导体层131b及绝缘层134也同样地，有时将第1存储层ML1所包含的部分称为第1部分等，将第2存储层ML2所包含的部分称为第2部分等。这些第1部分及第2部分分别在Z方向上延伸。另外，这些第1部分的上端分别连接于第2部分的下端。
栅绝缘膜140例如如图3A所示那样层叠于半导体部130与导电层120之间。栅绝缘膜140具备沟道绝缘膜141、电荷蓄积膜142以及块绝缘膜143。沟道绝缘膜141及块绝缘膜143例如为氧化硅(SiO2)等的绝缘膜。电荷蓄积膜142例如为氮化硅(SiN)等的绝缘膜。
此外，栅绝缘膜140所包含的膜的一部分或全部，例如也可以如图3B所示那样按每个存储单元MC来设置。在图3B所示的例子中，块绝缘膜包括氧化硅(SiO2)的绝缘膜144及氧化铝(Al2O3)的绝缘膜145。绝缘膜144对于在Z方向上排列的多个存储单元MC共同设置。绝缘膜145设置于每个存储单元MC并覆盖导电层120的上表面及下表面。
栅绝缘膜140如图2所示那样以跨越第1存储层ML1、连接层CL、以及第2存储层ML2的方式设置。另外，栅绝缘膜140的一部分包含于连接部J。该部分向在Y方向上向远离半导体部130的朝向突出。不过，连接部J的构成可以适当变更。
绝缘层150例如为如图2所示那样在Z方向上延伸的大致圆柱状的绝缘层。绝缘层150的X方向及Y方向上的宽度比窄幅部mt1的Y方向上的宽度大。
绝缘层150例如为氧化硅(SiO2)等的绝缘层。此外，绝缘层150例如既可以包含多种材料，也可以包括包含与栅绝缘膜140的一部分或全部相同的构成的层叠膜。
另外，绝缘层150具备在Z方向上延伸的第1绝缘部p1和设置于该第1绝缘部p1的上方且在Z方向上延伸的第2绝缘部p2。第1绝缘部p1及第2绝缘部p2在与X方向交叉的截面上具有大致锥状的形状。另外，虽然省略图示，但在与Y方向交叉的截面上也具有大致锥状的形状。
布线层160是在X方向及Y方向上延伸的板状的导电层。布线层160例如是注入了杂质的多晶硅(p-Si)等的导电层，作为源线SL(图1)来发挥功能。此外，源线SL的构造能够适当变更。例如，源线SL也可以是基板110的表面的一部分。另外，源线SL也可以包含氮化钛(TiN)及钨(W)等的金属层。另外，源线SL既可以连接于半导体部130的下端，也可以连接于半导体部130的Y方向上的侧面。
接着，参照图2～图6对各构成的宽度、各构成之间的距离等进行说明。对于本实施方式的半导体存储装置而言，存在根据与制造方法的关系，各构成的宽度、各构成间的距离等确定为某一定的关系的情况。在图5及图6中例示了这样的关系。
如参照图2进行了说明那样，存储沟槽MT的Y方向上的宽度在YZ截面中在第1存储层ML1及第2存储层ML2的上端附近处为极大，在第1存储层ML1的下端附近处为极小。在此，如图4所示那样，在存储沟槽MT的Y方向上的内壁以大致均匀的膜厚设置有栅绝缘膜140、及第1半导体层131a或第2半导体层131b。因此，绝缘层134的Y方向上的宽度与存储沟槽MT对应，在第1存储层ML1及第2存储层ML2的上端附近处为极大，在第1存储层ML1的下端附近处为极小。在图4中例示了绝缘层134的Y方向上的宽度的极小值w1和绝缘层134的Y方向上的宽度的极大值w2。此外，当例如将第1存储层ML1中绝缘层134的Y方向上的宽度成为极大那样的Z位置设为第1位置、将第2存储层ML2中绝缘层134的Y方向上的宽度成为极大那样的Z位置设为第2位置时，图4的极小值w2为从第1位置至第2位置的范围中的最小值。
图5是与图2的A-A′线所示出的部分的截面(第1截面)对应的XY截面图。第1截面例如也可以是存储沟槽MT的Y方向上的宽度成为最小值或极小值那样的Z位置处的XY截面。另外，第1截面例如也可以是绝缘层134的Y方向上的宽度成为最小值或极小值w1(图4)那样的Z位置处的XY截面。不过，第1截面不是在存储沟槽MT的下端附近或上端附近通过那样的截面。在对第1截面进行了观察的情况下，例如，可观察到多个第1导电层120a及多个第2导电层120b中的、Y方向上的距离最小的第1导电层120a及第2导电层120b。
图6是与图2的B-B′线所示出的部分的截面(第2截面)对应的XY截面图。第2截面例如也可以是存储沟槽MT的Y方向上的宽度成为最大值或极大值那样的Z位置处的XY截面。另外，第2截面例如也可以是绝缘层134的Y方向上的宽度成为最大值或极大值w2(图4)那样的Z位置处的XY截面。不过，第2截面是第1存储层ML1或第2存储层ML2内的截面，不是连接层CL内的截面。在对第2截面进行了观察的情况下，例如，可观察到多个第1导电层120a及多个第2导电层120b中的、Y方向上的距离最大的第1导电层120a及第2导电层120b。
p(图5)示出了第1截面中的绝缘层150的中心点。中心点p例如也可以是绝缘层150的几何学上的重心。在此所说的几何学上的重心也可以是例如假定为显现于第1截面的绝缘层150的每单位面积的质量等均匀的情况下的重心。另外，也可以是由表示绝缘层150的X方向上的中心位置的X坐标和表示Y方向上的中心位置的Y坐标确定的点。另外，也可以是，将圆、椭圆、矩形或者其他形状适用于绝缘层150的轮廓线，将该适用的形状的中心点作为p。
D1(图5)是从第1截面中的中心点p至导电层120为止的最短距离。在假如从中心点p至第1导电层120a为止的最短距离和从中心点p至第2导电层120b为止的最短距离不同的情况下，例如也可以将小的一方设为D1。
D2(图6)是第2截面中的第1导电层120a与第2导电层120b的Y方向上的距离。在本实施方式中，2D1＞D2的关系成立。
另外，如图5及图6所示那样，在本实施方式中，半导体部130的X方向上的宽度W1、W1′(＜W1)分别比栅绝缘膜140的X方向上的宽度W2、W2′(＜W2)小。不过，半导体部130的宽度W1、W1′也可以分别比栅绝缘膜140的X方向上的宽度W2、W2′大。
D3(图2)是第1存储层ML1所包含的多个第1导电层120a和第2导电层120b中的、Y方向上的距离最大的第1导电层120a与第2导电层120b的Y方向上的距离。
D4(图2)是第2存储层ML2所包含的多个第1导电层120a和第2导电层120b中的、Y方向上的距离最小的第1导电层120a与第2导电层120b的Y方向上的距离。在本实施方式中，D3＞D4的关系成立。
W3(图2)是连接层CL的Z方向上的宽度(连接部J的Z方向上的宽度)。在本实施方式中，D2＞W3的关系成立。
[制造方法]
接着，参照图7～图34对本实施方式的半导体存储装置的制造方法进行说明。
如图7所示那样，在该制造方法中，在未图示的基板的上方形成布线层160。另外，在布线层160的上表面交替地层叠多个绝缘层122以及牺牲层170。牺牲层170例如由氮化硅(Si3N4)等形成。布线层160、绝缘层122以及牺牲层170的成膜例如通过CVD(Chemical VaporDeposition，化学气相沉积)等来进行。
接着，如图8及图9所示那样，在绝缘层122及牺牲层170形成存储沟槽MTa。存储沟槽MTa是上述的存储沟槽MT(图2)中的、与第1存储层ML1对应的部分。存储沟槽MTa例如通过在图7所示的构造的上表面形成在与存储沟槽MTa对应的部分具有开口的绝缘层、并以该绝缘层作为掩膜来进行RIE(Reactive Ion Etching:RIE，反应离子蚀刻)等而形成。
如图8所示那样，存储沟槽MTa在Z方向上延伸，将绝缘层122及牺牲层170在Y方向上截断，使布线层160的上表面露出。另外，存储沟槽MTa的Y方向上的宽度因Z位置而不同。
接着，如图10所示那样，在存储沟槽MTa的内部形成半导体层133、氧化硅(SiO2)等的牺牲层171、以及非晶硅(a-Si)等的牺牲层172来填埋存储沟槽MTa。半导体层133例如通过外延生长等而形成。牺牲层171例如通过氧化等而形成。牺牲层172例如通过CVD以及基于RIE的回蚀(etch back)等而形成。
此外，在该工序中，也可以在与连接层CL(图2)对应的部分拓宽存储沟槽MTa的Y方向上的宽度。该工序例如通过将牺牲层172的一部分去除而使最上层的牺牲层170的侧面露出，并利用湿法蚀刻等将最上层的牺牲层170的一部分去除来进行。之后，再次填埋牺牲层172，通过基于RIE的蚀刻等使最上层的绝缘层122的上表面露出。
接着，如图11所示那样，在图10所示的构造的上表面交替地层叠多个绝缘层122和牺牲层170。该工序例如与参照图7进行了说明的工序同样地进行。
接着，如图12所示那样，在新成膜了的多个绝缘层122及牺牲层170形成存储沟槽MTb。存储沟槽MTb是上述的存储沟槽MT(图2)中的与第2存储层ML2对应的部分。存储沟槽MTb在Z方向上延伸，将绝缘层122及牺牲层170在Y方向上截断，使牺牲层172的上表面露出。另外，存储沟槽MTb的Y方向上的宽度因Z位置而异。该工序例如与参照图8及图9进行了说明的工序同样地进行。
接着，如图13所示那样，经由存储沟槽MTb将牺牲层172及牺牲层171去除而使存储沟槽MTa的底面及侧面露出。该工序例如通过湿法蚀刻等来进行。
接着，如图14所示那样，在存储沟槽MTa及存储沟槽MTb的底面及侧面将块绝缘膜143、电荷蓄积膜142、沟道绝缘膜141、以及非晶硅膜130A成膜。该工序例如通过CVD等方法来进行。
此外，在该工序中，例如，也可以是，在与连接层CL(图2)对应的牺牲层170的Y方向上的侧面、设置于该牺牲层170的下表面的绝缘层122的上表面、以及设置于该牺牲层170的上表面的绝缘层122的下表面将块绝缘膜143、电荷蓄积膜142以及沟道绝缘膜141成膜，填埋与连接层CL对应的凹部。
接着，如图15所示那样，将成膜了的膜(143、142、141、130A)的一部分去除而使半导体层133的上表面以及绝缘层122的上表面露出。该工序例如通过RIE等来进行。
接着，如图16～图18所示那样，在半导体层133的上表面、非晶硅膜130A的侧面以及绝缘层122的上表面，将非晶硅膜130A以及绝缘层134成膜。此时，存储沟槽MTa及存储沟槽MTb的窄幅部mt1由非晶硅膜130A及绝缘层134填埋。另一方面，存储沟槽MTa及存储沟槽MTb的宽幅部mt2未由非晶硅膜130A及绝缘层134填埋。因此，在宽幅部mt2自对准地形成在Z方向上延伸的开口AH。
接着，如图19所示那样，进行热处理等，对非晶硅膜130A的结晶构造进行重整，形成多晶硅(p-Si)等的半导体层130B。
接着，如图20～图22所示那样，将绝缘层134的一部分去除，使半导体层130B在开口AH的内周面露出。该工序例如通过经由开口AH的湿法蚀刻等来进行。通过该工序，绝缘层134在X方向上被截断。
接着，如图23～图25所示那样，将半导体层130B的一部分去除，使沟道绝缘膜141在开口AH的内周面露出。该工序例如通过经由开口AH的湿法蚀刻等来进行。通过该工序，半导体层130B在X方向上被截断，形成包括第1半导体层131a和第2半导体层131b的半导体部130。
接着，如图26～图28所示那样，将沟道绝缘膜141的一部分去除，使电荷蓄积膜142在开口AH的内周面露出。该工序例如通过经由开口AH的湿法蚀刻等来进行。通过该工序，沟道绝缘膜141在X方向上被截断。
接着，如图29～图31所示那样，将电荷蓄积膜142的一部分去除，使块绝缘膜143在开口AH的内周面露出。该工序例如通过经由开口AH的湿法蚀刻等来进行。通过该工序，电荷蓄积膜142在X方向上被截断。
接着，如图32～图34所示那样，将块绝缘膜143的一部分去除，使多个绝缘层122及牺牲层170在开口AH的内周面露出。该工序例如通过经由开口AH的湿法蚀刻等来进行。通过该工序，块绝缘膜143在X方向上被截断。
接着，例如通过RIE等将半导体层133(图32)的一部分去除，使最下层的牺牲层170在开口AH的内周面露出。接着，例如通过经由开口AH的湿法蚀刻等来去除多个牺牲层170。另外，通过经由开口AH的氧化处理等在半导体层133的侧面形成绝缘层135(图2)。另外，通过经由开口AH的CVD及湿法蚀刻等，将导电层120形成于在Z方向上排列的绝缘层122之间。另外，通过CVD等在开口AH形成绝缘层150。由此，形成图2所示那样的构造。
[效果]
已知一种半导体存储装置，其具备：基板、在与该基板的表面交叉的第1方向上层叠的多个栅电极、在第1方向上延伸且与上述多个栅电极相对的半导体层、以及设置于栅电极与半导体层之间的栅绝缘膜。栅绝缘膜具备例如氮化硅膜(SiN)、浮置栅等能够存储数据的存储部。
在制造这样的半导体存储装置时，例如，将与多个栅电极对应的膜在基板上层叠多层，形成贯通该多个膜的存储孔，并在该存储孔的内周面形成栅绝缘膜及半导体层。由此，形成了形成于一个存储孔的半导体层与一个存储串对应的、所谓的环绕栅(surroundgate)型的构造。
关于这样的半导体存储装置，为了增大存储容量而提出了各种各样的方法。
例如，如果使栅电极的层叠数量增大，则能够使存储孔内的存储单元数增大。为此，例如考虑加大上述存储孔的深宽比，但有时这并不容易。
于是，例如考虑：不在与栅电极对应的所有的膜总括地设置存储孔，而将成膜及存储孔的形成分成数次来进行。由此，能够以不加大上述存储孔的深宽比的方式使栅电极的层叠数量增大。然而，例如存在如下情况：当将半导体层的成膜也分成多次来进行时，在其他工序中成膜的半导体层之间的接触电阻会变大。
于是，在本实施方式中，在图8所示的工序中进行存储沟槽MTa的加工，在图12所示的工序中进行存储沟槽MTb的加工。另外，在图14及图16所示的工序中，在位于下方的存储沟槽MTa的侧壁和位于上方的存储沟槽MTb的侧壁总括地将栅绝缘膜(141～143)及非晶硅膜130A成膜。根据这样的方法，非晶硅膜130A的成膜被总括地进行，因此能够抑制上述接触电阻等。
另外，作为用于使半导体存储装置的存储容量增大的方法，可考虑在存储孔形成两个存储串。为此，使和一方的存储串对应的多个栅电极与和另一方的存储串对应的多个栅电极电独立即可。另外，在该情况下，优选的是，使和一方的存储串对应的半导体层与和另一方的存储串对应的半导体层电独立。这是为了抑制从一方的存储串向另一方的存储串的漏电流等。
为了实现这样的构成，例如可以考虑：在X方向上形成多个存储孔，在该存储孔内将半导体层等成膜，并通过形成在X方向上延伸的沟槽来将这些半导体层等在Y方向上截断。另外，例如也可以考虑：形成在X方向上延伸的存储沟槽，在该存储沟槽内将半导体层等成膜，并在X方向上形成多个孔，由此将这些半导体层等在X方向上截断。
然而，例如在将与栅电极对应的膜的成膜及存储孔或存储沟槽的形成分成多次来进行并在此将半导体层成膜的情况下，需要总括地形成用于将该半导体层截断的沟槽和/或孔。有时这并不容易。
在此，在本实施方式中，如图9等所示那样，存储沟槽MTa及存储沟槽MTb具备在X方向上交替地配设的多个窄幅部mt1及宽幅部mt2。另外，在图14～图18所示的工序中，以窄幅部mt1被填埋且宽幅部mt2未被填埋的程度的膜厚成膜非晶硅膜130A等(141～143、130A、134)。由此，在上述宽幅部mt2的内部自对准地形成在Z方向上延伸的开口AH。因此，能够经由该开口AH适当地将半导体层130B等截断。
在此，如图16所示那样，为了填埋窄幅部mt1，优选的是，非晶硅膜130A等(141～143、130A、134)的膜厚为窄幅部mt1的Y方向上的宽度的最大值D2的一半(D2/2)以上。另外，为了将开口AH自对准地形成于宽幅部mt2，优选的是，非晶硅膜130A等(141～143、130A、134)的膜厚比从宽幅部mt2的中心点p至牺牲层170为止的最短距离D1小。因此，优选的是，在上述D2与D1之间，2D1＞D2的关系成立。
在以这样的条件制造的半导体存储装置中，在上述第1截面(图5)中的从绝缘层150的中心点p至导电层120为止的最短距离D1与第2截面(图6)中的导电层120之间的Y方向上的距离D2之间，2D1＞D2的关系成立。
另外，在参照图20～图34进行了说明的工序中，经由开口AH，绝缘层134、半导体层130B、沟道绝缘膜141、电荷蓄积膜142以及块绝缘膜143被依次截断。这些膜例如可通过湿法蚀刻等而各一层地选择性地被截断。因此，如参照图5及图6进行了说明那样，有时半导体部130的X方向上的宽度与栅绝缘膜140的X方向上的宽度不同。例如，有时半导体部130的X方向上的宽度W1、W1′分别比栅绝缘膜140的X方向上的宽度W2、W2′大。另外，例如，也有时半导体部130的宽度W1、W1′分别比栅绝缘膜140的X方向上的宽度W2、W2′小。
此外，在本实施方式中，存储沟槽MTa及存储沟槽MTb的图案化(曝光)在不同工序中进行。因此，存在如下情况：在存储沟槽MTa与存储沟槽MTb之间，X方向及Y方向上的位置错开。因此，在本实施方式中，在半导体部130的第1半导体部P1与第2半导体部P2之间设置有连接部J(图2)。由此，即使在发生了上述存储沟槽MTa与存储沟槽MTb的Y方向上的错位的情况下，也能够适当地将半导体部130的第1半导体部P1与第2半导体部P2连接。
在假如发生了这样的错位的情况下，存在所制造的半导体存储装置成为如图35所示那样的形状的情况。在此，例如，将第1半导体部P1的Y方向上的中心位置与第2半导体部P2的Y方向上的中心位置之间的距离设为D5(d1)。另外，例如，将第1绝缘部p1的Y方向上的中心位置与第2绝缘部p2的Y方向上的中心位置之间的距离设为D6(d1′)。另外，例如，将第2半导体部P2的Y方向上的中心位置与第2绝缘部p2的Y方向上的中心位置之间的距离设为D7(d2)。
在发生了存储沟槽MTa与存储沟槽MTb的错位的情况下，距离D5(d1)及距离D6(d1′)会具有同样程度的大小。另外，在存储沟槽MTa及存储沟槽MTb中，窄幅部mt1及宽幅部mt2的图案化能够总括地进行。在该情况下，距离D7(d2)几乎为零。距离D7(d2)至少比距离D5(d1)及D6(d1′)小。虽然省略图示，但是关于半导体部130的第1半导体部P1及绝缘层150的第1绝缘部p1也是同样的。
此外，连接部J的Y方向上的宽度越大，越能够抑制存储沟槽MTa与存储沟槽MTb的错位的影响。例如，存在连接部J的Y方向上的宽度比图2的距离D2大的情况。在此，在假如连接部J的Y方向上的宽度及Z方向上的宽度比在图14～图18所示的工程中成膜的非晶硅膜130A等(141～143、130A、134)大的情况下，会无法在连接层CL中填埋存储沟槽MTa的窄幅部mt1，会在此处形成开口。因此，在图20～图22所示的工序中绝缘层134会在Z方向上被截断，在图23～图25所示的工序中半导体层130B也会在Z方向上被截断。
因此，在本实施方式中，在连接层CL的Z方向上的宽度(连接部J的Z方向上的宽度)W3与第2截面中的第1导电层120a及第2导电层120b的Y方向上的距离D2之间，设置有D2＞W3的关系。由此，能够在图16～图18所示的工序中，不依赖于连接部J的Y方向上的宽度而在连接层CL中适当地填埋存储沟槽MTa的窄幅部mt1。
另外，在本实施方式中，存储沟槽MTa及存储沟槽MTb具备在X方向上交替地配设的多个窄幅部mt1及宽幅部mt2。然而，存在因加工的条件等而这样的形状被破坏的情况。尤其是在存储沟槽MTa及存储沟槽MTb的底面附近，这样的形状容易被破坏。在这样的情况下，例如可以考虑如图36所示那样，窄幅部mt1及宽幅部mt2的边界的角部被切削。在这样的情况下，例如可以考虑：在第1截面(图36)中，导电层120的与栅绝缘膜140的接触面S1与导电层120的与绝缘层150的接触面S2形成连续的曲面。
[第2实施方式]
接着，参照图37及图38对第2实施方式的半导体存储装置进行说明。此外，在以下的说明中，对于与第1实施方式相同的部分标注相同的附图标记，并省略说明。
本实施方式的半导体存储装置构成为基本上与第1实施方式相同，但是存储单元MC的电荷蓄积膜不是氮化硅膜(SiN)而是浮置栅。
例如，在图37所示的例子中，栅绝缘膜249具备沟道绝缘膜141、电荷蓄积膜242以及块绝缘膜243。电荷蓄积膜242例如是注入了磷(P)、硼(B)等杂质的多晶硅(p-Si)等的浮置栅。块绝缘膜243例如是氧化硅(SiO2)等的绝缘膜。块绝缘膜243覆盖着导电层120的上表面及下表面。电荷蓄积膜242及块绝缘膜243按每个存储单元MC被截断。
另外，例如在图38所示的例子中，栅绝缘膜240具备沟道绝缘膜141、电荷蓄积膜242以及块绝缘膜244。块绝缘膜244构成为与块绝缘膜243(图37)几乎相同，但覆盖着电荷蓄积膜242的上表面及下表面。
[制造方法]
接着，对本实施方式的半导体存储装置的制造方法进行说明。
在该制造方法中，进行例如参照图7～图13进行了说明的工序。
接着，如图39所示那样，经由存储沟槽MTa及存储沟槽MTb将牺牲层170的一部分选择性地去除，形成多个凹部。该工序例如通过湿法蚀刻等来进行。
接着，如图40所示那样，将膜173成膜而填埋上述多个凹部。在形成图37所例示出的构成的情况下，膜173是非晶硅(a-Si)等的半导体层。在形成图38所例示出的构成的情况下，膜173是包括块绝缘膜244及非晶硅(a-Si)等的半导体层的层叠膜。此外，膜173具有不填埋存储沟槽MTa及存储沟槽MTb的程度的膜厚。该工序例如通过CVD等来进行。
接着，如图41所示那样，将膜173的一部分去除而将膜173在Z方向上截断。该工序例如通过湿法蚀刻等来进行。
接着，如图42所示那样，在存储沟槽MTa及存储沟槽MTb的侧面将沟道绝缘膜141及非晶硅膜130A成膜。该工序例如通过CVD等方法来进行。该工序与例如参照图14进行了说明的工序同样地进行。
接着，进行参照图15以后的图进行了说明的工序。不过，在形成图37中例示出的构成的情况下，在形成导电层120之前，进行块绝缘膜243的成膜。由此，可以形成本实施方式的半导体存储装置。
[第3实施方式]
接着，参照图43～图45对第3实施方式的半导体存储装置进行说明。此外，在以下的说明中，对于与第1实施方式相同的部分标注相同的附图标记，并省略说明。
在第1实施方式中，在存储沟槽MT的窄幅部mt1设置有半导体部130及栅绝缘膜140，在宽幅部mt2设置有绝缘层150。与此相对，在本实施方式中，在存储沟槽MT的宽幅部mt2设置半导体部330及栅绝缘膜340，在窄幅部mt1设置绝缘层350。
在本实施方式中，在导电层120的Y方向上的两侧面中的与宽幅部mt2对应的部分设置有栅绝缘膜340，在与窄幅部mt1对应的部分设置有绝缘层350。
本实施方式的半导体部330、绝缘层334以及栅绝缘膜340构成为基本上与第1实施方式的半导体部130、绝缘层134以及栅绝缘膜140相同。然而，半导体部330、绝缘层334以及栅绝缘膜340形成在Z方向上延伸的大致圆柱状的构成。该大致圆柱状的构成的Y方向上的宽度比窄幅部mt1的Y方向上的宽度大。
接着，参照图44、图45等对各构成的宽度、各构成之间的距离等进行说明。图44是与图43的C-C′线所示出的部分的截面(第1截面)对应的截面图。图45是与图2的D-D′线所示出的部分的截面(第2截面)对应的截面图。
p(图44)示出第1截面中的半导体部330的中心点。中心点p例如可以是半导体部330的重心。另外，也可以是利用表示半导体部330的X方向上的中心位置的X坐标和表示Y方向上的中心位置的Y坐标来确定的点。另外，也可以将圆、椭圆、矩形或其他形状适用于半导体部330的轮廓线，将该适用后的形状的中心点设为p。
D1(图44)是从第1截面中的中心点p至导电层120为止的最短距离。在假如从中心点p至第1导电层120a为止的最短距离与从中心点p至第2导电层120b为止的最短距离不同的情况下，例如也可以将小的一方设为D1。
D2(图45)是第2截面中的第1导电层120a与第2导电层120b之间的Y方向上的距离。在本实施方式中，2D1＞D2的关系成立。
另外，如图44及图45所示那样，在本实施方式中，半导体部330的X方向上的宽度W1″、W1″′(＜W1″)分别比栅绝缘膜340的X方向上的宽度W2″、W2″′(＜W2″)小。不过，半导体部330的宽度W1″、W1″′也可以分别比栅绝缘膜340的X方向上的宽度W2″、W2″′大。
[制造方法]
接着，对本实施方式的半导体存储装置的制造方法进行说明。
在该制造方法中，进行例如参照图7～图12进行了说明的工序。
接着，如图46所示那样，经由存储沟槽MTb将牺牲层172去除，使存储沟槽MTa的侧面露出。该工序例如通过湿法蚀刻等来进行。
接着，如图47及图48所示那样，在存储沟槽MTa及存储沟槽MTb的内部将牺牲膜174成膜。此时，存储沟槽MTa及存储沟槽MTb的窄幅部mt1由牺牲膜174填埋。另一方面，存储沟槽MTa及存储沟槽MTb的宽幅部mt2不由牺牲膜174填埋。因此，可以在宽幅部mt2自对准地形成在Z方向上延伸的存储孔MH。
接着，如图49及图50所示那样，将牺牲膜174的一部分去除，使多个绝缘层122及牺牲层170在存储孔MH的内周面露出。另外，将牺牲层171去除，使半导体层133在存储孔MH的底面露出。该工序例如通过经由存储孔MH的湿法蚀刻等来进行。
接着，如图51所示那样，在存储孔MH的底面及侧面将块绝缘膜343、电荷蓄积膜342、沟道绝缘膜341以及非晶硅膜330A成膜。该工序例如通过CVD等方法来进行。
接着，进行参照图15～图18进行了说明了的工序，形成如图52及图53所示那样的构造。不过，在参照图16～图18进行了说明的工序中，由绝缘层334使存储孔MH的上端部分闭塞。因此，绝缘层134等膜(343、342、341、330A、334)的膜厚被调整成比存储孔MH上端的半径大。
接着，如图54所示那样，将绝缘层334及非晶硅膜330A的一部分去除，使牺牲膜174的上表面露出。该工序例如通过RIE等来进行。
接着，如图55及图56所示那样，将牺牲膜174去除而形成开口AH′。开口AH′是在Z方向上延伸且使块绝缘膜343的侧面露出的开口。该工序例如通过湿法蚀刻等来进行。
接着，如图57所示那样，经由开口AH′将块绝缘膜343、电荷蓄积膜342、沟道绝缘膜341以及非晶硅膜330A的一部分去除，将这些膜在Y方向上截断。该工序例如通过经由开口AH′的湿法蚀刻等来进行。
接着，例如进行热处理等，重整非晶硅膜330A的结晶构造，形成多晶硅(p-Si)等的半导体部330。这以后的工序与第1实施方式同样地进行。由此，可形成如图43所示那样的构造。
[其他实施方式]
在第3实施方式中，存储单元MC的电荷蓄积层为氮化硅膜(SiN)。然而，在第3实施方式中，也可以使用浮置栅来作为电荷蓄积层。
另外，第1～第3实施方式的半导体存储装置具备第1存储层ML1及第2存储层ML2(图2)。然而，半导体存储装置也可以具备在Z方向上配设的3个以上的存储层。在该情况下，也可以是，连接层CL分别设置于在Z方向上相邻的两个存储层之间。
[其他]
对本发明的几个实施方式进行了说明，但是这些实施方式是作为例子提出的，并不旨在限定发明的范围。这些新的实施方式能够以其他的各种各样的形态来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式和/或其变形包含于发明的范围和/或主旨，并且包含于权利要求书所记载的发明及其等同的范围。

Claims (13)

1.一种半导体存储装置，具备：
基板；
第1层叠体，其包括在与所述基板的表面交叉的第1方向上层叠的多个第1导电层；
第2层叠体，其包括在所述第1方向上层叠的多个第2导电层，并且在与所述第1方向交叉的第2方向上与所述第1层叠体相邻；
多个半导体部，其设置于所述第1层叠体与所述第2层叠体之间，在与所述第1方向及所述第2方向交叉的第3方向上配设，并且具备与所述多个第1导电层相对的第1半导体层、与所述多个第2导电层相对的第2半导体层以及设置于所述第1半导体层与所述第2半导体层之间的第1绝缘层；
第1存储部，其在所述第1导电层与所述第1半导体层之间存储信息；
第2存储部，其在所述第2导电层与所述第2半导体层之间存储信息；以及
第2绝缘层，其设置于在所述第3方向上相邻的所述半导体部之间，
所述第1绝缘层的所述第2方向上的宽度，在所述第1方向上的第1位置处以及所述第1方向上的与所述第1位置不同的第2位置处为极大，
若将与所述第1方向交叉且所述第1绝缘层的所述第2方向上的宽度在所述第1位置与所述第2位置之间的范围内最小的至少一个截面设为第1截面，
将该第1截面中的从所述第2绝缘层的几何学上的重心到所述第1层叠体或所述第2层叠体为止的最短距离设为D1，
将与所述第1方向交叉且所述第1绝缘层的所述第2方向上的宽度最大的至少一个截面设为第2截面，并且
将该第2截面中的所述第1层叠体的与预定的所述半导体部相对的相对面和所述第2层叠体的与所述预定的半导体部相对的相对面之间的距离设为D2，
则2D1＞D2成立。
2.根据权利要求1所述的半导体存储装置，
所述第1绝缘层的所述第2方向上的宽度在所述第1方向上的多个位置处为极大，
所述第1绝缘层的所述第2方向上的宽度为极大的所述多个位置中的、离所述基板最近的位置为所述第1位置，离所述基板最远的位置为所述第2位置。
3.根据权利要求1所述的半导体存储装置，
所述第1绝缘层具备在所述第1方向上延伸的第1绝缘部和与所述第1绝缘部相比离所述基板较远地在所述第1方向上延伸的第2绝缘部，
所述第2绝缘层具备在所述第1方向上延伸的第3绝缘部和与所述第3绝缘部相比离所述基板较远地在所述第1方向上延伸的第4绝缘部，
若将所述第1绝缘部的所述第2方向上的中心位置与所述第2绝缘部的所述第2方向上的中心位置之间的距离设为d1，并且
将所述第2绝缘部的所述第2方向上的中心位置与所述第4绝缘部的所述第2方向上的中心位置在所述第2方向上的距离设为d2，
则d1＞d2成立。
4.根据权利要求1所述的半导体存储装置，
所述第1绝缘层具备在所述第1方向上延伸的第1绝缘部和与所述第1绝缘部相比离所述基板较远地在所述第1方向上延伸的第2绝缘部，
所述第2绝缘层具备在所述第1方向上延伸的第3绝缘部和与所述第3绝缘部相比离所述基板较远地在所述第1方向上延伸的第4绝缘部，
所述第1绝缘部连接于所述第2绝缘部，
所述第3绝缘部连接于所述第4绝缘部。
5.根据权利要求1所述的半导体存储装置，
在所述第1截面，所述第1层叠体及所述第2层叠体中的至少一方具备：
与所述半导体部相对的第1面；和
与所述第2绝缘层接触的第2面，
所述第1面及所述第2面形成连续的曲面。
6.根据权利要求1所述的半导体存储装置，具备：
第3绝缘层，其设置于所述第1层叠体与所述第1半导体层之间，包括所述第1存储部；和
第4绝缘层，其设置于所述第2层叠体与所述第2半导体层之间，包括所述第2存储部，
所述第2截面中的所述距离D2为从所述第1层叠体与所述第3绝缘层的界面到所述第2层叠体与所述第4绝缘层的界面为止的距离。
7.根据权利要求1所述的半导体存储装置，
所述半导体部具备：在所述第1方向上延伸的第1部分；与所述第1部分相比离所述基板较远地在所述第1方向上延伸的第2部分；以及连接部，其连接于所述第1部分的与所述基板相反侧的端部以及所述第2部分的所述基板侧的端部，该连接部的所述第2方向上的宽度比所述第1部分及所述第2部分的所述第2方向上的最大宽度大，
若将所述连接部的所述第1方向上的宽度设为W3，
则D2＞W3成立。
8.根据权利要求1所述的半导体存储装置，
所述第1存储部是设置于所述第1层叠体与所述第1半导体层之间的绝缘性的第1电荷蓄积膜，
所述第2存储部是设置于所述第2层叠体与所述第2半导体层之间的绝缘性的第2电荷蓄积膜。
9.根据权利要求1所述的半导体存储装置，
所述第1存储部是所述第1层叠体所包含的第1浮置栅，
所述第2存储部是所述第2层叠体所包含的第2浮置栅。
10.一种半导体存储装置，具备：
基板；
第1层叠体，其包括在与所述基板的表面交叉的第1方向上层叠的多个第1导电层；
第2层叠体，其包括在所述第1方向上层叠的多个第2导电层，并且在与所述第1方向交叉的第2方向上与所述第1层叠体相邻；
多个半导体部，其设置于所述第1层叠体与所述第2层叠体之间，在与所述第1方向及所述第2方向交叉的第3方向上配设，并且具备与所述多个第1导电层相对的第1半导体层、与所述多个第2导电层相对的第2半导体层以及设置于所述第1半导体层与所述第2半导体层之间的第1绝缘层；
第1存储部，其在所述第1导电层与所述第1半导体层之间存储信息；
第2存储部，其在所述第2导电层与所述第2半导体层之间存储信息；以及
第2绝缘层，其设置于在所述第3方向上相邻的两个半导体部之间，
所述第1绝缘层具备在所述第1方向上延伸的第1绝缘部和与所述第1绝缘部相比离所述基板较远地在所述第1方向上延伸的第2绝缘部，
所述第2绝缘层具备在所述第1方向上延伸的第3绝缘部和与所述第3绝缘部相比离所述基板较远地在所述第1方向上延伸的第4绝缘部，
若将所述第1绝缘部的所述第2方向上的中心位置与所述第2绝缘部的所述第2方向上的中心位置之间的距离设为d1，并且
将所述第2绝缘部的所述第2方向上的中心位置与所述第4绝缘部的所述第2方向上的中心位置在所述第2方向上的距离设为d2，
则d1＞d2成立。
11.根据权利要求10所述的半导体存储装置，
所述第1绝缘部连接于所述第2绝缘部，
所述第3绝缘部连接于所述第4绝缘部。
12.根据权利要求10所述的半导体存储装置，
所述第1存储部是设置于所述第1层叠体与所述第1半导体层之间的绝缘性的第1电荷蓄积膜，
所述第2存储部是设置于所述第2层叠体与所述第2半导体层之间的绝缘性的第2电荷蓄积膜。
13.根据权利要求10所述的半导体存储装置，
所述第1存储部是所述第1层叠体所包含的第1浮置栅，
所述第2存储部是所述第2层叠体所包含的第2浮置栅。
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