CN113517298A - 三维存储器、其制作方法及具有其的存储系统 - Google Patents
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Abstract
本申请提供了一种三维存储器、其制作方法及具有其的存储系统。该制作方法包括以下步骤：提供衬底，衬底上具有堆叠体；在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线；在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构。通过将顶部选择栅切线的制作工序移至填充控制栅结构的步骤之前，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，进而有利于器件存储密度的提升。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种三维存储器、其制作方法及具有其的存储系统。
背景技术
在目前3D NAND存储器中，通过设置具有分区的顶部选择栅(Top SelectiveGate，TSG)，能够获得对各个指存储区(finger)以及存储串(string)更为精确的控制，顶部选择栅切线(Top Select Gate Cut，TSG Cut)作为隔离结构，对顶部选择栅进行分隔，以获得各个选择栅的分区结构。目前，通常在相邻两个栅极隔槽之间设置9孔沟道阵列(9HoleArray Channel Hole)，对应于一个顶部选择栅，顶部选择栅通过1个顶部选择栅切线而被分割为两部分。将9孔沟道阵列增加到更多的孔可以明显减少栅极隔槽的数量，被认为是一种可以提高3D NAND存储密度的方法。
然而，若在形成沟道通孔之前先形成顶部选择栅切线，容易出现顶部选择栅切线的位置偏移而导致的与一侧沟道通孔之间的距离过小的情况，上述问题会导致后续控制栅结构的填充困难，从而影响顶部选择栅切线的电压(Vt)发生变化。并且，若将顶部选择栅切线的制作步骤移到填充控制栅结构的步骤之后，由于形成控制栅结构的步骤通常包括沉积多层不同种类的材料如高K介质、TiN和W，为了形成顶部选择栅切线，除了隔离层之外还需要对上述各层以及沟道通孔中的多晶硅插塞(Poly Silicon Plug)进行刻蚀，这会导致顶部选择栅切线的制作工艺困难；并且，若在堆叠体中为顶部选择栅切线预留空间，则会存在以下问题：1、形成控制栅结构的工艺气体气流不均，在预留空间会更多，影响控制栅结构的形成；2、形成控制栅结构的工艺气体会腐蚀多晶硅插塞；3、去除牺牲层的工艺中，由于预留区域中具有更多的牺牲层，导致工艺更复杂。上述问题，导致难以进一步增加9孔沟道阵列中沟道孔列的数量，从而影响器件存储密度的提升。
发明内容
本申请的主要目的在于提供一种三维存储器、其制作方法及具有其的存储系统，以解决现有技术中三维存储器的存储密度难以进一步提升的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种存储器的制作方法，包括以下步骤：提供衬底，衬底上具有堆叠体；在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线；在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构。
进一步地，导电介质层为多晶硅层，多晶硅层的厚度大于
；或导电介质层为掺杂多晶硅层。
进一步地，顶部选择栅切线的延伸方向与沟道孔列的延伸方向相同。
进一步地，堆叠体包括沿远离衬底的方向交替层叠的多层牺牲层和多层隔离层。
进一步地，在形成沟道结构的步骤之后，制作方法还包括以下步骤：将牺牲层置换为控制栅结构，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底的多个共源极，多排沟道孔列位于相邻共源极之间。
进一步地，在形成顶部选择栅切线的步骤之前，制作方法还包括在导电介质层上形成第一绝缘层的步骤，形成顶部选择栅切线的步骤包括：形成顺序贯穿第一绝缘层和导电介质层至堆叠体的顶部选择栅开口；形成覆盖第一绝缘层的第二绝缘层，第二绝缘层中的部分填充于顶部选择栅开口中形成顶部选择栅切线。
根据本申请的另一方面，提供了一种三维存储器，包括：衬底，衬底上具有栅极堆叠结构和导电介质层，导电介质层位于栅极堆叠结构远离衬底的一侧，栅极堆叠结构和导电介质层中具有贯穿至衬底的多排沟道孔列，栅极堆叠结构包括沿远离衬底的方向交替的多层控制栅结构和多层隔离层；沟道结构，设置于沟道孔列中的沟道通孔中；顶部选择栅切线，贯穿导电介质层至栅极堆叠结构。
进一步地，导电介质层为多晶硅层，多晶硅层的厚度大于
；或导电介质层为掺杂多晶硅层。
进一步地，顶部选择栅切线的延伸方向与沟道孔列的延伸方向相同。
进一步地，三维存储器还包括：共源极，设置于栅极堆叠结构中并贯穿至衬底，多排沟道孔列位于相邻共源极之间。
进一步地，三维存储器还包括：第一绝缘层，覆盖于导电介质层上；顶部选择栅开口，顺序贯穿第一绝缘层和导电介质层至栅极堆叠结构，顶部选择栅切线位于顶部选择栅开口中。
根据本申请的另一方面，还提供了一种存储系统，包括控制器和上述的三维存储器，控制器耦合至三维存储器，并控制三维存储器存储数据。
应用本申请的技术方案，提供了一种三维存储器的制作方法，该制作方法中先在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线，然后再在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构，从而通过引入上述导电介质层并形成贯穿的顶部选择栅切线，使得顶部选择栅切线与沟道通孔之间为导电介质层而并非堆叠体，顶部选择栅切线与沟道通孔之间距离不会对后续置换控制栅结构的工艺带来影响，通过将顶部选择栅切线的制作工序移至填充控制栅结构的步骤之前，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，进而有利于器件存储密度的提升。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了在本申请实施方式所提供的一种三维存储器的制作方法中，在堆叠体上形成导电介质层后基体的局部剖面结构示意图；
图2示出了在图1所示的导电介质层中形成贯穿至堆叠体的顶部选择栅开口后基体的局部剖面结构示意图；
图3示出了在图2所示的顶部选择栅开口中形成顶部选择栅切线后基体的局部俯视结构示意图；
图4示出了形成贯穿至图3所示的衬底的多排沟道孔列并在各沟道孔列中的沟道通孔中形成沟道结构后基体的局部剖面结构示意图，其中，各排沟道孔列的延伸方向与顶部选择栅切线的延伸方向相同；
图5中的A区域示出了图4所示的基体的局部剖面结构示意图；
图6示出了在本申请实施方式所提供的一种三维存储器的局部俯视结构示意图；
图7中示出了图6所示的基体中A＇区域的剖面结构示意图；
图8示出了在本申请实施方式所提供的另一种三维存储器的局部俯视结构示意图；
图9示出了在本申请实施方式所提供的存储系统的连接关系示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、堆叠体；210、牺牲层；220、隔离层；230、控制栅结构；30、沟道孔列；301、沟道通孔；310、沟道结构；311、功能层；312、沟道层；313、介电填充层；40、导电介质层；410、顶部选择栅开口；50、顶部选择栅切线；510、第二绝缘层；60、共源极；70、第一绝缘层；1000、三维存储器；2000、控制器；3000、主机；20000、存储系统。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中三维存储器存在存储密度难以进一步提升的问题。本申请的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，包括以下步骤：提供衬底，衬底上具有堆叠体；在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线；在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构。
上述制作方法中先在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线，然后再在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构，从而通过引入上述导电介质层并形成贯穿的顶部选择栅切线，使得顶部选择栅切线与沟道通孔之间为导电介质层而并非堆叠体，顶部选择栅切线与沟道通孔之间距离不会对后续置换控制栅结构的工艺带来影响，通过将顶部选择栅切线的制作工序移至填充控制栅结构的步骤之前，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，进而有利于器件存储密度的提升。
下面将结合附图更详细地描述根据本申请提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供衬底10，该衬底10上具有堆叠体20，上述堆叠体20可以包括沿远离衬底10的方向交替层叠的多层牺牲层210和多层隔离层220，如图1所示。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述牺牲层210和上述隔离层220可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层210和上述隔离层220的层数，上述隔离层220可以为SiO2，上述牺牲层210可以为SiN，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述牺牲层210和上述隔离层220的种类进行合理选取。
在提供具有堆叠体20的衬底10的步骤之后，在堆叠体20上形成导电介质层40，并形成由导电介质层40贯穿至堆叠体20的顶部选择栅切线50，如图2和图3所示。
在一种优选的实施方式中，上述导电介质层40为多晶硅层，多晶硅层的厚度大于
。满足上述较厚的多晶硅层在一定程度上弥补了多晶硅材料电阻率较低的问题。上述导电介质层40还可以为掺杂多晶硅层，通过掺杂以进一步提高多晶硅材料的电导率。需要注意的是，上述导电介质层40并不局限于上述优选的种类，如还可以选择特有金属形成导电介质层40，以保证上述导电介质层40的电导率。
在一种优选的实施方式中，形成由导电介质层40贯穿至堆叠体20的顶部选择栅切线50的步骤包括：在导电介质层40中形成贯穿至堆叠体20的顶部选择栅开口410；在衬底10上沉积绝缘材料，以形成第二绝缘层510，第二绝缘层510中的部分绝缘材料填充在顶部选择栅开口410中，以形成顶部选择栅切线50。
更为优选地，在形成顶部选择栅切线50的步骤之前，制作方法还包括在导电介质层40上形成第一绝缘层70的步骤，此时，形成顶部选择栅切线50的步骤包括：形成顺序贯穿第一绝缘层70和导电介质层40至堆叠体的顶部选择栅开口410；形成覆盖第一绝缘层70的第二绝缘层510，第二绝缘层510中的部分填充于顶部选择栅开口410中形成顶部选择栅切线50。
在上述优选的实施方式中，顶部选择栅开口410可以通过光刻工艺形成，具体地，可以在导电介质层40表面形成图形化光刻胶层，并以图形化光刻胶层为掩膜刻蚀导电介质层40，以形成贯穿至衬底10的上述顶部选择栅开口410，然后去除上述图形化光刻胶层。
在上述优选的实施方式中，形成第一绝缘层70和第二绝缘层510的绝缘材料可以为现有技术中用于形成顶部选择栅切线50的常规的绝缘材料，如氧化硅。
在形成上述贯穿至堆叠体20的顶部选择栅切线50的步骤之后，在堆叠体20和导电介质层40中形成贯穿至衬底10的多排沟道孔列30，并在各排沟道孔列30中的沟道通孔301中形成沟道结构310，如图4所示。
在一种优选的实施方式中，上述各排沟道孔列30的延伸方向与顶部选择栅切线50的延伸方向相同。
在一种优选的实施方式中，相邻的各排沟道孔列30交错设置。
在一种优选的实施方式中，各排沟道孔列30中沟道通孔301的数量相同。
上述在各沟道孔列30中的沟道通孔301中形成沟道结构310的步骤可以包括：在沟道孔底部形成外延层；在沟道通孔301的侧壁上顺序沉积形成功能层311和沟道层312，沟道层312贯穿功能层311并与外延层相接触。在沟道通孔301中形成介电填充层313，介电填充层313位于沟道层312远离功能层311的一侧，得到贯穿至衬底的沟道结构310，如图2所示。在其他实施例中，也可以不包括外延层，沟道层贯穿功能层与衬底相接触。
在一种优选的实施方式中，形成上述功能层311的步骤包括：在沟道通孔301的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层和隧穿层。
本领域技术人员可以根据现有技术对上述功能层311、沟道层312以及介电填充层313的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电子捕获层的材料可以为SiN，隧穿层和介电填充层313的材料可以为SiO2，沟道层312的材料可以为多晶硅。本领域技术人员可以采用现有技术中常规的沉积工艺形成上述沟道结构310，在此不再赘述。
在形成上述沟道结构310的步骤之后，本申请的制作方法还包括以下步骤：将牺牲层210置换为控制栅结构230，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底10的多个共源极60，多排沟道孔列30位于相邻共源极60之间，如图4和图5所示。
在一种优选的实施方式中，形成上述控制栅结构230和上述共源极60的步骤包括：在堆叠体20中形成贯穿至衬底10的栅极隔槽，以使牺牲层210能够具有裸露的端面，多个沟道孔列30位于相邻栅极隔槽之间；然后从上述裸露端面开始采用刻蚀液对牺牲层210进行湿法刻蚀，以去除牺牲层210，并在对应牺牲层210的位置形成控制栅结构230；在栅极隔槽中形成共源极60。
在上述优选的实施方式中，通过去除牺牲层210，能够在去除牺牲层210的位置形成由横向延伸的沟道，然后以上述沟道作为沉积通道沉积栅极材料，以得到栅极层，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
上述控制栅结构230还可以包括高K介质层，在形成上述栅极层之前，可以先在沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成控制栅结构230。
根据本发明的另一方面，还提供了一种三维存储器，如图6至图8所示，包括衬底10、沟道结构310和顶部选择栅切线50，上述衬底10上具有栅极堆叠结构和导电介质层40，导电介质层40位于栅极堆叠结构远离衬底10的一侧，栅极堆叠结构和导电介质层40中具有贯穿至衬底10的多排沟道孔列30，栅极堆叠结构包括沿远离衬底10的方向交替的多层控制栅结构230和多层隔离层220；沟道结构310设置于沟道孔列30中的沟道通孔301中；顶部选择栅切线50贯穿导电介质层40至栅极堆叠结构。
上述三维存储器中通过引入上述导电介质层以及贯穿至栅极堆叠结构的顶部选择栅切线，使得顶部选择栅切线与沟道通孔之间为导电介质层而并非堆叠体，顶部选择栅切线与沟道通孔之间距离不会对后续置换控制栅结构的工艺带来影响，通过将顶部选择栅切线的制作工序移至填充控制栅结构的步骤之前，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，进而有利于器件存储密度的提升。
图6和图7中示出了各排沟道孔列30与顶部选择栅切线50一一对应设置，但并不局限于上述设置关系，图8中示出了另一种沟道孔列30与顶部选择栅切线50的位置关系。
在本发明的上述三维存储器中，顶部选择栅切线50可以通过沉积现有技术中常规的绝缘氧化物形成，如二氧化硅。
在一种优选的实施方式中，上述各排沟道孔列30的延伸方向与顶部选择栅切线50的延伸方向相同。
在一种优选的实施方式中，相邻的各排沟道孔列30交错设置。
在一种优选的实施方式中，各排沟道孔列30中沟道通孔301的数量相同。
在本发明的上述三维存储器中，衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
在本发明的上述三维存储器中，沟道结构310可以包括顺序形成于沟道通孔301的侧壁上的功能层311和沟道层312，沟道层312位于功能层311远离沟道通孔301侧壁的一侧。
上述沟道结构310还可以包括填充于沟道通孔301中的介电填充层313，介电填充层313位于沟道层312远离功能层311的一侧。
在一种优选的实施方式中，上述功能层311包括在沟道通孔301的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层和隧穿层。
本发明的上述三维存储器还可以包括共源极60，共源极60设置于栅极堆叠结构中并贯穿至衬底10，多排沟道孔列30位于相邻共源极60之间，如图6或图8所示。
本发明的上述三维存储器还可以包括第一绝缘层70，如图7所示，第一绝缘层70和导电介质层40中具有贯穿至栅极堆叠结构的顶部选择栅开口410，上述顶部选择栅切线50位于顶部选择栅开口410中。
根据本发明另一方面，还提供了一种存储系统20000，图9是根据本发明实施方式的存储系统20000的内部框图。如图9所示，存储系统20000可包括三维存储器1000和控制器2000。
三维存储器1000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。
控制器2000可通过通道CH控制三维存储器1000，并且三维存储器1000可响应于来自主机3000的请求基于控制器2000的控制而执行操作。三维存储器1000可通过通道CH从控制器2000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器1000可对由地址选择的区域执行与命令相对应的内部操作。
在一些实施方式中，上述存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
上述制作方法中先在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线，然后再在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构，从而通过引入上述导电介质层并形成贯穿的顶部选择栅切线，使得顶部选择栅切线与沟道通孔之间为导电介质层而并非堆叠体，顶部选择栅切线与沟道通孔之间距离不会对后续置换控制栅结构的工艺带来影响，通过将顶部选择栅切线的制作工序移至填充控制栅结构的步骤之前，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，进而有利于器件存储密度的提升。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种存储器的制作方法，其特征在于，包括以下步骤：
提供衬底，所述衬底上具有堆叠体；
在所述堆叠体上形成导电介质层，并形成由所述导电介质层贯穿至所述堆叠体的顶部选择栅切线；
在所述堆叠体和所述导电介质层中形成贯穿至所述衬底的多排沟道孔列，并在各排所述沟道孔列中的沟道通孔中形成沟道结构。
2.根据权利要求1所述的制作方法，其特征在于，
所述导电介质层为多晶硅层，所述多晶硅层的厚度大于
或
所述导电介质层为掺杂多晶硅层。
3.根据权利要求1所述的制作方法，其特征在于，所述顶部选择栅切线的延伸方向与所述沟道孔列的延伸方向相同。
4.根据权利要求1至3中任一项所述的制作方法，其特征在于，所述堆叠体包括沿远离所述衬底的方向交替层叠的多层牺牲层和多层隔离层。
5.根据权利要求4所述的制作方法，其特征在于，在形成所述沟道结构的步骤之后，所述制作方法还包括以下步骤：
将所述牺牲层置换为控制栅结构，以形成栅极堆叠结构，在所述栅极堆叠结构中形成贯穿至所述衬底的多个共源极，多排所述沟道孔列位于相邻所述共源极之间。
6.根据权利要求1至3中任一项所述的制作方法，其特征在于，在形成所述顶部选择栅切线的步骤之前，所述制作方法还包括在所述导电介质层上形成第一绝缘层的步骤，形成所述顶部选择栅切线的步骤包括：
形成顺序贯穿所述第一绝缘层和所述导电介质层至所述堆叠体的顶部选择栅开口；
形成覆盖所述第一绝缘层的第二绝缘层，所述第二绝缘层中的部分填充于所述顶部选择栅开口中形成所述顶部选择栅切线。
7.一种三维存储器，其特征在于，包括：
衬底，所述衬底上具有栅极堆叠结构和导电介质层，所述导电介质层位于所述栅极堆叠结构远离所述衬底的一侧，所述栅极堆叠结构和所述导电介质层中具有贯穿至所述衬底的多排沟道孔列，所述栅极堆叠结构包括沿远离所述衬底的方向交替的多层控制栅结构和多层隔离层；
沟道结构，设置于所述沟道孔列中的沟道通孔中；
顶部选择栅切线，贯穿所述导电介质层至所述栅极堆叠结构。
8.根据权利要求7所述的三维存储器，其特征在于，
所述导电介质层为多晶硅层，所述多晶硅层的厚度大于
或
所述导电介质层为掺杂多晶硅层。
9.根据权利要求7所述的三维存储器，其特征在于，所述顶部选择栅切线的延伸方向与所述沟道孔列的延伸方向相同。
10.根据权利要求7至9中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：
共源极，设置于所述栅极堆叠结构中并贯穿至所述衬底，多排所述沟道孔列位于相邻所述共源极之间。
11.根据权利要求7至9中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：
第一绝缘层，覆盖于所述导电介质层上；
顶部选择栅开口，顺序贯穿所述第一绝缘层和所述导电介质层至所述栅极堆叠结构，所述顶部选择栅切线位于所述顶部选择栅开口中。
12.一种存储系统，其特征在于，包括控制器和权利要求7至11中任一项所述的三维存储器，所述控制器耦合至所述三维存储器，并控制所述三维存储器存储数据。
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Citations (5)
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|---|---|---|---|---|
| US20150255485A1 (en) * | 2014-03-05 | 2015-09-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device |
| CN107527918A (zh) * | 2017-08-31 | 2017-12-29 | 长江存储科技有限责任公司 | 一种3d nand存储器存储单元结构及其制造方法 |
| CN107731832A (zh) * | 2017-08-24 | 2018-02-23 | 长江存储科技有限责任公司 | 一种顶层选择栅切线的刻蚀工艺方法 |
| CN110176461A (zh) * | 2019-06-17 | 2019-08-27 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
| US20190267461A1 (en) * | 2018-02-27 | 2019-08-29 | Sandisk Technologies Llc | Three-dimensional memory device with self-aligned drain select level isolation structures and method of making thereof |
-
2021
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150255485A1 (en) * | 2014-03-05 | 2015-09-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device |
| CN107731832A (zh) * | 2017-08-24 | 2018-02-23 | 长江存储科技有限责任公司 | 一种顶层选择栅切线的刻蚀工艺方法 |
| CN107527918A (zh) * | 2017-08-31 | 2017-12-29 | 长江存储科技有限责任公司 | 一种3d nand存储器存储单元结构及其制造方法 |
| US20190267461A1 (en) * | 2018-02-27 | 2019-08-29 | Sandisk Technologies Llc | Three-dimensional memory device with self-aligned drain select level isolation structures and method of making thereof |
| CN110176461A (zh) * | 2019-06-17 | 2019-08-27 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
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