CN114695371A - 三维存储器、其制作方法以及具有其的存储系统 - Google Patents
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Abstract
本发明提供了一种三维存储器、其制作方法以及具有其的存储系统。该制作方法包括以下步骤：提供半导体衬底，半导体衬底具有第一表面，对第一表面进行刻蚀形成具有凸起部的第二表面；在第二表面上形成堆叠体；刻蚀堆叠体，以在堆叠体中形成贯穿至凸起部的沟道通孔；在沟道通孔中形成与凸起部接触的存储结构。本发明通过使半导体衬底的凸起部直接与存储结构接触，避免了现有技术中SEG工艺对衬底表面清洁度的需求而导致的工艺成本增加。此外，上述制作方法还能够避免现有技术中SEG工艺形成外延层中存在孔洞而造成的器件漏电问题。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储器、其制作方法以及具有其的存储系统。
背景技术
闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(BitCost)，进一步提出了3D NAND存储器。
在3D NAND存储器的制备工艺中，通常在硅衬底上形成堆叠结构，并对堆叠结构刻蚀形成沟道通孔，进一步刻蚀以贯穿至衬底中形成硅槽，然后在硅槽表面进行硅的选择性外延生长(SEG)形成外延层。然而，上述外延工艺对衬底表面的洁净度要求很高，导致工艺成本较高。
发明内容
本发明的主要目的在于提供一种三维存储器、其制作方法以及具有其的存储系统，以解决现有技术中存储器的工艺成本较高的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：提供半导体衬底，半导体衬底具有第一表面，对第一表面进行刻蚀形成具有凸起部的第二表面；在第二表面上形成堆叠体；刻蚀堆叠体，以在堆叠体中形成贯穿至凸起部的沟道通孔；在沟道通孔中形成与凸起部接触的存储结构。
进一步地，第一表面进行刻蚀形成具有凸起部的第二表面的步骤包括：在第一表面覆盖掩膜材料层；将掩膜材料层图形化，以形成掩膜层；通过掩膜层刻蚀半导体衬底，以在半导体衬底中与掩膜层对应的位置形成凸起部。
进一步地，第二表面具有多个凸起部，在第二表面上形成堆叠体的步骤包括：第二表面具有多个凸起部，在第二表面上形成堆叠体的步骤包括：在位于相邻凸起部之间的第二表面上形成交替层叠的至少一层第一牺牲层和至少一层第一隔离层，以形成第一堆叠结构；在凸起部和第一堆叠结构上形成交替层叠的多层第二牺牲层和多层第二隔离层，以形成第二堆叠结构。
进一步地，在沟道通孔中形成存储结构的步骤包括：在沟道通孔的侧壁上形成功能层；在沟道通孔中形成覆盖功能层的沟道层，以使沟道层与凸起部接触；在沟道通孔中形成介电填充层，以使沟道层包裹介电填充层。
进一步地，在沟道通孔的侧壁上形成功能层的步骤包括：在沟道通孔的侧壁上顺序形成的电荷阻挡层、电子捕获层和隧穿层，电荷阻挡层、电子捕获层和隧穿层沿远离沟道通孔的侧壁的方向层叠设置。
进一步地，凸起部具有与沟道层接触的第一接触面，沟道层具有与第一接触面接触的第二接触面，第二接触面在第一接触面上的投影位于第一接触面中。
进一步地，在沟道通孔中形成与凸起部接触的存储结构的步骤之后，制作方法还包括以下步骤：将第一牺牲层和第二牺牲层置换为栅极结构，以形成栅极堆叠结构，其中，由第一牺牲层置换的栅极结构为底部选择栅。
进一步地，将第一牺牲层和第二牺牲层置换为栅极结构的步骤包括：在堆叠体中形成贯穿至半导体衬底的栅极隔槽，并去除第一牺牲层和第二牺牲层；在对应第一牺牲层和第二牺牲层的位置形成栅极结构，栅极结构包括对应第一牺牲层的底部选择栅；在栅极隔槽中填充介质材料。
根据本发明的另一方面，提供了一种三维存储器，包括：半导体衬底，半导体衬底的表面具有凸起部；栅极堆叠结构，设置于半导体衬底的具有凸起部的表面，且栅极堆叠结构中具有贯穿至凸起部的沟道通孔；沟道结构，设置于沟道通孔中并与凸起部接触。
进一步地，半导体衬底具有多个凸起部，栅极堆叠结构包括沿远离半导体衬底的方向交替层叠的多层栅极结构和多层隔离层，多层栅极结构中的至少一层栅极结构为底部选择栅，底部选择栅位于相邻凸起部之间。
进一步地，沟道结构包括：功能层，设置于沟道通孔的侧壁上；沟道层，覆盖功能层并与凸起部接触；介电填充层，设置于沟道通孔中，且沟道层包裹介电填充层。
进一步地，功能层包括顺序层叠在沟道通孔的侧壁上的电荷阻挡层、电子捕获层和隧穿层。
进一步地，凸起部具有与沟道层接触的第一接触面，沟道层具有与第一接触面接触的第二接触面，第二接触面在第一接触面上的投影位于第一接触面中。
进一步地，半导体衬底为硅衬底，沟道层为多晶硅层。
根据本发明的另一方面，还提供了一种存储系统，包括控制器和三维存储器，三维存储器被配置为存储数据，控制器耦合到三维存储器并被配置为控制三维存储器，三维存储器由上述的三维存储器的制作方法制备而成，或三维存储器为上述的三维存储器。
应用本发明的技术方案，提供了一种三维存储器的制作方法，该方法在提供具有第一表面的半导体衬底后，将其第一表面形成具有凸起部的第二表面，并在该第二表面上形成堆叠体，然后刻蚀堆叠体，以形成贯穿至上述凸起部的沟道通孔，从而能够通过在沟道通孔中形成存储结构，使得存储结构能够通过凸起部直接与半导体衬底接触。由于现有技术中在形成连接存储结构与衬底的外延层之前，需要对衬底表面进行多道清洁工序，以保证选择性外延生长(SEG)形成外延层的生长质量，而本发明通过使半导体衬底的凸起部直接与存储结构接触，避免了现有技术中SEG工艺对衬底表面清洁度的需求而导致的工艺成本增加。此外，上述制作方法还能够避免现有技术中SEG工艺形成外延层中存在孔洞而造成的器件漏电问题。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的三维存储器的制作方法的流程示意图；
图2示出了在本申请实施方式所提供的三维存储器的制作方法中，在半导体衬底的第一表面覆盖掩膜材料层后的基体剖面结构示意图；
图3示出了将图2所示的掩膜材料层图形化以形成掩膜层后的基体剖面结构示意图；
图4示出了在图3所示的半导体衬底中与掩膜层对应的位置形成凸起部后的基体剖面结构示意图；
图5示出了在图4所示的半导体衬底的第二表面上形成第一堆叠结构后的基体剖面结构示意图；
图6示出了在图5所示的半导体衬底的第二表面上形成第二堆叠结构后的基体剖面结构示意图；
图7示出了在图6所示的堆叠体中形成贯穿至凸起部的沟道通孔后的基体剖面结构示意图；
图8示出了在图7所示的沟道通孔中形成与凸起部接触的存储结构后的基体剖面结构示意图；
图9示出了将图8所示的堆叠体中的牺牲层置换为栅极结构后的基体剖面结构示意图；
图10示出了在图9所示的栅极隔槽中形成共源极后的基体剖面结构示意图；
图11示出了根据本申请的实施例所提供的一种存储系统的连接关系示意图；
图12示出了根据本申请的实施例所提供的一种手机的结构示意图。
其中，上述附图包括以下附图标记：
10、半导体衬底；110、凸起部；20、堆叠体；210、第一堆叠结构；220、第二堆叠结构；20、堆叠体；201、沟道通孔；211、第一牺牲层；212、第二牺牲层；221、第一隔离层；222、第二隔离层；230、栅极结构；231、底部选择栅；30、沟道结构；310、功能层；320、沟道层；330、介电填充层；40、掩膜层；410、掩膜材料层；50、图形化光刻胶；60、栅极隔槽；70、掺杂区；80、侧壁绝缘层；90、共源极；1000、三维存储器；2000、控制器；3000、主机；4000、芯片；10000、手机；20000、存储系统。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，在3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成堆叠结构，并对堆叠结构刻蚀形成沟道通孔，进一步刻蚀以贯穿至衬底中形成硅槽，然后在硅槽表面进行硅的选择性外延生长(SEG)形成外延层，外延层用于将存储结构与衬底连接。
然而，由于上述外延层通常为单晶硅生长，从而对衬底表面的洁净度要求很高，需要在SEG工艺之前进行多道清洗工序，导致工艺成本较高。此外，SEG工艺生长的外延层很难保证不存在孔洞，由于孔洞的存在会导致电性差异，从而导致器件易产生漏电问题。
本公开的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，如图1所示，包括以下步骤：提供半导体衬底，半导体衬底具有第一表面，对第一表面进行刻蚀形成具有凸起部的第二表面；在第二表面上形成堆叠体；刻蚀堆叠体，以在堆叠体中形成贯穿至凸起部的沟道通孔；在沟道通孔中形成与凸起部接触的存储结构。
由于在形成连接存储结构与衬底的外延层之前，需要对衬底表面进行多道清洁工序，以保证选择性外延生长(SEG)形成外延层的生长质量，而采用本发明的上述制作犯法，通过使半导体衬底的凸起部直接与存储结构接触，避免了SEG工艺对衬底表面清洁度的需求而导致的工艺成本增加。此外，上述制作方法还能够避免现有技术中SEG工艺形成外延层中存在孔洞而造成的器件漏电问题。
下面将更详细地描述根据本公开提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供半导体衬底10，半导体衬底10具有第一表面，对第一表面进行刻蚀形成具有凸起部110的第二表面，如图2至图4所示。
上述半导体衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述半导体衬底10具有第一表面，在半导体衬底10上形成堆叠体20之前，将第一表面形成具有凸起部110的第二表面，上述凸起部110用于将后续形成的存储结构与衬底连接。为了形成上述凸起部110，在一种优选的实施方式中，在第一表面覆盖掩膜材料层410，如图2所示；将掩膜材料层410图形化，以形成掩膜层40，如图3所示；通过掩膜层40刻蚀半导体衬底10，以在半导体衬底10中与掩膜层40对应的位置形成凸起部110，如图4所示。
在上述优选的实施方式中，可以通过光刻工艺将掩膜材料层410图形化。具体地，在掩膜材料层410表面覆盖一层光刻胶，然后通过曝光显影工艺将光刻胶图形化，以形成图形化光刻胶50，然后以上述图形化光刻胶50为掩膜对掩膜材料层410进行刻蚀，以将掩膜材料层410形成与图形化光刻胶50具有相同图案的掩膜层40，然后利用上述掩膜层40沿半导体衬底10的第一表面进行刻蚀，以将掩膜层40的图案转移至半导体衬底10中得到上述凸起部110。
在上述优选的实施方式中，掩膜材料层410的种类可以为常规掩膜材料，如SiO2，光刻工艺的工艺条件以及正负光刻胶的选取可以根据实际需求进行合理选取，本发明不再赘述。
在对半导体衬底10的第一表面进行刻蚀形成具有凸起部110的第二表面的步骤之后，在上述第二表面上形成堆叠体20，如图5和图6所示；刻蚀堆叠体20，以在堆叠体20中形成贯穿至凸起部110的沟道通孔201，如图7所示。
在一种优选的实施方式中，上述半导体衬底10的第二表面具有多个凸起部110，在第二表面上形成堆叠体20的步骤包括：在位于相邻凸起部110之间的第二表面上形成交替层叠的至少一层第一牺牲层211和至少一层第一隔离层221，以形成第一堆叠结构210，如图5所示；在凸起部和第一堆叠结构210上形成交替层叠的多层第二牺牲层212和多层第二隔离层222，以形成第二堆叠结构220，如图6所示。上述第一堆叠结构210和上述第二堆叠结构220构成上述堆叠体20。
上述第一牺牲层211、上述第二牺牲层212、第一隔离层221和上述第二隔离层222可以采用常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述第一牺牲层211、上述第二牺牲层212、第一隔离层221和上述第二隔离层222的层数，上述第一隔离层221和上述第二隔离层222可以为SiO2，上述第一牺牲层211和上述第二牺牲层212可以为SiN，但并不局限于上述种类，本领域技术人员还可以根据实际需求对上述第一牺牲层211、上述第二牺牲层212、第一隔离层221和上述第二隔离层222的种类进行合理选取。
在堆叠体20中形成贯穿至凸起部110的沟道通孔201的步骤之后，在沟道通孔201中形成与凸起部110接触的存储结构，如图8所示。
在一种优选的实施方式中，在沟道通孔201中形成与凸起部110接触的存储结构的步骤包括：在沟道通孔201的侧壁上形成功能层310；在沟道通孔201中形成覆盖功能层310的沟道层320，以使沟道层320与凸起部110接触；在沟道通孔201中形成介电填充层330，以使沟道层320包裹介电填充层330，如图8所示。上述沟道层320包裹介电填充层330可以理解为，沟道层320覆盖介电填充层330的外周以及靠近半导体衬底10的底面。
在上述优选的实施方式中，为了使沟道层320能够与凸起部110接触，在沟道通孔201中形成功能层310之后，可以先将沟道通孔201中位于凸起部110表面的功能层310去除，以使凸起部110具有裸露表面。可以根据功能层310的具体材料种类选择合理的刻蚀剂。示例性的，上述功能层310为ONO层，湿法刻蚀工艺中所采用的刻蚀剂包括磷酸和氢氟酸。
在上述优选的实施方式中，存储结构中的沟道层320通过凸起部110实现与半导体衬底10的连接，为了通过凸起部110实现沟道层320与半导体衬底10之间良好地接触，更为优选地，上述凸起部110具有与沟道层320接触的第一接触面，沟道层320具有与第一接触面接触的第二接触面，第二接触面在第一接触面上的投影位于第一接触面中。并且，上述沟道层320可以为多晶硅层，上述半导体衬底10可以为硅衬底。
形成上述功能层310的步骤可以包括：在沟道通孔201的侧壁上顺序形成电荷阻挡层、电子捕获层和隧穿层，上述电荷阻挡层、上述电子捕获层和上述隧穿层沿远离沟道通孔201的侧壁的方向层叠设置。
本领域技术人员可以根据实际需求对沟道结构30中的各功能层310以及沟道层320的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电荷俘获层的材料可以为SiN，隧穿层的材料可以为SiO2，沟道层320的材料可以为多晶硅。并且，本领域技术人员可以采用常规的沉积工艺形成上述沟道结构30，在此不再赘述。
上述堆叠体20包括沿远离衬底的方向交替层叠的多层牺牲层(上述第一牺牲层211和上述第二牺牲层212)和多层隔离层(上述第一隔离层221和上述第二隔离层222)，在沟道通孔201中形成与凸起部110接触的存储结构的步骤之后，本公开的上述制作方法还包括以下步骤：将上述第一牺牲层211和上述第二牺牲层212置换为栅极结构230，以形成栅极堆叠结构，其中，由第一牺牲层211置换的栅极结构230为底部选择栅231，如图9所示。
在一种优选的实施方式中，将第一牺牲层211和第二牺牲层212置换为栅极结构230的步骤包括：在堆叠体20中形成贯穿至半导体衬底10的栅极隔槽60，并去除第一牺牲层211和第二牺牲层212；在对应第一牺牲层211和第二牺牲层212的位置形成栅极结构230，栅极结构230包括对应第一牺牲层211的底部选择栅231，如图9所示；在栅极隔槽60中填充介质材料，如图10所示。
在上述优选的实施方式中，通过形成上述栅极隔槽60，使第一牺牲层211和第二牺牲层212能够具有裸露的端面，从而能够从上述裸露端面开始采用刻蚀液对第一牺牲层211和第二牺牲层212进行湿法刻蚀，实现对第一牺牲层211和第二牺牲层212的去除；并且，通过去除第一牺牲层211和第二牺牲层212，能够在去除第一牺牲层211和第二牺牲层212的位置形成由横向延伸的沟道，以上述沟道作为沉积通道沉积栅极材料，以得到栅极层，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极层的材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
并且，在形成上述形成栅极层的步骤中，还可以通过将形成栅极层的材料回刻(etch back)，以去除栅极隔槽60中多余的栅极材料，如图9所示。
上述栅极结构230还可以包括高K介质层，在形成上述栅极层之前，可以先在沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成栅极结构230。形成上述高K介质层的材料可以选自HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3和BaSrTiO中一种或多种。
在上述优选的实施方式中，在栅极隔槽60中填充介质材料的步骤可以包括：先在栅极隔槽60中沉积形成侧壁绝缘层80，然后在覆盖有侧壁绝缘层80的栅极隔槽60中形成共源极90，如图10所示。共源极90与栅极结构230之间由侧壁绝缘层80隔离，存储结构经由半导体衬底10形成共源极连接。
在栅极隔槽60中形成共源极90的步骤之前，还可以在半导体衬底10中与栅极隔槽60连通的区域形成掺杂区70，如图9所示，该掺杂区70与半导体衬底10的掺杂类型相反。
在一种优选的实施方式中，在栅极隔槽60中形成共源极90的步骤包括：回刻栅极结构230，以形成与栅极隔槽60连通的回刻通道，如图9所示；在回刻通道和栅极隔槽60中填充绝缘材料，刻蚀栅极隔槽60中的绝缘材料，以形成刻蚀通道，剩余的绝缘材料构成侧壁绝缘层80；在刻蚀通道中形成共源极90，如图10所示。
根据本发明的另一方面，还提供了一种三维存储器，如图10所示，包括：半导体衬底10，半导体衬底10的表面具有凸起部110；栅极堆叠结构，设置于上述半导体衬底的具有凸起部的表面，且栅极堆叠结构中具有贯穿至凸起部110的沟道通孔201；沟道结构30，设置于沟道通孔201中并与凸起部110接触。
由于在形成连接存储结构与衬底的外延层之前，需要对衬底表面进行多道清洁工序，以保证选择性外延生长(SEG)形成外延层的生长质量，而本发明上述三维存储器中通过使半导体衬底10的凸起部110直接与存储结构接触，避免了SEG工艺对衬底表面清洁度的需求而导致的工艺成本增加。此外，上述三维存储器还能够避免SEG工艺形成外延层中存在孔洞而造成的器件漏电问题。
上述半导体衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述半导体衬底10具有多个凸起部110，栅极堆叠结构可以包括沿远离半导体衬底10的方向交替层叠的多层栅极结构230和多层隔离层，多层栅极结构中的至少一层栅极结构为底部选择栅，底部选择栅位于相邻凸起部之间，上述多层隔离层包括至少一层第一隔离层221和多层第二隔离层222，如图10所示。
本领域技术人员可以根据实际需求合理设定上述栅极结构230和上述隔离层的层数，上述隔离层可以为SiO2，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述隔离层的种类进行合理选取。
上述栅极结构230包括栅极层，形成上述栅极层的材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
上述栅极结构230还可以包括高K介质层，在形成上述栅极层之前，可以先在沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成栅极结构230。形成上述高K介质层的材料可以选自HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3和BaSrTiO中一种或多种。
在本发明上述三维存储器中，沟道结构30可以包括功能层310、沟道层320和介电填充层330。其中，功能层310设置于沟道通孔201的侧壁上；沟道层320覆盖功能层310并与凸起部110接触；介电填充层330设置于沟道通孔201中，且沟道层320包裹介电填充层330。上述沟道层320包裹介电填充层330可以理解为，沟道层320覆盖介电填充层330的外周以及靠近半导体衬底10的底面。
上述存储结构中的沟道层320通过凸起部110实现与半导体衬底10的连接，为了通过凸起部110实现沟道层320与半导体衬底10之间良好地接触，优选地，上述凸起部110具有与沟道层320接触的第一接触面，沟道层320具有与第一接触面接触的第二接触面，第二接触面在第一接触面上的投影位于第一接触面中。并且，上述沟道层320可以为多晶硅层，上述半导体衬底10可以为硅衬底。
在一种可选的实施方式中，上述功能层310包括顺序层叠在沟道通孔201的侧壁上的电荷阻挡层、电子捕获层和隧穿层。
本领域技术人员可以根据实际需求对沟道结构30中的各功能层310以及沟道层320的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电荷俘获层的材料可以为SiN，隧穿层的材料可以为SiO2，沟道层320的材料可以为多晶硅。
根据本申请的一个实施例，还提供了一种存储系统20000，图11是根据本申请实施方式的存储系统20000的内部框图。如图11所示，存储系统20000可包括三维存储器1000和控制器2000。
三维存储器1000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。
控制器2000可通过通道CH控制三维存储器1000，并且三维存储器1000可响应于来自主机3000的请求基于控制器2000的控制而执行操作。三维存储器1000可通过通道CH从控制器2000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器1000可对由地址选择的区域执行与命令相对应的内部操作。
在一些实施方式中，上述存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。
本申请实施例还提供了一种电子设备，包括：上述的存储器结构。
本申请的上述实施例中，电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。本实施例中，可以将采用本申请的存储器结构运用到任何电子设备中，因为本申请的存储器结构减少缺陷引发的漏电问题，提高了产品的可靠性，所以采用该存储器结构的电子设备的性能进一步提升。图12示出了根据本申请的实施例的一种手机的结构示意图，如图12所示，上述手机10000中包括采用本申请的存储器结构的芯片4000。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
1、本发明通过使半导体衬底的凸起部直接与存储结构接触，避免了SEG工艺对衬底表面清洁度的需求而导致的工艺成本增加；
2、上述制作方法还能够避免SEG工艺形成外延层中存在孔洞而造成的器件漏电问题。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底具有第一表面，对所述第一表面进行刻蚀形成具有凸起部的第二表面；
在所述第二表面上形成堆叠体；
刻蚀所述堆叠体，以在所述堆叠体中形成贯穿至所述凸起部的沟道通孔；
在所述沟道通孔中形成与所述凸起部接触的存储结构。
2.根据权利要求1所述的制作方法，其特征在于，所述第一表面进行刻蚀形成具有所述凸起部的所述第二表面的步骤包括：
在所述第一表面覆盖掩膜材料层；
将所述掩膜材料层图形化，以形成掩膜层；
通过所述掩膜层刻蚀所述半导体衬底，以在所述半导体衬底中与所述掩膜层对应的位置形成所述凸起部。
3.根据权利要求1所述的制作方法，其特征在于，所述第二表面具有多个所述凸起部，在所述第二表面上形成所述堆叠体的步骤包括：
在位于相邻所述凸起部之间的所述第二表面上形成交替层叠的至少一层第一牺牲层和至少一层第一隔离层，以形成第一堆叠结构；
在所述凸起部和所述第一堆叠结构上形成交替层叠的多层第二牺牲层和多层第二隔离层，以形成第二堆叠结构。
4.根据权利要求1至3中任一项所述的制作方法，其特征在于，在所述沟道通孔中形成所述存储结构的步骤包括：
在所述沟道通孔的侧壁上形成功能层；
在所述沟道通孔中形成覆盖所述功能层的沟道层，以使所述沟道层与所述凸起部接触；
在所述沟道通孔中形成介电填充层，以使所述沟道层包裹所述介电填充层。
5.根据权利要求4所述的制作方法，其特征在于，在所述沟道通孔的侧壁上形成所述功能层的步骤包括：
在所述沟道通孔的侧壁上顺序形成的电荷阻挡层、电子捕获层和隧穿层，所述电荷阻挡层、所述电子捕获层和所述隧穿层沿远离所述沟道通孔的侧壁的方向层叠设置。
6.根据权利要求4所述的制作方法，其特征在于，所述凸起部具有与所述沟道层接触的第一接触面，所述沟道层具有与所述第一接触面接触的第二接触面，所述第二接触面在所述第一接触面上的投影位于所述第一接触面中。
7.根据权利要求3所述的制作方法，其特征在于，在所述沟道通孔中形成与所述凸起部接触的所述存储结构的步骤之后，所述制作方法还包括以下步骤：
将所述第一牺牲层和所述第二牺牲层置换为栅极结构，以形成栅极堆叠结构，其中，由所述第一牺牲层置换的所述栅极结构为底部选择栅。
8.根据权利要求7所述的制作方法，其特征在于，将所述第一牺牲层和所述第二牺牲层置换为所述栅极结构的步骤包括：
在所述堆叠体中形成贯穿至所述半导体衬底的栅极隔槽，并去除所述第一牺牲层和所述第二牺牲层；
在对应所述第一牺牲层和所述第二牺牲层的位置形成所述栅极结构，所述栅极结构包括对应所述第一牺牲层的所述底部选择栅；
在所述栅极隔槽中填充介质材料。
9.一种三维存储器，其特征在于，包括：
半导体衬底，所述半导体衬底的表面具有凸起部；
栅极堆叠结构，设置于所述半导体衬底的具有所述凸起部的表面，且所述栅极堆叠结构中具有贯穿至所述凸起部的沟道通孔；
沟道结构，设置于所述沟道通孔中并与所述凸起部接触。
10.根据权利要求9所述的三维存储器，其特征在于，所述半导体衬底具有多个所述凸起部，所述栅极堆叠结构包括沿远离所述半导体衬底的方向交替层叠的多层栅极结构和多层隔离层，所述多层栅极结构中的至少一层栅极结构为底部选择栅，所述底部选择栅位于相邻所述凸起部之间。
11.根据权利要求9所述的三维存储器，其特征在于，所述沟道结构包括：
功能层，设置于所述沟道通孔的侧壁上；
沟道层，覆盖所述功能层并与所述凸起部接触；
介电填充层，设置于所述沟道通孔中，且所述沟道层包裹所述介电填充层。
12.根据权利要求11所述的三维存储器，其特征在于，所述功能层包括顺序层叠在所述沟道通孔的侧壁上的电荷阻挡层、电子捕获层和隧穿层。
13.根据权利要求9至12中任一项所述的三维存储器，其特征在于，所述凸起部具有与所述沟道层接触的第一接触面，所述沟道层具有与所述第一接触面接触的第二接触面，所述第二接触面在所述第一接触面上的投影位于所述第一接触面中。
14.根据权利要求9至12中任一项所述的三维存储器，其特征在于，所述半导体衬底为硅衬底，所述沟道层为多晶硅层。
15.一种存储系统，包括控制器和三维存储器，所述三维存储器被配置为存储数据，所述控制器耦合到所述三维存储器并被配置为控制所述三维存储器，其特征在于，所述三维存储器由权利要求1至8中任一项所述的三维存储器的制作方法制备而成，或所述三维存储器为权利要求9至14中任一项所述的三维存储器。
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