CN114899092A - 三维存储器、其制作方法以及具有其的存储系统 - Google Patents

三维存储器、其制作方法以及具有其的存储系统 Download PDF

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CN114899092A CN202210313527.4A CN202210313527A CN114899092A CN 114899092 A CN114899092 A CN 114899092A CN 202210313527 A CN202210313527 A CN 202210313527A CN 114899092 A CN114899092 A CN 114899092A
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张中
王迪
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Abstract

本申请提供了一种三维存储器、其制作方法以及具有其的存储系统。该制作方法包括以下步骤：提供表面具有栅极堆叠结构的第一衬底，栅极堆叠结构具有远离第一衬底的第一表面，多层控制栅结构包括靠近第一表面的多层顶部选择栅，多层顶部选择栅中最靠近第一衬底的一层顶部选择栅为第一顶部选择栅，其余顶部选择栅为第二顶部选择栅；在栅极堆叠结构远离第一衬底的一侧形成接触孔和顶部选择栅开口，接触孔贯穿第二顶部选择栅至第一顶部选择栅，顶部选择栅开口贯穿第一顶部选择栅；在顶部选择栅开口中形成顶部选择栅切线，并在接触孔中形成与第一顶部选择栅接触的接触部。上述方法不仅节省了工艺时间和工艺成本，还节省了工艺窗口，有利于器件的微缩化。

Description

三维存储器、其制作方法以及具有其的存储系统
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种三维存储器、其制作方法以及具有其的存储系统。
背景技术
现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电 子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)， 同时减少位成本(Bit Cost)，进一步提出了3D NAND存储器。
在目前3D NAND存储器中，通常在相邻两个栅极隔槽(Gate Line Slit，GLS)之 间设置多行沟道，通常多行沟道对应于一个顶部选择栅极(Top Select Gate，TSG)， 构成一个沟道阵列(Array Channel Hole)。在沟道阵列中，通常顶部选择栅极通过至 少一个顶部选择栅切线(Top Select Gate Cut，TSG Cut)而被分割为多个部分，顶 部选择栅切线一般由绝缘的氧化物材料形成，以作为顶部选择栅极的阻挡沟道使用。
为了实现3D NAND器件与CMOS器件之间的键合，通常需要形成连通至各控制栅结构的接触孔(Stair Contact，SCT)，并在接触孔中填充导电材料，从而引出字线。然 而，对于与多层TSG连通的SCT而言，由于受到尺寸限制，从而很难做到形成与该多 层TSG连通的多排SCT，进而限制了器件的进一步微缩化。
发明内容
本申请的主要目的在于提供一种三维存储器、其制作方法以及具有其的存储系统， 以解决现有技术中存储器难以进一步微缩化的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：提供表面具有栅极堆叠结构的第一衬底，栅极堆叠结构包括沿远离第 一衬底的方向交替的多层控制栅结构和多层隔离层，栅极堆叠结构具有远离第一衬底 的第一表面，多层控制栅结构包括靠近第一表面的多层顶部选择栅，多层顶部选择栅 中最靠近第一衬底的一层顶部选择栅为第一顶部选择栅，其余顶部选择栅为第二顶部 选择栅；在栅极堆叠结构远离第一衬底的一侧形成接触孔和顶部选择栅开口，接触孔 贯穿第二顶部选择栅至第一顶部选择栅，顶部选择栅开口贯穿第一顶部选择栅；在顶 部选择栅开口中形成顶部选择栅切线，并在接触孔中形成与第一顶部选择栅接触的接 触部。
进一步地，形成接触孔和顶部选择栅开口的步骤包括：在第一衬底上形成覆盖栅极堆叠结构的层间介质层；顺序刻蚀层间介质层和栅极堆叠结构，以同时形成贯穿至 第一顶部选择栅的接触孔和预备开口；通过预备开口刻蚀栅极堆叠结构，以形成贯穿 第一顶部选择栅至隔离层的顶部选择栅开口。
进一步地，多层隔离层包括与第一顶部选择栅相邻的第一隔离层，第一隔离层位于第一顶部选择栅靠近第一衬底的一侧，在形成顶部选择栅开口的步骤中，通过预备 开口刻蚀栅极堆叠结构，以使顶部选择栅开口贯穿至第一隔离层。
进一步地，在形成接触孔和顶部选择栅开口的步骤中，在栅极堆叠结构远离第一衬底的一侧形成接触孔单元，接触孔单元包括沿第一方向分布的多个接触孔，顶部选 择栅开口沿第二方向延伸，第二方向与第一方向垂直。
进一步地，接触孔在第一衬底中具有第一投影面，顶部选择栅开口在第一衬底中具有第二投影面，第一投影面沿第二方向的长度大于第二投影面沿第一方向的长度。
进一步地，形成顶部选择栅切线的步骤包括：在栅极堆叠结构远离第一衬底的一侧沉积第一绝缘材料，以使部分第一绝缘材料填充于顶部选择栅开口中；去除位于顶 部选择栅开口之外的第一绝缘材料，剩余的第一绝缘材料构成顶部选择栅切线。
进一步地，形成接触部的步骤包括：在接触孔中填充导电材料，以形成与第一顶部选择栅接触的导电部；或在接触孔的内壁覆盖导电材料，以形成与第一顶部选择栅 接触的导电部，并在接触孔中填充第二绝缘材料，以使导电部包裹第二绝缘材料。
根据本申请的另一方面，提供了一种三维存储器，包括：表面具有栅极堆叠结构的第一衬底，栅极堆叠结构包括沿远离第一衬底的方向交替的多层控制栅结构和多层 隔离层，栅极堆叠结构具有远离第一衬底的第一表面，多层控制栅结构包括靠近第一 表面的多层顶部选择栅，多层顶部选择栅中最靠近第一衬底的一层顶部选择栅为第一 顶部选择栅，其余顶部选择栅为第二顶部选择栅；顶部选择栅切线，贯穿第一顶部选 择栅；接触部，贯穿第二顶部选择栅至第一顶部选择栅。
进一步地，三维存储器包括接触部单元，接触部单元包括沿第一方向分布的多个接触部，顶部选择栅切线沿第二方向延伸，第二方向与第一方向垂直。
进一步地，接触部在平行于第一衬底的方向上具有第一截面，顶部选择栅切线在平行于第一衬底的方向上具有第二截面，第一截面沿第二方向的长度大于第二截面沿 第一方向的长度。
进一步地，三维存储器还包括：表面具有CMOS器件的第二衬底；键合部，用于将CMOS器件与接触部连接。
根据本申请的另一方面，提供了一种存储系统，包括控制器和三维存储器，三维存储器被配置为存储数据，控制器耦合到三维存储器并被配置为控制三维存储器，三 维存储器由上述的三维存储器的制作方法制备而成，或三维存储器为上述的三维存储 器。
应用本申请的技术方案，提供了一种三维存储器的制作方法，由于该制作方法中先提供表面具有栅极堆叠结构的第一衬底，多层控制栅结构包括多层顶部选择栅，多 层顶部选择栅中靠近第一衬底的顶部选择栅为第一顶部选择栅，然后在栅极堆叠结构 远离第一衬底的一侧形成接触孔和顶部选择栅开口，接触孔贯穿至位于非核心存储区 中的第一顶部选择栅，顶部选择栅开口贯穿多层顶部选择栅，之后在顶部选择栅开口 中形成顶部选择栅切线，并在接触孔中形成与第一顶部选择栅接触的接触部，从而不 仅通过使接触孔和顶部选择栅开口一步形成，节省了工艺时间和工艺成本，还能够使 形成的接触部能够与每个顶部选择栅均接触，进而无需形成与各顶部选择栅接触的多 排接触孔，节省了工艺窗口，有利于器件的微缩化。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了在本申请实施例所提供的一种三维存储器的制作方法的流程示意图；
图2示出了在本申请实施例所提供的三维存储器的制作方法中，提供表面具有堆叠体的第一衬底并形成贯穿的沟道结构后的基体剖面结构示意图；
图3示出了将图2所示的堆叠体中的牺牲层置换为控制栅结构以形成栅极堆叠结构后的基体剖面结构示意图；
图4示出了在图3所示的栅极堆叠结构尚覆盖层间介质层后的基体剖面结构示意图；
图5示出了同时形成贯穿至图4所示的第一顶部选择栅的接触孔和预备开口后的基体剖面结构示意图；
图6示出了形成贯穿图5所示的第一顶部选择栅至隔离层的顶部选择栅开口后的基体剖面结构示意图；
图7示出了图6所示的基体的俯视结构示意图；
图8示出了在图6所示的栅极堆叠结构远离第一衬底的一侧沉积第一绝缘材料后的基体剖面结构示意图；
图9示出了去除位于图8所示的顶部选择栅开口之外的第一绝缘材料以形成顶部选择栅切线后的基体剖面结构示意图；
图10示出了在图9所示的接触孔内填充导电材料后的基体剖面结构示意图；
图11示出了在图10所示的接触孔内填充第二绝缘材料以使导电部包裹第二绝缘材料后的基体剖面结构示意图；
图12示出了图11所示的基体的俯视结构示意图；
图13示出了根据本申请的实施例所提供的一种存储系统的连接关系示意图；
图14示出了根据本申请的实施例所提供的一种手机的结构示意图。
其中，上述附图包括以下附图标记：
10、第一衬底；20、栅极堆叠结构；210、牺牲层；220、隔离层；221、第一隔离 层；230、控制栅结构；231、顶部选择栅；2311、第一顶部选择栅；2312、第二顶部 选择栅；30、沟道结构；40、层间介质层；50、接触部；501、接触孔；502、导电材 料；503、第二绝缘材料；510、接触部单元；511、接触孔单元；60、顶部选择栅切线； 601、预备开口；602、顶部选择栅开口；70、第一绝缘材料；1000、三维存储器；2000、 控制器；3000、主机；4000、芯片；10000、手机；20000、存储系统。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例 仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领 域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于 本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这 样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语 “包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含 了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步 骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的 其它步骤或单元。
在一些实施例中，对于与多层顶部选择栅极(TSG)连通的接触孔(SCT)而言， 由于受到尺寸限制，从而很难做到形成与该多层TSG连通的多排SCT，进而限制了器 件的进一步微缩化。
本申请的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，如图1所示，包括以下步骤：
提供表面具有栅极堆叠结构的第一衬底，栅极堆叠结构包括沿远离第一衬底的方向交替的多层控制栅结构和多层隔离层，栅极堆叠结构具有远离第一衬底的第一表面， 多层控制栅结构包括靠近第一表面的多层顶部选择栅，多层顶部选择栅中最靠近第一 衬底的一层顶部选择栅为第一顶部选择栅，其余顶部选择栅为第二顶部选择栅；
在栅极堆叠结构远离第一衬底的一侧形成接触孔和顶部选择栅开口，接触孔贯穿第二顶部选择栅至第一顶部选择栅，顶部选择栅开口贯穿第一顶部选择栅；
在顶部选择栅开口中形成顶部选择栅切线，并在接触孔中形成与第一顶部选择栅接触的接触部。
采用本申请的上述制作方法，不仅通过使接触孔和顶部选择栅开口一步形成，节省了工艺时间和工艺成本，还能够使形成的接触部与每个顶部选择栅均接触，进而无 需形成与各顶部选择栅接触的多排接触孔，节省了工艺窗口，有利于器件的微缩化。
下面将更详细地描述根据本申请提供的三维存储器的制作方法的示例性实施方式。 然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公 开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供表面具有栅极堆叠结构20的第一衬底10，如图2和图3所示，X-cut 对应栅极堆叠结构20沿第一方向进行切割后得到的部分剖面，Y-cut对应栅极堆叠结 构20沿第二方向进行切割后得到的部分剖面，上述第二方向与上述第一方向垂直，栅 极堆叠结构20包括多层沿远离第一衬底10的方向交替的控制栅结构230和隔离层220， 在远离第一衬底10的方向上，多层控制栅结构230包括位于外侧的多层顶部选择栅 231，多层顶部选择栅231中最靠近第一衬底10的一层顶部选择栅231为第一顶部选 择栅2311，其余顶部选择栅为第二顶部选择栅2312。
需要解释的是，本申请中的第一方向可以是栅间隙的延伸方向，第二方向可以是栅间隙的排布方向。
在一些可选的实施例中，栅极堆叠结构20包括核心存储区以及非核心存储区，核心存储区中形成有贯穿至第一衬底10的沟道结构30。
在一种可选的实施方式中，本申请还包括形成上述栅极堆叠结构20的步骤：提供表面具有堆叠体的第一衬底10，堆叠体包括沿远离第一衬底10的方向交替层叠的牺 牲层210和隔离层220，如图2所示；将牺牲层210置换为控制栅结构230，多层控制 栅结构230与多层隔离层220层叠以形成栅极堆叠结构20，如图3所示。
上述牺牲层210和上述隔离层220可以采用常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层210和上述隔离 层220的层数，上述隔离层220可以为SiO2，上述牺牲层210可以为SiN，但并不局 限于上述种类，本领域技术人员还可以根据实际需求对上述牺牲层210和上述隔离层 220的种类进行合理选取。
在一种可选的实施方式中，在堆叠体中形成贯穿至第一衬底10的沟道结构30的步骤包括：在堆叠体中形成贯穿至第一衬底10的沟道孔；在沟道孔的侧壁上顺序沉积 形成功能层和沟道层，在沟道孔中形成介电填充层，沟道层和功能层顺序环绕介电填 充层，以形成沟道结构30。
形成上述功能层的步骤可以包括：在沟道孔的侧壁上顺序形成层叠的电荷阻挡层、 电子捕获层和隧穿层。
本领域技术人员可以对各功能层以及沟道层的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电荷俘获层的材料可以为SiN，隧穿层的材料可以为SiO2，沟道 层的材料可以为多晶硅。并且，本领域技术人员可以采用常规的沉积工艺形成上述沟 道结构30，在此不再赘述。
堆叠体具有第一区域以及位于第一区域至少一侧的第二区域，在一种可选的实施方式中，如图2和图3所示，在堆叠体的第一区域和第二区域中均形成贯穿至第一衬 底10的多个沟道结构30，在第二区域中的沟道结构30构成伪沟道阵列，用于在控制 栅结构230置换时起到对隔离层220的支撑作用。上述第一区域用于通过后续工序形 成栅极堆叠结构中的核心存储区，上述第二区域用于通过后续工序形成栅极堆叠结构 中的非核心存储区中，上述工序可以包括但不限于沟道制备工艺以及栅极置换工艺， 在第二区域中的沟道结构30构成伪沟道阵列，用于在后续控制栅结构置换时起到对隔 离层220的支撑作用。
在一种可选的实施方式中，将牺牲层210置换为控制栅结构230的步骤包括：在 堆叠体中形成贯穿至第一衬底10的栅间隙，以使牺牲层210具有位于栅间隙中的裸露 端面；从上述裸露端面开始采用刻蚀液对牺牲层210进行湿法刻蚀，实现对牺牲层210 的去除；并且，通过去除牺牲层210，能够在去除牺牲层210位置形成由横向延伸的 沟道，然后以上述沟道作为沉积通道沉积栅极材料，以得到栅极层，上述沉积工艺可 以为原子层沉积(ALD)。
上述控制栅结构230还可以包括高K介质层，在形成上述栅极层之前，可以先在 沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成控制栅结构230。此 处的高K介质层指的是高介电常数的介质材料，形成上述高K介质的材料可以选自HfO2、 TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3和BaSrTiO中一种或多种。
在一些可选的实施例中，在将牺牲层210置换为控制栅结构230的步骤之后，可 以先在栅间隙中沉积形成侧壁绝缘层，然后在覆盖有侧壁绝缘层的栅间隙中填充介质 材料，形成间隙段。上述间隙段可以为共源极，也可以为绝缘介质层，用于起到支撑 器件的作用。
在栅极堆叠结构20中形成贯穿至第一衬底10的沟道结构30的步骤之后，如图4 至图7所示，在栅极堆叠结构20远离第一衬底10的一侧形成接触孔501和顶部选择 栅开口602，以使接触孔501贯穿第二顶部选择栅2312至第一顶部选择栅231，顶部 选择栅开口602贯穿第一顶部选择栅2311。
在一种可选的实施方式中，形成接触孔501和顶部选择栅开口602的步骤包括： 在第一衬底10上形成覆盖栅极堆叠结构20的层间介质层40，如图4所示；顺序刻蚀 层间介质层40和栅极堆叠结构20，以同时形成贯穿至第一顶部选择栅231的接触孔 501和预备开口601，如图5所示；通过预备开口601刻蚀栅极堆叠结构20，以形成 贯穿第一顶部选择栅231至隔离层220的顶部选择栅开口602，如图6所示所示。采 用上述实施方式，能够在同一刻蚀工艺中形成接触孔501和顶部选择栅开口602，从 而简化了工艺流程，提高了工艺效率。
在上述实施方式中，层间介质层40的材料可以为常规的绝缘材料，示例性的，上述层间介质层40为氧化硅层。
在上述实施方式中，可以通过光刻工艺和刻蚀工艺形成贯穿层间介质层40至第一顶部选择栅231的接触孔501和预备开口601。示例性的，在层间介质层40表面覆盖 光刻胶，并将光刻板设置于光刻胶远离层间介质层40的一侧，上述光刻胶为正胶，光 刻板中具有与预形成的接触孔501和顶部选择栅开口602对应的透光区域；然后通过 曝光显影工艺将光刻板中的透光区域转移至光刻胶中，使光刻胶中形成对应的镂空区 域，通过上述镂空区域顺序对层间介质层40和栅极堆叠结构20进行刻蚀，以形成与 镂空区域对应的接触孔501和预备开口601。
在上述实施方式中，可以通过各向异性刻蚀通过预备开口601对栅极堆叠结构20进一步刻蚀，以使预备开口601延伸至隔离层220中。上述各向异性刻蚀可以为常规 的干法刻蚀工艺，本领域技术人员可以根据介电材料的具体种类对刻蚀气体进行合理 选取，本申请不做具体限定。
示例性的，如图6所示，多层隔离层220包括与第一顶部选择栅231相邻的第一 隔离层221，第一隔离层221位于第一顶部选择栅231靠近第一衬底10的一侧，在形 成顶部选择栅开口602的步骤中，采用各向异性刻蚀，通过预备开口601刻蚀栅极堆 叠结构20，以使顶部选择栅开口602贯穿至第一隔离层221。
在一种可选的实施方式中，在形成接触孔501和顶部选择栅开口602的步骤中， 如图7所示，在栅极堆叠结构20远离第一衬底10的一侧形成接触孔单元511，接触 孔单元511包括沿第一方向(沿X方向的切面，X-cut)分布的多个接触孔501，顶部 选择栅开口602沿与第一方向垂直的第二方向(沿Y方向的切面，Y-cut)延伸。位于 接触孔单元511中的接触孔501可以具有相同或不同形状，本申请不做具体限定。
在上述实施方式中，示例性的，接触孔单元511中相邻各接触孔501之间等间距 设置，如图7所示。上述设置方式能够便于接触孔501的光刻工艺中光刻板的设计， 从而有利用通过调整接触孔501的光刻窗口，使接触部单元510的相邻接触孔501之 间可以具有较大光刻窗口，进而可以降低接触孔501的工艺难度。
在上述实施方式中，示例性的，如图7所示，接触孔单元511中的接触孔501在 第一衬底10上的投影具有相同面积。通过使每个接触孔501的投影具有相同的面积， 不仅能够便于相邻触孔的光刻工艺中光刻板的设计，还有利用调整同一接触孔单元 511中接触孔501的光刻窗口。
在一个可选的实施方式中，如图7所示，接触孔501在第一衬底10中具有第一投 影面，在第二方向(沿Y方向的切面，Y-cut)上，第一投影面的长度为L1，顶部选择 栅开口602在第一衬底10中具有第二投影面，在第一方向(沿X方向的切面，X-cut) 上，第二投影面的长度L2，L1＞L2。通过使接触孔501与顶部选择栅开口602之间具有 上述尺寸关系，能够在后续形成顶部选择栅切线60的工艺中，避免顶部选择栅切线 60的材料将接触孔501填满而导致难以被去除。
在形成上述接触孔501和上述顶部选择栅开口602的步骤之后，如图8至图12 所示，在顶部选择栅开口602中形成顶部选择栅切线60，并在接触孔501中形成与第 一顶部选择栅231接触的接触部50。
在一个可选的实施方式中，形成上述顶部选择栅切线60的步骤包括：在栅极堆叠结构20远离第一衬底10的一侧沉积第一绝缘材料70，以使部分第一绝缘材料70填 充于顶部选择栅开口602中，如图8所示；去除位于顶部选择栅开口602之外的第一 绝缘材料70，剩余的第一绝缘材料70构成顶部选择栅切线60，如图9所示。
在上述实施方式中，可以采用原子层沉积(ALD)工艺在栅极堆叠结构20远离第 一衬底10的一侧沉积第一绝缘材料70，第一绝缘材料70可以为用于形成顶部选择栅 切线60的常规绝缘材料，示例性的，上述第一绝缘材料70为氧化硅。
在上述实施方式中，可以采用常规的湿法刻蚀工艺或干法刻蚀工艺去除位于顶部选择栅开口602之外的第一绝缘材料70，在接触孔501的宽度远大于顶部选择栅开口 602的宽度的情况下，上述沉积的第一绝缘材料70在填满顶部选择栅开口602时，仅 覆盖在接触孔501的内表面上，且位于接触孔501内表面上第一绝缘材料70的厚度与 位于层间介质层40表面的上第一绝缘材料70的厚度接近，从而可以通过刻蚀在去除 层间介质层40表面的第一绝缘材料70的同时，将位于接触孔501中的第一绝缘材料 70去除，并可以通过设置掩膜层以保留位于顶部选择栅开口602中的第一绝缘材料70。
在一个可选的实施方式中，形成上述接触部50的步骤包括：在接触孔501中填充导电材料502，以形成与第一顶部选择栅231接触的导电部，如图10所示；在另一些 可选的是实施例中，先在接触孔501的内壁覆盖导电材料502，然后再填充第二绝缘 材料503，以使导电材料502包裹第二绝缘材料503，如图11所示。
在上述实施方式中，可以先在接触孔501中填充导电材料502，然后去除未与接 触孔501内壁接触的部分导电材料502，以使剩余的导电材料502覆盖在接触孔501 的内壁上，然后在导电材料502被去除的区域填充第二绝缘材料503。示例性的，上 述导电材料502为金属钨，上述第二绝缘材料503为氧化硅。
根据本申请的另一个实施例，提供了一种三维存储器，如图11和图12所示，包 括：表面具有栅极堆叠结构20的第一衬底10，栅极堆叠结构20包括沿远离第一衬底 10的方向交替的多层控制栅结构230和多层隔离层220，栅极堆叠结构20具有远离第 一衬底10的第一表面，多层控制栅结构230包括靠近第一表面的多层顶部选择栅231， 多层顶部选择栅231中最靠近第一衬底10的顶部选择栅231的一层为第一顶部选择栅 2311，其余顶部选择栅为第二顶部选择栅2312；沟道结构30，贯穿核心存储区至第一 衬底10；顶部选择栅切线60，贯穿第一顶部选择栅2311；接触部50，贯穿第二顶部 选择栅2312至第一顶部选择栅2311。
在本申请的上述三维存储器中，由于接触部50能够与每个顶部选择栅231均接触，进而无需形成与各顶部选择栅231接触的多排接触孔501，节省了工艺窗口，有利于 器件的微缩化。
上述栅极堆叠结构20包括沿远离第一衬底10的方向交替层叠的控制栅结构230和隔离层220，如图11所示，本领域技术人员可以根据实际需求合理设定上述控制栅 结构230和上述隔离层220的层数，上述隔离层220可以为SiO2，但并不局限于上述 种类，本领域技术人员还可以对上述隔离层220的种类进行合理选取。
上述控制栅结构230包括栅极层，栅极层位于相邻隔离层220之间。上述控制栅 结构230还可以包括高k介质层，高k介质层中的至少部分设置在栅极层与沟道结构 30之间构成栅介质层，接触部50穿过高K介质层与栅极层接触设置。上述高K介质 层和上述栅极层共同构成控制栅结构230。
在本申请的上述三维存储器中，栅极堆叠结构20可以包括核心存储区以及非核心存储区，上述核心存储区用于形成沟道阵列，沟道阵列包括贯穿至第一衬底10并与沟 道孔一一对应的沟道结构30，上述非核心存储区中也可以分布有多个沟道结构30，形 成伪沟道阵列，用于在控制栅结构230置换时起到对隔离层220的支撑作用。
在在一个可选的实施方式中，如图12所示，上述三维存储器包括接触部单元510，接触部单元510包括沿第一方向(沿X方向的切面，X-cut)分布的多个接触部50， 顶部选择栅切线60沿与第一方向垂直的第二方向(沿Y方向的切面，Y-cut)延伸。 位于接触部单元510中的接触部50可以具有相同或不同形状，本申请不做具体限定。
在一个可选的实施方式中，如图12所示，上述接触部50在平行于第一衬底10 的方向上具有第一截面，在第二方向(沿Y方向的切面，Y-cut)上，第一截面的长度 为L3，上述顶部选择栅切线60在平行于第一衬底10的方向上具有第二截面，在第一 方向(沿X方向的切面，X-cut)上，第二截面的长度为L4，L3＞L4。
在本申请的一个实施例中，上述接触部单元510中相邻各接触部50之间等间距设置，如图12所示。上述设置方式不仅能够便于接触孔的光刻工艺中光刻板的设计，还 能够使相邻设置的接触孔的光刻窗口均匀扩展，降低光刻工艺的难度。
在本申请的一个实施例中，上述接触部单元510中的接触部50在第一衬底10上 的投影具有相同面积，如图12所示。通过使每个接触部50的投影具有相同的面积， 不仅能够便于相邻触孔的光刻工艺中光刻板的设计，还可以通过调整相邻接触孔之间 的间距，使接触孔具有大小接近相同的光刻窗口，从而有利于降低光刻工艺的难度。
本申请的上述三维存储器还可以包括设置于第二衬底上的CMOS器件，CMOS器件通过键合部与上述接触部50电连接。
根据本申请的一个实施例，还提供了一种存储系统20000，图13是根据本申请实施方式的存储系统20000的内部框图。如图13所示，存储系统20000可包括三维存储 器1000和控制器2000。
三维存储器1000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。
控制器2000可通过通道CH控制三维存储器1000，并且三维存储器1000可响应 于来自主机3000的请求基于控制器2000的控制而执行操作。三维存储器1000可通过 通道CH从控制器2000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元 阵列中选择的区域。换言之，三维存储器1000可对由地址选择的区域执行与命令相对 应的内部操作。
在一些实施方式中，上述存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型 SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外 围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪 存(CF)卡，智能媒体卡或者记忆棒等。
本申请实施例还提供了一种电子设备，包括：上述的存储器结构。
本申请的上述实施例中，电子设备包括如下至少一种：手机、台式计算机、平板 电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。本实施例中，可以 将采用本申请的存储器结构运用到任何电子设备中，因为本申请的存储器结构减少缺 陷引发的漏电问题，提高了产品的可靠性，所以采用该存储器结构的电子设备的性能 进一步提升。图14示出了根据本申请的实施例的一种手机的结构示意图，如图14所 示，上述手机10000中包括采用本申请的存储器结构的芯片4000。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1、形成的接触部能够与每个顶部选择栅均接触，进而无需形成与各顶部选择栅接触的多排接触孔，节省了工艺窗口，有利于器件的微缩化；
2、可以通过在同一刻蚀工艺中形成接触孔和顶部选择栅开口，简化工艺流程，提高工艺效率。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的 任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供表面具有栅极堆叠结构的第一衬底，所述栅极堆叠结构包括沿远离所述第一衬底的方向交替的多层控制栅结构和多层隔离层，所述栅极堆叠结构具有远离所述第一衬底的第一表面，所述多层控制栅结构包括靠近所述第一表面的多层顶部选择栅，所述多层顶部选择栅中最靠近所述第一衬底的一层顶部选择栅为第一顶部选择栅，其余顶部选择栅为第二顶部选择栅；
在所述栅极堆叠结构远离所述第一衬底的一侧形成接触孔和顶部选择栅开口，所述接触孔贯穿所述第二顶部选择栅至所述第一顶部选择栅，所述顶部选择栅开口贯穿所述第一顶部选择栅；
在所述顶部选择栅开口中形成顶部选择栅切线，并在所述接触孔中形成与所述第一顶部选择栅接触的接触部。
2.根据权利要求1所述的制作方法，其特征在于，形成所述接触孔和所述顶部选择栅开口的步骤包括：
在所述第一衬底上形成覆盖所述栅极堆叠结构的层间介质层；
顺序刻蚀所述层间介质层和所述栅极堆叠结构，以同时形成贯穿至所述第一顶部选择栅的所述接触孔和预备开口；
通过所述预备开口刻蚀所述栅极堆叠结构，以形成贯穿所述第一顶部选择栅至所述隔离层的所述顶部选择栅开口。
3.根据权利要求2所述的制作方法，其特征在于，所述多层隔离层包括与所述第一顶部选择栅相邻的第一隔离层，所述第一隔离层位于所述第一顶部选择栅靠近所述第一衬底的一侧，在形成所述顶部选择栅开口的步骤中，通过所述预备开口刻蚀所述栅极堆叠结构，以使所述顶部选择栅开口贯穿至所述第一隔离层。
4.根据权利要求1至3中任一项所述的制作方法，其特征在于，在形成所述接触孔和所述顶部选择栅开口的步骤中，在所述栅极堆叠结构远离所述第一衬底的一侧形成接触孔单元，所述接触孔单元包括沿第一方向分布的多个所述接触孔，所述顶部选择栅开口沿所述第二方向延伸，所述第二方向与所述第一方向垂直。
5.根据权利要求4所述的制作方法，其特征在于，所述接触孔在所述第一衬底中具有第一投影面，所述顶部选择栅开口在所述第一衬底中具有第二投影面，所述第一投影面沿所述第二方向的长度大于所述第二投影面沿第一方向的长度。
6.根据权利要求5所述的制作方法，其特征在于，形成所述顶部选择栅切线的步骤包括：
在所述栅极堆叠结构远离所述第一衬底的一侧沉积第一绝缘材料，以使部分所述第一绝缘材料填充于所述顶部选择栅开口中；
去除位于所述顶部选择栅开口之外的所述第一绝缘材料，剩余的所述第一绝缘材料构成所述顶部选择栅切线。
7.根据权利要求6所述的制作方法，其特征在于，形成所述接触部的步骤包括：
在所述接触孔中填充导电材料，以形成与所述第一顶部选择栅接触的导电部；或
在所述接触孔的内壁覆盖导电材料，以形成与所述第一顶部选择栅接触的导电部，并在所述接触孔中填充第二绝缘材料，以使所述导电部包裹所述第二绝缘材料。
8.一种三维存储器，其特征在于，包括：
表面具有栅极堆叠结构的第一衬底，所述栅极堆叠结构包括沿远离所述第一衬底的方向交替的多层控制栅结构和多层隔离层，所述栅极堆叠结构具有远离所述第一衬底的第一表面，所述多层控制栅结构包括靠近所述第一表面的多层顶部选择栅，所述多层顶部选择栅中最靠近所述第一衬底的一层顶部选择栅为第一顶部选择栅，其余顶部选择栅为第二顶部选择栅；
顶部选择栅切线，贯穿所述第一顶部选择栅；
接触部，贯穿所述第二顶部选择栅至所述第一顶部选择栅。
9.根据权利要求8所述的三维存储器，其特征在于，所述三维存储器包括接触部单元，所述接触部单元包括沿第一方向分布的多个所述接触部，所述顶部选择栅切线沿所述第二方向延伸，所述第二方向与所述第一方向垂直。
10.根据权利要求9所述的三维存储器，其特征在于，所述接触部在平行于所述第一衬底的方向上具有第一截面，所述顶部选择栅切线在平行于所述第一衬底的方向上具有第二截面，所述第一截面沿所述第二方向的长度大于所述第二截面沿第一方向的长度。
11.根据权利要求9所述的三维存储器，其特征在于，所述三维存储器还包括：
表面具有CMOS器件的第二衬底；
键合部，用于将所述CMOS器件与所述接触部连接。
12.一种存储系统，包括控制器和三维存储器，所述三维存储器被配置为存储数据，所述控制器耦合到所述三维存储器并被配置为控制所述三维存储器，其特征在于，所述三维存储器由权利要求1至7中任一项所述的三维存储器的制作方法制备而成，或所述三维存储器为权利要求8至11中任一项所述的三维存储器。
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