CN109817635A - 3d nand存储器的形成方法 - Google Patents
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Abstract
一种3D NAND存储器的形成方法，包括：半导体衬底，半导体衬底上形成有所述堆叠结构包括若干交替层叠的牺牲层和隔离层，堆叠结构中具有连通第一沟道孔和第二沟道孔，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶，所述的第一沟道孔中填充满牺牲材料层；在所述第二沟道孔的侧壁形成侧墙；刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽，使得台阶的宽度变小；在第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层；在电荷存储层上形成沟道孔牺牲层；依次刻蚀第一沟道孔底部上的沟道孔牺牲层和电荷存储层，形成开口。本发明的方法防止台阶处的电荷存储层被刻断或损伤，从而防止存储器失效。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器的形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有的3D NAND存储器的制作过程包括：提供衬底，所述衬底上形成有隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成暴露出衬底表面的沟道孔；在沟道孔中形成存储结构；形成存储结构后，刻蚀所述堆叠结构，在堆叠结构中形成栅极隔槽；去除所述牺牲层，在去除牺牲层的位置形成控制栅；在所述栅极隔槽中填充导电材料，形成阵列共源极。
而为了进一步提高存储容量，现有技术在形成所述堆叠结构时，通常会形成多层堆叠结构，每一层堆叠结构中均包括若干层交替层叠的牺牲层和隔离层，多层堆叠结构中形成有沟道孔；沟道孔中形成有存储结构，但是这种存储结构仍存在失效的问题。
发明内容
本发明所要解决的技术问题是怎样防止存储结构失效的问题。
本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构包括若干交替层叠的牺牲层和隔离层，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶，所述的第一沟道孔中填充满牺牲材料层；
在所述第二沟道孔的侧壁形成侧墙；
形成侧墙后，去除牺牲材料层，露出第一沟道孔；
刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽，使得台阶的宽度变小；
在台阶的宽度变小后，在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层；在所述电荷存储层上形成沟道孔牺牲层；
依次刻蚀第一沟道孔底部上的沟道孔牺牲层和电荷存储层，形成开口。
可选的，刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽采用湿法刻蚀或干法刻蚀。
可选的，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，所述第一堆叠结构和第二堆叠结构均包括若干交替层叠的牺牲层和隔离层，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟道孔底部的半导体衬底中具有凹槽，所述凹槽中形成有半导体外延层；所述第二堆叠结构中形成有贯穿第二堆叠结构厚度的第二沟道孔；所述开口暴露出半导体外延层的表面。
可选的，所述第一堆叠结构和第二堆叠结构的形成过程包括：在所述半导体衬底上形成有第一堆叠结构；刻蚀所述第一堆叠结构，形成贯穿第一堆叠结构厚度的第一沟道孔；在所述第一沟道孔底部的半导体衬底中形成凹槽；在所述凹槽中形成有半导体外延层；在第一沟道孔中填充满牺牲材料层；在第一堆叠结构和牺牲材料层上形成第二堆叠结构；刻蚀所述第二堆叠结构，形成有贯穿第二堆叠结构厚度的第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶。
可选的，所述侧墙与第一堆叠结构和第二堆叠结构的材料不相同，所述牺牲材料层与第一堆叠结构和第二堆叠结构的材料不相同，所述侧墙与牺牲材料层的材料不相同。
可选的，所述侧墙的形成过程为：在所述第二堆叠结构表面、第二沟道孔侧壁表面以及牺牲材料层表面形成侧墙材料层；无掩膜刻蚀去除所述第二堆叠结构和牺牲材料层表面的侧墙材料层，在第二沟道孔的侧壁形成侧墙。
可选的，去除所述牺牲材料层采用湿法刻蚀。
可选的，在形成所述电荷存储层之前，去除所述侧墙；在刻穿电荷存储层时，所述沟道孔牺牲层被同步刻蚀去除，或者在形成所述开口后，去除所述沟道孔牺牲层。
可选的，在电荷存储层的表面上以及开口中形成沟道层；在沟道层上形成填充层，所述填充层填充满第一沟道孔和第二沟道孔。
可选的，形成沟道层或形成填充层后，去除第一堆叠结构和第二堆叠结构中的牺牲层；在去除牺牲层的位置对应形成控制栅。
可选的，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，在形成第二沟道孔后，在所述第二沟道孔的侧壁形成侧墙，然后去除牺牲材料层，露出第一沟道孔；通过刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽，使得台阶的宽度变小，因而使得台阶的坡度变缓，后续刻蚀第一沟道孔底部上的沟道孔牺牲层和电荷存储层，形成(暴露出半导体外延层的表面的)开口时，坡度变缓的台阶处的沟道孔牺牲层对等离子的阻挡较少，使得坡度变缓的台阶处沟道孔牺牲层被刻蚀去除的量较少，使得坡度变缓的台阶处沟道孔牺牲层在整个形成开口的刻蚀过程中，台阶处的电荷存储层始终会有沟道孔牺牲层覆盖，以保护台阶处电荷存储层，从而防止台阶处的电荷存储层在形成开口的过程中被刻蚀穿或损伤，以防止NAND存储器失效；并且第二沟道孔的侧壁形成的侧墙的存在，在刻蚀第一沟道孔时，第二沟道孔的特征尺寸不会改变，在保持第二沟道孔特征尺寸的同时，有利于台阶的宽度的减小。
进一步，所述侧墙与第一堆叠结构和第二堆叠结构的材料不相同，所述牺牲材料层与第一堆叠结构和第二堆叠结构的材料不相同，所述侧墙与牺牲材料层的材料不相同，以在后续回刻蚀牺牲材料层时使得侧墙保持完好，以及在对台阶进行刻蚀时，侧墙与牺牲材料层保持完好，对第一堆叠结构和第二堆叠结构进行保护，以及在去除侧墙与牺牲材料层时，对第一堆叠结构和第二堆叠结构的刻蚀损伤较小。
附图说明
图1-图2为本发明一实施例中3D NAND存储器的形成过程的剖面结构示意图；
图3-图16为本发明另一实施例中3D NAND存储器的形成过程的剖面结构示意图；
图17-图22为本发明又一实施例中3D NAND存储器的形成过程的剖面结构示意图；
图17-图27为本发明又一实施例中3D NAND存储器的形成过程的剖面结构示意图；
图28-图35为本发明又一实施例中3D NAND存储器的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有的多层堆叠结构3D NAND存储器存在失效的问题。
研究发现，多层堆叠结构3D NAND存储器存在失效问题的位置一般发生在多层堆叠结构的交界处，具体请图2中所述虚线框标示的20位置。
经过进一步研究，上述问题产生的具体原因为：图1-2为本发明一实施例3D NAND存储器的形成过程的剖面结构示意图，首先请参考图1，在半导体衬底200上形成第一堆叠结构211，所述第一堆叠结构211包括若干交替层叠的牺牲层203和绝缘层204，所述第一堆叠结构211和半导体衬底200之间还可以形成缓冲氧化层201和介质层202；刻蚀所述第一堆叠结构211，形成贯穿第一堆叠结构211厚度的第一沟道孔205；形成第一沟道孔205后继续刻蚀底部的缓冲氧化层201和介质层202和部分半导体衬底200，在第一沟道孔205底部形成凹槽；在凹槽中通过外延工艺形成外延硅层207；在第一沟道孔205中填充满填充材料层；在第一堆叠结构211上形成第二堆叠结构212，所述第二堆叠结构212包括若干交替层叠的牺牲层209和绝缘层210；刻蚀所述第二堆叠结构212，形成贯穿第一堆叠结构211厚度的第二沟道孔215，所述第二沟道孔215与第一沟道孔205连通，所述第二沟道孔215相对于第一沟道孔205存在对准偏移，即第二沟道孔215的中轴线偏移第一沟道孔205的中轴线(中轴线为穿过第二沟道孔215或第一沟道孔205的中心并且垂直于半导体衬底200表面的直线)，使得第二沟道孔215和第一沟道孔205侧壁的交界位置形成台阶23；第二沟道孔215和第一沟道孔205侧壁和底部表面上形成电荷存储层216，所述电荷存储层216为氧化硅层-氮化硅层-氧化硅层的叠层结构，在所述电荷存储层216上形成多晶硅层217。
接着，请参考图2，刻蚀去除第一沟道孔205底部的多晶硅层217和电荷存储层216，形成暴露出外延硅层207表面的开口225，所述多晶硅层217在刻蚀电荷存储层216时用于保护第一沟道孔205和第二沟道孔215侧壁的电荷存储层216不会被损伤，但是本实施例中，由于所述第二沟道孔215相对于第一沟道孔205存在对准偏移，第二沟道孔215和第一沟道孔205侧壁的交界位置形成台阶23，台阶23的坡度较陡，台阶23会对刻蚀的等离子产生阻挡，在刻蚀多晶硅层217和电荷存储层216时，台阶23处的多晶硅层217刻蚀速率大于第一沟道孔205底部的多晶硅层217的刻蚀速率或者两者的刻蚀速率基本相同，使得台阶处23处的多晶硅层也会被去除，后续在继续刻蚀电荷存储层216时，由于台阶23处的电荷存储层216没有被多晶硅层217覆盖或者只被很少的多晶硅层覆盖，使得台阶处的电荷存储层216也会被刻蚀，因而台阶23处的电荷存储层216被刻断或损坏，形成刻蚀缺陷21，由于电荷存储层216是用于存储电荷的，台阶23处的电荷存储层216被刻断或损坏不能存储电荷，从而造成3DNAND存储器的失效。
此外，当发现所述第二沟道孔215相对于第一沟道孔205存在对准偏移或者台阶23处的电荷存储层216被刻断或损坏时，现有通常的操作是将存在问题的晶圆进行返工，但是这样的操作成本非常高，费时费力。
为此，本发明提供了一种3D NAND存储器的形成方法，在形成第二沟道孔后，在所述第二沟道孔的侧壁形成侧墙，然后去除牺牲材料层，露出第一沟道孔；通过刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽，使得台阶的宽度变小，因而使得台阶的坡度变缓，后续刻蚀第一沟道孔底部上的沟道孔牺牲层和电荷存储层，形成(暴露出半导体外延层的表面的)开口时，坡度变缓的台阶处的沟道孔牺牲层对等离子的阻挡较少，使得坡度变缓的台阶处沟道孔牺牲层被刻蚀去除的量较少，使得坡度变缓的台阶处沟道孔牺牲层在整个形成开口的刻蚀过程中，台阶处的电荷存储层始终会有沟道孔牺牲层覆盖，以保护台阶处电荷存储层，从而防止台阶处的电荷存储层在形成开口的过程中被刻蚀穿或损伤，以防止NAND存储器失效；并且第二沟道孔的侧壁形成的侧墙的存在，在刻蚀第一沟道孔时，第二沟道孔的特征尺寸不会改变，在保持第二沟道孔特征尺寸的同时，有利于台阶的宽度的减小。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3-16为本发明另一实施例中3D NAND存储器的形成过程的剖面结构示意图。
参考图3，提供半导体衬底100，所述半导体衬底100上形成有堆叠结构，所述堆叠结构包括位于半导体衬底100上的第一堆叠结构111和位于第一堆叠结构111上的第二堆叠结构(后续进行介绍)，所述第一堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述第一堆叠结构111中具有贯穿第一堆叠结构111厚度的第一沟道孔105。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述第一堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅。所述隔离层104作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述第一堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
所述第一堆叠结构111的层数(第一堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述第一堆叠结构111的层数可以为8层、32层、64层等，第一堆叠结构111的层数越多，越能提高集成度。本实施例中，仅以第一堆叠结构111的层数为4层作为示例进行说明。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103采用化学气相沉积工艺形成。
所述第一沟道孔105通过各向异性的干法刻蚀工艺形成，所述各向异性的干法刻蚀工艺可以为等离子刻蚀工艺，在进行刻蚀工艺之前，在第一堆叠结构111上形成图形化的掩膜层，所述图形化的掩膜层具有暴露出第一堆叠结构111表面的开口，在进行刻蚀时，以所述图形化的掩膜层为掩膜，刻蚀所述第一堆叠结构111，在第一堆叠结构111中形成第一沟道孔105。
在一实施例中，所述第一堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101和位于缓冲氧化层101上的介质层102，在形成第一沟道孔105后，继续刻蚀第一沟道孔105底部的缓冲氧化层101和介质层102以及部分半导体衬底100，形成凹槽106；在凹槽106中通过选择性外延工艺形成外延半导体层107(参考图4)，所述外延半导体层107的表面低于介质层102的表面高于半导体衬底100的表面，所述外延半导体层107的材料为硅、锗或硅锗，本实施例中，所述外延半导体层107的材料为硅。
在一实施例中，所述介质层102为双层堆叠结构，包括位于缓冲氧化层101上的氮化硅层和位于氮化硅层上的氧化硅层。
参考图5，在所述第一堆叠结构111上形成第二堆叠结构112，第二堆叠结构112包括若干交替层叠的牺牲层109和隔离层110。
所述牺牲层109后续去除以形成空腔，然后在在去除牺牲层109的位置形成控制栅。所述隔离层110作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述牺牲层109和隔离层110交替层叠是指：在形成一层牺牲层109后，在该牺牲层109的表面形成一层隔离层110，然后依次循环进行形成牺牲层109和位于牺牲层109上的隔离层110的步骤。本实施例中，所述第二堆叠结构112的最底层为一层牺牲层109，最顶层为一层隔离层110。
所述第二堆叠结构112的层数(第二堆叠结构112中的牺牲层109和隔离层110的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述第二堆叠结构112的层数可以为8层、32层、64层等，第二堆叠结构112的层数越多，越能提高集成度。本实施例中，仅以第二堆叠结构112的层数为4层作为示例进行说明。
所述牺牲层109与隔离层110的材料不相同，后续去除牺牲层109时，使牺牲层109相对于隔离层110具有高的刻蚀选择比，因而在去除牺牲层109时，对隔离层110的刻蚀量较小或者忽略不计，保证隔离层110的完整性。
所述隔离层110的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层109的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层110的材料为氧化硅，牺牲层109的材料为氮化硅，所述隔离层110和牺牲层109采用化学气相沉积工艺形成。
在一实施例中，在形成第二堆叠结构112之前，在所述第一沟道孔105中填充牺牲材料层108，所述牺牲材料层108的材料可以为多晶硅、无定形硅或无定型碳。本实施例中，所述牺牲材料层108材料为多晶硅。
参考图6，刻蚀所述第二堆叠结构112，所述第二堆叠结构112中形成有贯穿第二堆叠结构112厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔15的交界处形成台阶10。
刻蚀所述第二堆叠结构112形成第二沟道孔115采用各向异性的干法刻蚀工艺，在具体的实施例中，所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺。
在一实施例中，在刻蚀所述第二堆叠结构112之前，在所述第二堆叠结构112上形成缓冲氧化层113和位于缓冲氧化层113上的介质层114，在刻蚀第二堆叠结构112之前，先在介质层114和缓冲氧化层113中形成与第二沟道孔115对应的开口。
在一实施例中，所述介质层114可以为双层堆叠结构，包括位于缓冲氧化层113上的氮化硅层和位于氮化硅层表面的氧化硅层。
在实际的NAND存储器的制作过程中，由于光刻和/或刻蚀工艺的偏差，在刻蚀第二堆叠结构112形成第二沟道孔115时，形成的第二沟道孔115相对于第一沟道孔105会存在对准偏移，即第二沟道孔115的中轴线偏移第一沟道孔105的中轴线(中轴线为穿过第二沟道孔115或第一沟道孔105的中心并且垂直于半导体衬底100表面的直线)，使得第二沟道孔115和第一沟道孔105侧壁的交界位置形成台阶10，台阶10的存在后续刻蚀第一沟道孔105底部的电荷存储层，形成暴露出外延半导体层107表面的开口时，会使得第一沟道孔105和第二沟道孔115交界处(或第一堆叠结构111与第二堆叠结构112交界处)的电荷存储层被刻断或损坏，带来NAND存储器的失效。
本实施例中，仅以一个第一堆叠结构和一个第二堆叠结构作为示例进行说明，在其他实施例中，所述第一堆叠结构和第二堆叠结构可以为多个，多个第一堆叠结构和第二堆叠结构交替堆叠。
参考图7、图8和图9，在所述第一沟道孔105和第二沟道孔115侧壁和底部上形成电荷存储层116。
所述电荷存储层116用于存储电荷。在形成电荷存储层116之前，先去除所述牺牲材料层108。在一实施例中，去除所述牺牲材料层108采用湿法刻蚀工艺。
参考图9，图9为图8中形成的电荷存储层116的放大结构示意图，所述电荷存储层116包括阻挡氧化层116a、位于阻挡氧化层116a上的电荷捕获层116b以及位于电荷捕获层116b上的隧穿氧化层116c。
所述阻挡氧化层116a和隧穿氧化层116c的材料为氧化硅，所述电荷捕获层116b的材料为氮化硅。形成所述电荷捕获层116b、隧穿氧化层116c和阻挡氧化层116a采用化学气相沉积工艺。
第一接触孔105和第二接触孔115由于对准偏差在交界处形成台阶10，在形成电荷存储层116时，台阶10处的电荷存储层116表面也会存在台阶。
参考图10，在所述电荷存储层116上形成沟道孔牺牲层117；在所述沟道孔牺牲层117上形成保护层118。
所述沟道孔牺牲层117用于在后续刻蚀第一沟道孔105底部的电荷存储层116，形成暴露出底部的半导体外延层107开口时，用于保护第一沟道孔105和第二沟道孔115侧壁上的电荷存储层116保持完整。
所述保护层118用于保护沟道孔牺牲层117在整个刻蚀的过程中(形成暴露出半导体外延层107的开口时)使得沟道孔牺牲层117能够对台阶10附近的电荷存储层116进行有效的保护。
所述沟道孔牺牲层117和所述保护层118的材料不相同，后续在刻蚀所述沟道孔牺牲层118时，所述沟道孔牺牲层117相对于保护层118具有高的刻蚀选择比，使得保护层118能对沟道牺牲层117进行更好的保护。
所述沟道孔牺牲层117的材料为多晶硅、无定型硅或无定型碳。所述保护层118的材料为氧化硅、氮化硅、氮氧化硅、碳化硅或氮化硼。本实施例中，所述沟道孔牺牲层117的材料为多晶硅，所述保护层118的材料为氧化硅，所述牺牲层117和保护层118的形成工艺为化学气相沉积工艺。
结合参考图11、图12和图13，依次刻蚀第一沟道孔115底部上的保护层118、沟道孔牺牲层117和电荷存储层116，形成(暴露出半导体外延层107的表面的)开口125。
所述依次刻蚀第一沟道孔底部上的保护层、沟道孔牺牲层和电荷存储层采用各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺可以为等离子体刻蚀工艺。
在刻蚀去除第一沟道孔105底部上的部分保护层118时，由于刻蚀时间较短，并且前述形成保护层118时，在台阶10处的保护层118的厚度会大于第一沟道孔105底部的保护层118厚度(台阶处10由于第二沟道孔115相对于第一沟道孔105产生偏移，使得第一沟道孔105与第二沟道孔115连通处的宽度减小，使得进入的沉积气体也减小)，因而台阶10处以及第一沟道孔105和第二沟道孔115侧壁处的保护层118得以保留或被去除的量较少，从而在后续刻蚀第一沟道孔105底部的沟道孔牺牲层117和电荷存储层116时，所述保护层118能保护底部的沟道孔牺牲层117，使得台阶10附近的沟道孔牺牲层117被刻蚀去除的量较少，因而在整个刻蚀的过程中，台阶处10的电荷存储层116始终会有沟道孔牺牲层覆盖，以保护台阶10处电荷存储层116，从而防止台阶10处的电荷存储层116被刻蚀穿或损伤，以防止NAND存储器失效。
在一实施例中，刻蚀所述沟道孔牺牲层117与刻蚀保护层118时采用不同的刻蚀气体，刻蚀所述电荷存储层116与刻蚀沟道孔牺牲层117采用不同的刻蚀气体，以使得对保护层118的刻蚀速率较低，保护层对底部的沟道孔牺牲层117保护时间增长，从而使得沟道孔牺牲层117对底部的电荷存储层116保护的时间也增长。在一实施例中，刻蚀所述保护层118采用的气体为C4F8、C5F8、C4F6的一种或几种，刻蚀所述沟道孔牺牲层117采用的气体为HBr或者SF6和NF3的一种或几种，刻蚀所述电荷存储层116采用的气体为CF4、C4F8、CH3F、CH2F2中的一种或几种。
在一实施例中，在进行各向异性的干法刻蚀时，先刻蚀去除第一沟道孔105底部上的部分保护层118，在第一沟道孔105和第二沟道孔115侧壁上的沟道孔牺牲层表面形成保护侧墙119，然后刻蚀所述第一沟道孔105底部上沟道孔牺牲层117，接着刻蚀所述第一沟道孔105底部上的电荷存储层116，形成暴露出半导体外延层107的表面的开口125。
在其他实施例中，刻蚀所述沟道孔牺牲层和电荷存储层可以采用相同的刻蚀气体。
在一实施例中，在刻穿电荷存储层116时，所述保护侧墙119和沟道孔牺牲层117被同步刻蚀去除，或者在形成所述开口125后，去除所述保护侧墙119和沟道孔牺牲层117。
参考图14，在电荷存储层116的表面上以及开口125中形成沟道层120。
所述沟道层120与半导体外延层107接触。本实施例中，所述沟道层120的材料为多晶硅，沟道层120的形成工艺为化学气相沉积。
参考图15，在沟道层120上形成填充层121，所述填充层121填充满第一沟道孔和第二沟道孔。
所述填充层121的材料为氧化硅或其他合适的材料。
参考图16，形成沟道层120或形成填充层121后，去除第一堆叠结构111和第二堆叠结构112中的牺牲层103和牺牲层109(参考图15)；在去除牺牲层103和牺牲层109的位置对应形成控制栅123和控制栅129。
在去除牺牲层103和牺牲层109之前，平坦化去除介质层114上的填充层120和电荷存储层116。
去除所述牺牲层103和牺牲层109的可以采用湿法刻蚀。
所述控制栅123和控制栅129的材料可以为金属或其他的导电材料(比如多晶硅等)。本实施例中，所述导电材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
在一实施例中，所述控制栅123和控制栅129与相应的隔离层104和隔离层110之间还形成有高K介质层，所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。
在一实施例中，去除牺牲层103和牺牲层109时，同时去除介质层102中的氮化硅层，在氮化硅层被去除的位置对应形成选择栅132，所述选择栅132的形成过程与控制栅123和控制栅129的形成步骤相同。
本发明实施例还提供了一种3D NAND存储器，参考图10，包括：
半导体衬底100，所述半导体衬底100上形成有堆叠结构，所述堆叠结构包括第一堆叠结构111和位于第一堆叠结构111上的第二堆叠结构112，所述第一堆叠结构111和第二堆叠结构112均包括若干交替层叠的牺牲层(103、109)和隔离层(104、110)，所述第一堆叠结构111中具有贯穿第一堆叠结构厚度的第一沟道孔105，所述第一沟道孔105底部的半导体衬底100中具有凹槽，所述凹槽中形成有半导体外延层107；所述第二堆叠结构112中形成有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔115的交界处形成台阶10；
位于所述第一沟道孔105和第二沟道孔115侧壁和底部上的电荷存储层116；
位于所述电荷存储层116上的沟道孔牺牲层117；
位于所述沟道孔牺牲层117上的保护层118，所述保护层118用于在后续刻蚀第一沟道孔105底部的电荷存储层116，形成暴露出底部的半导体外延层107开口时，保护沟道孔牺牲层117对台阶10附近的电荷存储层116进行有效的保护。
具体的，所述沟道孔牺牲层117和所述保护层118的材料不相同。
在一实施例中，所述沟道孔牺牲层117的材料为多晶硅、无定型硅或无定型碳。所述保护层118的材料为氧化硅、氮化硅、氮氧化硅、碳化硅或氮化硼。
图17-图22为本发明又一实施例中3D NAND存储器的形成过程的剖面结构示意图。
参考图17，图17在图6的基础上进行，提供半导体衬底100，所述半导体衬底100上形成有堆叠结构，所述堆叠结构包括位于半导体衬底100上的第一堆叠结构111和位于第一堆叠结构111上的第二堆叠结构112，所述第一堆叠结构111和第二堆叠结构112均包括若干交替层叠的牺牲层(103、109)和隔离层(104、110)，所述第一堆叠结构111中具有贯穿第一堆叠结构厚度的第一沟道孔105，所述第一沟道孔105底部的半导体衬底100中具有凹槽，所述凹槽中形成有半导体外延层107；所述第二堆叠结构112中形成有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔115的交界处形成台阶10。
在一实施例中，所述第一堆叠结构111和第二堆叠结构112的形成过程包括：在所述半导体衬底100上形成有第一堆叠结构111；刻蚀所述第一堆叠结构111，形成贯穿第一堆叠结构厚度的第一沟道孔105；在所述第一沟道孔105底部的半导体衬底100中形成凹槽；在所述凹槽中形成有半导体外延层107；在第一沟道孔105中填充满牺牲材料层108；在第一堆叠结构111和牺牲材料层108上形成第二堆叠结构112；刻蚀所述第二堆叠结构112，形成有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔105的交界处形成台阶10。
所述牺牲材料层108与第一堆叠结构111和第二堆叠结构112的材料不相同，后续在回刻蚀部分厚度的牺牲材料层108，使得牺牲材料层108相对于第一堆叠结构111和第二堆叠结构112材料具有高的刻蚀选择比。
所述牺牲材料层108的材料可以为多晶硅、无定形硅或无定型碳。本实施例中，所述牺牲材料层108材料为多晶硅。
参考图18，对所述台阶10进行刻蚀201，使得台阶10的坡度变缓。
本实施例中，对所述台阶10进行刻蚀，使得台阶处10的坡度变缓，后续在第一沟道孔105和第二沟道孔115中形成电荷存储层和位于电荷存储层上的沟道孔牺牲层时，坡度变缓的台阶10处形成的电荷存储层和沟道孔牺牲层表面的坡度变缓，后续刻蚀第一沟道孔105底部上的沟道孔牺牲层和电荷存储层，形成暴露出半导体外延层107的表面的开口时，坡度变缓的台阶10处的沟道孔牺牲层对等离子的阻挡较少，使得坡度变缓的台阶10处沟道孔牺牲层被刻蚀去除的量较少，使得坡度变缓的台阶10处沟道孔牺牲层在整个形成开口的刻蚀过程中，台阶处10的电荷存储层始终会有沟道孔牺牲层覆盖，以保护台阶10处电荷存储层，从而防止台阶10处的电荷存储层在形成开口的过程中被刻蚀穿或损伤，以防止NAND存储器失效。
本实施例中，对所述台阶10进行刻蚀之前，回刻蚀去除部分厚度的牺牲材料层108，暴露出台阶10下方的部分第一沟道孔105的侧壁，在对台阶10进行刻蚀时，使得台阶10的坡度可以变得更缓，后续在第一沟道孔105和第二沟道孔115中形成电荷存储层和位于电荷存储层上的沟道孔牺牲层时，坡度更缓的台阶10处形成的电荷存储层和沟道孔牺牲层表面的坡度更缓，在刻蚀第一沟道孔105底部上的沟道孔牺牲层和电荷存储层，形成暴露出半导体外延层107的表面的开口时时，台阶10的沟道孔牺牲层被去除的量更少，从而对台阶处10的电荷存储层始终能进行更好的保护；此外，剩余的牺牲材料层108可以防止第一堆叠结构111受到刻蚀损伤。
在一实施例中，所述牺牲材料层108回刻蚀的厚度大于台阶10的横向宽度，以利于使得台阶10的坡度变缓。
对所述台阶进行刻蚀201可以采用溅射、干法刻蚀工艺或聚焦离子束(FocusedIon beam，FBI)刻蚀工艺。在一实施例中，所述溅射可以采用惰性气体离子，所述干法刻蚀为等离子体刻蚀工艺。
参考图19，去除剩余的牺牲材料层108(参考图18)。
去除剩余的牺牲材料层108采用湿法刻蚀工艺。
参考图20，对所述台阶10进行刻蚀后，在所述第一沟道孔105和第二沟道孔115侧壁和底部上形成电荷存储层116；在所述电荷存储层116上形成沟道孔牺牲层117。
所述电荷存储层116包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
参考图21，依次刻蚀第一沟道,105底部上的沟道孔牺牲层117和电荷存储层116，形成(暴露出半导体外延层107的表面的)开口125。
在一实施例中，在刻穿电荷存储层116时，所述沟道孔牺牲层117被同步刻蚀去除，或者在形成所述开口125后，去除所述沟道孔牺牲层。
参考图20，在电荷存储层116的表面上以及开口125(参考图21)中形成沟道层120；在沟道层120上形成填充层121，所述填充层121填充满第一沟道孔和第二沟道孔。
还包括，形成沟道层120或形成填充层121后，去除第一堆叠结构111和第二堆叠结构112中的牺牲层(103、109)；在去除牺牲层(103/109)的位置对应形成控制栅。
需要说明的是，本实施例中与前述实施例中相同或相似结构的其他限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
图23-图27为本发明又一实施例中3D NAND存储器的形成过程的剖面结构示意图。本实施例与前一实施例中的区别在于：在形成第二沟道孔后，在对台阶进行刻蚀之前，在所述第二沟道孔的侧壁形成侧墙，因而在对台阶进行刻蚀，使得台阶的坡度变缓时，所述侧墙能防止对第二堆叠结构带来刻蚀损伤，所述牺牲材料层能防止对第一堆叠结构带来刻蚀损伤，使得第一沟道孔和第二沟道孔的特征尺寸不会改变，并且，这种方式进行刻蚀时，可以减少对台阶坡度变缓的刻蚀难度，以及可以采用多种刻蚀工艺对台阶进行刻蚀。需要说明的是，本实施例中与前述实施例中相同或相似结构的其他限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
参考图23，图23在图6的基础上进行，提供半导体衬底100，所述半导体衬底100上形成有堆叠结构，所述堆叠结构包括位于半导体衬底100上的第一堆叠结构111和位于第一堆叠结构111上的第二堆叠结构112，所述第一堆叠结构111和第二堆叠结构112均包括若干交替层叠的牺牲层(103、109)和隔离层(104、110)，所述第一堆叠结构111中具有贯穿第一堆叠结构厚度的第一沟道孔105，所述第一沟道孔105底部的半导体衬底100中具有凹槽，所述凹槽中形成有半导体外延层107，所述半导体外延层107上的第一沟道孔105中填充满牺牲材料层108；所述第二堆叠结构112中形成有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔115的交界处形成台阶10；在所述第二沟道孔115的侧壁形成侧墙202。
在一实施例中，所述第一堆叠结构111和第二堆叠结构112的形成过程包括：在所述半导体衬底100上形成有第一堆叠结构111；刻蚀所述第一堆叠结构111，形成贯穿第一堆叠结构厚度的第一沟道孔105；在所述第一沟道孔105底部的半导体衬底100中形成凹槽；在所述凹槽中形成有半导体外延层107；在第一沟道孔105中填充满牺牲材料层108；在第一堆叠结构111和牺牲材料层108上形成第二堆叠结构112；刻蚀所述第二堆叠结构112，形成有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔105的交界处形成台阶10。
在一实施例中，所述侧墙202的形成过程为：在所述第二堆叠结构112表面、第二沟道孔115侧壁表面以及牺牲材料层108表面形成侧墙材料层；无掩膜刻蚀去除所述第二堆叠结构112和牺牲材料层108表面的侧墙材料层，在第二沟道孔115的侧壁形成侧墙202。
在一实施例中，所述侧墙202与第一堆叠结构111和第二堆叠结构112的材料不相同，所述牺牲材料层108与第一堆叠结构111和第二堆叠结构112的材料不相同，所述侧墙202与牺牲材料层108的材料不相同，以在后续回刻蚀牺牲材料层108时使得侧墙202保持完好，以及在对台阶10进行刻蚀时，侧墙202与牺牲材料层108保持完好，对第一堆叠结构111和第二堆叠结构112进行保护，以及在去除侧墙202与牺牲材料层108时，对第一堆叠结构111和第二堆叠结构112的刻蚀损伤较小。
所述牺牲材料层108或侧墙202的材料可以为多晶硅、无定形硅或无定型碳。本实施例中，所述牺牲材料层108材料为多晶硅，所述侧墙202的材料为无定型碳。
参考图24，形成侧墙202后，回刻蚀去除部分厚度的牺牲材料层108。
所述牺牲材料层108回刻蚀的厚度大于台阶的横向宽度。
回刻蚀去除部分厚度的牺牲材料层108采用湿法刻蚀或各向异性的干法刻蚀。
在一实施例中，回刻蚀采用湿法刻蚀时，第一沟道孔105上部的牺牲材料层108被全部去除。
在一实施例中，采用各向异性的干法刻蚀去除部分厚度的牺牲材料层108，仅去除第二沟道孔正下方的那一部分牺牲材料层108，以露出与台阶10临近的第一沟道孔那一部分侧壁，与台阶10相对的那一部分沟道孔侧壁仍被牺牲材料层覆盖，进一步保护第一堆叠结构不会被刻蚀损伤。
参考图25，回刻蚀去除部分厚度的牺牲材料层108后，对所述台阶10进行刻蚀，使得台阶10的坡度变缓。
对所述台阶10进行刻蚀采用溅射、干法刻蚀工艺或湿法刻蚀。
参考图26，在形成电荷存储层之前，去除所述侧墙202和剩余的牺牲材料层108(参考图25)。
参考图27，对所述台阶10进行刻蚀后，在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层116；在所述电荷存储层116上形成沟道孔牺牲层；依次刻蚀第一沟道孔底部上的沟道孔牺牲层116和电荷存储层，形成(暴露出半导体外延层107的表面的)开口；去除所述沟道孔牺牲层；在电荷存储层116的表面上以及开口中形成沟道层120；在沟道层1120上形成填充层121，所述填充层121填充满第一沟道孔和第二沟道孔。
还包括，形成沟道层120或形成填充层121后，去除第一堆叠结构111和第二堆叠结构112中的牺牲层(103/109)；在去除牺牲层(103/109)的位置对应形成控制栅。
所述电荷存储层116包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
图28-图35为本发明又一实施例中3D NAND存储器的形成过程的剖面结构示意图。本实施例中与前述实施例中区别在于：本实施例中使得台阶的坡度变缓的方式不同，本实施例中在形成第二沟道孔后，在所述第二沟道孔的侧壁形成侧墙，然后去除牺牲材料层，露出第一沟道孔；通过刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽，使得台阶的宽度变小，因而使得台阶的坡度变缓，后续刻蚀第一沟道孔底部上的沟道孔牺牲层和电荷存储层，形成暴露出半导体外延层的表面的开口时，坡度变缓的台阶处的沟道孔牺牲层对等离子的阻挡较少，使得坡度变缓的台阶处沟道孔牺牲层被刻蚀去除的量较少，使得坡度变缓的台阶处沟道孔牺牲层在整个形成开口的刻蚀过程中，台阶处的电荷存储层始终会有沟道孔牺牲层覆盖，以保护台阶处电荷存储层，从而防止台阶处的电荷存储层在形成开口的过程中被刻蚀穿或损伤，以防止NAND存储器失效；并且第二沟道孔的侧壁形成的侧墙的存在，在刻蚀第一沟道孔时，第二沟道孔的特征尺寸不会改变，在保持第二沟道孔特征尺寸的同时，有利于台阶的宽度的减小。需要说明的是，本实施例中与前述实施例中相同或相似结构的其他限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
参考图28，图28在图6的基础上进行，提供半导体衬底100，所述半导体衬底100上形成有堆叠结构，所述堆叠结构包括位于半导体衬底100上的第一堆叠结构111和位于第一堆叠结构111上的第二堆叠结构112，，所述第一堆叠结构111和第二堆叠结构112均包括若干交替层叠的牺牲层(103、109)和隔离层(104、110)，所述第一堆叠结构111中具有贯穿第一堆叠结构厚度的第一沟道孔105，所述第一沟道孔105底部的半导体衬底100中具有凹槽，所述凹槽中形成有半导体外延层107，所述半导体外延层107上的第一沟道孔105中填充满牺牲材料层108；所述第二堆叠结构112中形成有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔115的交界处形成台阶10；在所述第二沟道孔115的侧壁形成侧墙202。
在一实施例中，所述第一堆叠结构111和第二堆叠结构112的形成过程包括：在所述半导体衬底100上形成有第一堆叠结构111；刻蚀所述第一堆叠结构111，形成贯穿第一堆叠结构厚度的第一沟道孔105；在所述第一沟道孔105底部的半导体衬底100中形成凹槽；在所述凹槽中形成有半导体外延层107；在第一沟道孔105中填充满牺牲材料层108；在第一堆叠结构111和牺牲材料层108上形成第二堆叠结构112；刻蚀所述第二堆叠结构112，形成有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通，且所述第二沟道孔115相对于第一沟道孔105存在对准偏移，在所述第一沟道孔105和第二沟道孔105的交界处形成台阶10。
在一实施例中，所述侧墙202的形成过程为：在所述第二堆叠结构112表面、第二沟道孔115侧壁表面以及牺牲材料层108表面形成侧墙材料层；无掩膜刻蚀去除所述第二堆叠结构112和牺牲材料层108表面的侧墙材料层，在第二沟道孔115的侧壁形成侧墙202。
在一实施例中，所述侧墙202与第一堆叠结构111和第二堆叠结构112的材料不相同，所述牺牲材料层108与第一堆叠结构111和第二堆叠结构112的材料不相同，所述侧墙202与牺牲材料层108的材料不相同，以在后续回刻蚀牺牲材料层108时使得侧墙202保持完好，以及在对台阶10进行刻蚀时，侧墙202与牺牲材料层108保持完好，对第一堆叠结构111和第二堆叠结构112进行保护，以及在去除侧墙202与牺牲材料层108时，对第一堆叠结构111和第二堆叠结构112的刻蚀损伤较小。
所述牺牲材料层108或侧墙202的材料可以为多晶硅、无定形硅或无定型碳。本实施例中，所述牺牲材料层108材料为多晶硅，所述侧墙202的材料为无定型碳。
参考图29，形成侧墙202后，去除牺牲材料层108(参考图28)，露出第一沟道孔105。
本实施例中，所述牺牲材料层108被全部去除，去除所述牺牲材料层108采用湿法刻蚀。
在其他实施例中，请参考图30，形成侧墙202后，去除部分所述牺牲材料层108，暴露出台阶10下方的第一沟道孔105侧壁，第一沟道孔105的与台阶10相对的那一部分侧壁仍被剩余的牺牲材料层108覆盖，这样的好处在于：请参考图31，在刻蚀所述第一沟道孔105使得第一沟道孔的宽度变宽，使得台阶10的宽度变小时，只有台阶10下方的第一沟道孔的那一侧壁会被刻蚀，第一沟道孔105的与台阶10相对的那一部分侧壁不会被刻蚀，因而能使得台阶10的宽度变小，使得台阶的坡度变缓的同时，有利于后续生长形成电荷存储层和沟道孔牺牲层。
去除部分所述牺牲材料层108采用各向异性的干法刻蚀工艺，比如等离子体刻蚀工艺，使得第二沟道孔115正下方的那一部分牺牲材料层108被去除，第一沟道孔105的与台阶10相对的那一部分侧壁仍被剩余的牺牲材料层108覆盖。
参考图32，图32在图29或图31的基础上进行，刻蚀所述第一沟道孔105使得第一沟道孔105的宽度变宽，使得台阶10的宽度变小。
刻蚀所述第一沟道孔105使得第一沟道孔的宽度变宽采用湿法刻蚀或干法刻蚀。
刻蚀所述第一沟道孔105后还包括去除所述侧墙202(参考图30)，或者去除所述侧墙202和剩余的牺牲材料层108(参考图31)。
去除所述侧墙202和/或牺牲材料层108采用湿法刻蚀。
参考图33，在台阶10的宽度变小后，在所述第一沟道孔105和第二沟道孔115侧壁和底部上形成电荷存储层116；在所述电荷存储层116上形成沟道孔牺牲层117。
所述电荷存储层116包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
参考图34，依次刻蚀第一沟道孔105底部上的沟道孔牺牲层117和电荷存储层116，形成(暴露出半导体外延层107的表面的)开口125。
在一实施例中，在刻穿电荷存储层116时，所述沟道孔牺牲层117被同步刻蚀去除，或者在形成所述开口125后，去除所述沟道孔牺牲层。
参考图35，在电荷存储层116的表面上以及开口中形成沟道层120；在沟道层120上形成填充层121，所述填充层121填充满第一沟道孔和第二沟道孔。
还包括：形成沟道层120或形成填充层121后，去除第一堆叠结构111和第二堆叠结构112中的牺牲层(103/109)；在去除牺牲层(103/109)的位置对应形成控制栅。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (11)
1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构包括若干交替层叠的牺牲层和隔离层，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶，所述的第一沟道孔中填充满牺牲材料层；
在所述第二沟道孔的侧壁形成侧墙；
形成侧墙后，去除牺牲材料层，露出第一沟道孔；
刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽，使得台阶的宽度变小；
在台阶的宽度变小后，在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层；在所述电荷存储层上形成沟道孔牺牲层；
依次刻蚀第一沟道孔底部上的沟道孔牺牲层和电荷存储层，形成开口。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，刻蚀所述第一沟道孔使得第一沟道孔的宽度变宽采用湿法刻蚀或干法刻蚀。
3.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，所述第一堆叠结构和第二堆叠结构均包括若干交替层叠的牺牲层和隔离层，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟道孔底部的半导体衬底中具有凹槽，所述凹槽中形成有半导体外延层；所述第二堆叠结构中形成有贯穿第二堆叠结构厚度的第二沟道孔；所述开口暴露出半导体外延层的表面。
4.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，所述第一堆叠结构和第二堆叠结构的形成过程包括：在所述半导体衬底上形成有第一堆叠结构；刻蚀所述第一堆叠结构，形成贯穿第一堆叠结构厚度的第一沟道孔；在所述第一沟道孔底部的半导体衬底中形成凹槽；在所述凹槽中形成有半导体外延层；在第一沟道孔中填充满牺牲材料层；在第一堆叠结构和牺牲材料层上形成第二堆叠结构；刻蚀所述第二堆叠结构，形成有贯穿第二堆叠结构厚度的第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶。
5.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，所述侧墙与第一堆叠结构和第二堆叠结构的材料不相同，所述牺牲材料层与第一堆叠结构和第二堆叠结构的材料不相同，所述侧墙与牺牲材料层的材料不相同。
6.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，所述侧墙的形成过程为：在所述第二堆叠结构表面、第二沟道孔侧壁表面以及牺牲材料层表面形成侧墙材料层；无掩膜刻蚀去除所述第二堆叠结构和牺牲材料层表面的侧墙材料层，在第二沟道孔的侧壁形成侧墙。
7.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，去除所述牺牲材料层采用湿法刻蚀。
8.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，在形成所述电荷存储层之前，去除所述侧墙；在刻穿电荷存储层时，所述沟道孔牺牲层被同步刻蚀去除，或者在形成所述开口后，去除所述沟道孔牺牲层。
9.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，在电荷存储层的表面上以及开口中形成沟道层；在沟道层上形成填充层，所述填充层填充满第一沟道孔和第二沟道孔。
10.如权利要求9所述的3D NAND存储器的形成方法，其特征在于，形成沟道层或形成填充层后，去除第一堆叠结构和第二堆叠结构中的牺牲层；在去除牺牲层的位置对应形成控制栅。
11.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
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