CN109300906A - 一种3d nand存储器及其制造方法 - Google Patents
一种3d nand存储器及其制造方法 Download PDFInfo
- Publication number
- CN109300906A CN109300906A CN201811197356.3A CN201811197356A CN109300906A CN 109300906 A CN109300906 A CN 109300906A CN 201811197356 A CN201811197356 A CN 201811197356A CN 109300906 A CN109300906 A CN 109300906A
- Authority
- CN
- China
- Prior art keywords
- layer
- channel hole
- stacked structure
- grid articulamentum
- plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本申请公开了一种3D NAND存储器及其制造方法。在该方法中，对接在一起的第一堆叠结构和第二堆叠结构中的沟道孔内的功能层分别形成，而非在对接以后，通过一步工艺同时形成，因此，在形成第二堆叠结构之前，就将第一堆叠结构底部的存储器层刻蚀掉，相较于上下两层堆叠结构的沟道孔的纵横比，一层堆叠结构的沟道孔的纵横比要小一半，因此，本申请提供的方法能够降低沟道孔底部的存储器层的刻蚀工艺难度，同理，也能降低存储阵列公共源极的刻蚀工艺难度。此外，在本申请提供的方法中，上下堆叠结构沟道孔内的功能层分别形成，如此，提高了薄膜均匀性，改善了结构或应力方面的问题。
Description
技术领域
本申请涉及存储器技术领域，尤其涉及一种3D NAND存储器及其制造方法。
背景技术
3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和层间绝缘层结合垂直沟道孔组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。
为了提高3D NAND存储器的存储密度，出现了堆叠3D NAND存储器。该堆叠3D NAND存储器由至少两个堆叠结构对接在一起形成。目前，堆叠3DNAND存储器的制造工艺中，一般均是在堆叠结构对接后，再通过一步工艺形成沟道孔内部的存储器的功能层，其中，存储器功能层包括存储器层和沟道层。如此，现有的堆叠3D NAND存储器的制造工艺存在以下问题：
1、由于多个堆叠结构的对接，导致沟道孔的纵横比较大，因而，沟道孔底部的存储器层的刻蚀工艺存在较大难度。
2、同样，由于较大纵横比的沟道孔，3D NAND存储器的存储阵列公共源极的刻蚀也存在较大难度。
3、此外，上下堆叠结构的沟道孔内的功能层均在堆叠在一起后通过一步工艺形成，导致薄膜均匀性较差，而且会产生结构或应力方面的问题。
发明内容
有鉴于此，本申请提供了一种3D NAND存储器及其制造方法，以解决上述堆叠3DNAND存储器制造过程中存在的技术问题。
为了解决上述技术问题，本申请采用了如下技术方案：
一种3D NAND存储器的制造方法，包括：
在衬底上形成第一堆叠结构，所述第一堆叠结构包括贯穿所述第一堆叠结构的第一沟道孔，所述第一沟道孔内形成有存储器的功能层；
在所述第一堆叠结构上形成覆盖所述第一堆叠结构的栅连接层；
在所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔；
在所述开口内形成插塞结构，所述插塞结构与第一沟道孔的功能层连接；
形成覆盖所述栅连接层及所述插塞结构的第二堆叠结构，所述第二堆叠结构包括贯穿所述第二堆叠结构的第二沟道孔，所述第二沟道孔内形成有存储器的功能层；所述第二沟道孔内的功能层通过所述插塞结构与第一沟道孔的功能层连接。
可选地，所述在所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔，具体包括：
干法刻蚀所述栅连接层，以在所述第一沟道孔的上方形成开口；
通过所述开口横向刻蚀所述栅连接层，使所述开口的横向尺寸大于所述第一沟道孔的径向尺寸。
可选地，在所述栅连接层上刻蚀开口之后，在所述开口内形成插塞结构之前，还包括：
在栅连接层的侧壁形成栅氧化层。
可选地，形成栅连接层之后，在所述栅连接层上形成刻蚀开口之前，还包括：
在所述栅连接层上形成绝缘层；
所述在所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔，具体包括：
在所述绝缘层和所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔。
可选地，所述栅连接层为多晶硅层，
所述通过所述开口横向刻蚀所述栅连接层，具体包括：
采用TMAH溶液通过所述开口横向刻蚀所述栅连接层。
可选地，所述栅连接层为多晶硅层，
所述在栅连接层的侧壁形成栅氧化层，具体包括：
原位氧化所述栅连接层，以在所述栅连接层的侧壁上形成栅氧化层。
可选地，在所述开口内形成插塞结构，所述插塞结构与第一沟道孔的功能层连接，具体包括：
在所述栅氧化层表面上形成保护层；
刻蚀所述第一沟道孔，以露出所述第一沟道孔内的功能层；
去除所述保护层；
在所述第一沟道孔上方形成插塞结构，所述插塞结构与所述第一沟道孔内的功能层接触连接。
可选地，所述栅连接层或插塞结构的材料为未掺杂或低掺杂多晶硅，所述低掺杂多晶硅的掺杂浓度不高于1019cm-3。
可选地，形成插塞结构之后，形成第二堆叠结构之前，还包括：
在所述插塞结构的上方形成刻蚀阻挡层；
所述形成覆盖所述栅连接层及所述插塞结构的第二堆叠结构，具体包括：
在所述插塞结构以及所述栅连接层的上方形成第二堆叠结构；
刻蚀位于所述第一沟道孔上方的第二堆叠结构直至到达所述刻蚀阻挡层，形成第二沟道孔；
去除所述刻蚀阻挡层，以使所述第二沟道孔与所述插塞结构接触连接；
在所述第二沟道孔内形成存储器的功能层。
可选地，形成第二堆叠结构之后，还包括：
在所述第二沟道孔内且靠近所述第二沟道孔上表面区域形成漏极塞，所述漏极塞与所述第二沟道孔内的沟道层接触连接；其中，所述功能层包括所述沟道层。
可选地，所述第一堆叠结构和所述第二堆叠结构均由层间绝缘层和牺牲层交替层叠而成，所述在形成漏极塞之后，还包括：
将所述第一堆叠结构和所述第二堆叠结构中的牺牲层替换为金属栅层。
可选地，在形成第二堆叠结构之前，还包括：
去除所述绝缘层。
一种3D NAND存储器，包括：
衬底，
位于所述衬底上方的第一堆叠结构，所述第一堆叠结构包括贯穿所述第一堆叠结构的第一沟道孔，所述第一沟道孔内形成有存储器的功能层；
位于所述第一堆叠结构上方的栅连接层，所述栅连接层上形成有开口，所述开口位于所述第一沟道孔的上方；
位于所述开口内的插塞结构，所述插塞结构与第一沟道孔内的功能层连接；
以及覆盖所述栅连接层及所述插塞结构的第二堆叠结构，所述第二堆叠结构包括贯穿所述第二堆叠结构的第二沟道孔，所述第二沟道孔内形成有存储器的功能层；所述第二沟道孔内的功能层通过所述插塞结构与第一沟道孔的功能层连接。
可选地，所述开口的横向尺寸大于所述第一沟道孔的径向尺寸。
可选地，所述3D NAND存储器还包括：
形成于所述栅连接层上的栅氧化层。
可选地，所述3D NAND存储器还包括：
位于所述第二沟道孔内且靠近所述第二沟道孔上表面的漏极塞。
可选地，所述栅连接层或插塞结构的材料为多晶硅。
可选地，所述栅多晶硅为未掺杂或低掺杂多晶硅，所述低掺杂多晶硅的掺杂浓度不高于1019cm-3。
可选地，所述栅连接层为金属栅材料层。
可选地，所述金属栅材料层为金属钨层。
可选地，所述3D NAND存储器还包括：
位于所述栅连接层上方的绝缘层。
可选地，所述绝缘层为氧化硅层。
相较于现有技术，本申请具有以下有益效果：
基于以上技术方案可知，本申请提供的3D NAND存储器的制造方法中，对接在一起的第一堆叠结构和第二堆叠结构中的沟道孔内的功能层分别形成，而非在对接以后，通过一步工艺同时形成，因此，在形成上层堆叠结构即第二堆叠结构之前，就将底层堆叠结构即第一堆叠结构底部的存储器层刻蚀掉，相较于上下两层堆叠结构的沟道孔的纵横比，一层堆叠结构的沟道孔的纵横比要小一半，因此，本申请提供的方法能够降低沟道孔底部的存储器层的刻蚀工艺难度，同理，也能降低存储阵列公共源极的刻蚀工艺难度。此外，在本申请提供的方法中，上下堆叠结构沟道孔内的功能层分别形成，如此，提高了薄膜均匀性，改善了结构或应力方面的问题。
附图说明
为了清楚地理解本申请的技术方案，下面将描述本申请具体实施方式时用到的附图做一简要说明。
图1是本申请实施例一提供的3D NAND存储器的制造方法流程示意图；
图2(1)至图2(16)是本申请实施例一提供的3D NAND存储器的制造方法一系列制程对应的剖面结构示意图；
图3是本申请实施例提供的一种3D NAND存储器的结构示意图；
图4是本申请实施例二提供的3D NAND存储器的制造方法流程示意图；
图5(1)至图5(3)是本申请实施例二提供的3D NAND存储器的制造方法一系列制程对应的剖面结构示意图；
图6是本申请实施例三提供的3D NAND存储器的制造方法流程示意图；
图7(1)至图7(4)是本申请实施例三提供的3D NAND存储器的制造方法一系列制程对应的剖面结构示意图；
图8是本申请实施例四提供的3D NAND存储器的制造方法流程示意图；
图9(1)至图9(3)是本申请实施例四提供的3D NAND存储器的制造方法一系列制程对应的剖面结构示意图。
具体实施方式
如背景技术部分，现有的3D NAND存储器的制造工艺存在多个问题，为了解决该多个问题，本申请提供了一种3D NAND存储器的制造方法。该制造方法中，对接在一起的第一堆叠结构和第二堆叠结构中的沟道孔内的功能层分别形成，而非在对接以后，通过一步工艺同时形成，因此，在形成上层堆叠结构即第二堆叠结构之前，就将底层堆叠结构即第一堆叠结构底部的存储器层刻蚀掉，相较于上下两层堆叠结构的沟道孔的纵横比，一层堆叠结构的沟道孔的纵横比要小一半，因此，本申请提供的方法能够降低沟道孔底部的存储器层的刻蚀工艺难度，同理，也能降低存储阵列公共源极的刻蚀工艺难度。此外，在本申请提供的方法中，上下堆叠结构沟道孔内的功能层分别形成，如此，提高了薄膜均匀性，改善了结构或应力方面的问题。
下面结合附图对本申请提供的3D NAND存储器的制造方法的具体实施方式进行详细描述。
实施例一
请参见图1至图2(16)，本申请实施例一提供的3D NAND存储器的制造方法包括以下步骤：
S101：在衬底上形成第一堆叠结构，第一堆叠结构包括贯穿第一堆叠结构的第一沟道孔。
如图2(1)所示，在衬底10上形成第一堆叠结构20，该第一堆叠结构20包括贯穿第一堆叠结构20的第一沟道孔CH1。其中，第一堆叠结构20可以由层间绝缘层201和牺牲层202交替堆叠形成。
为了形成存储单元的公共源极，在该第一沟道孔CH1的底部形成有自衬底10外延生长的外延结构203。该外延结构203可以作为存储阵列公共源极。
需要说明，在本申请实施例中，衬底10可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，GermaniumOn Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底10为体硅衬底。
作为更具体示例，衬底10可以为多晶硅材料。
外延结构203与衬底10的材料结构相同。
此外，第一沟道孔CH1可以通过干法刻蚀工艺对第一堆叠结构20进行刻蚀形成。
S102：沿着第一沟道孔的内壁形成第一存储器层。
如图2(2)所示，采用薄膜沉积工艺沿着第一沟道孔的内壁依次第一电荷阻挡层204、第一电荷捕获层205和第一电荷遂穿层206。其中，第一电荷阻挡层204、第一电荷捕获层205和第一电荷遂穿层206的材料可以分别为氧化硅、氮化硅和氧化硅。如此，第一电荷阻挡层204、第一电荷捕获层205和第一电荷遂穿层206形成第一存储器层，该第一存储器层结构为ONO结构。
S103：刻蚀第一沟道孔底部的第一存储器层。
如图2(3)所示，采用干法刻蚀工艺刻蚀第一沟道孔CH1底部的第一存储器层，以露出第一沟道孔CH1底部的外延结构203。
S104：沿着第一存储器层的侧壁以及第一沟道孔的底部形成第一沟道层。
本步骤可以具体为采用薄膜沉积工艺沿着第一电荷遂穿层206的侧壁以及第一沟道孔CH1的底部形成第一沟道层207。该第一沟道层207与第一沟道孔CH1底部的外延结构203接触连接。
作为示例，该第一沟道层207的材料可以为多晶硅。
该步骤执行完对应的结构示意图如图2(4)所示。
S105：在第一沟道孔内部形成第一绝缘芯层。
本步骤可以具体为：沿着第一沟道层207的内壁向第一沟道孔CH1的内部填充绝缘材料，从而在第一沟道孔CH1内部形成第一绝缘芯层208。该第一绝缘芯层208的材料可以为氧化硅。
该步骤执行完对应的结构示意图如图2(5)所示。
需要说明，上述第一存储器层(包括第一电荷阻挡层204、第一电荷捕获层205和第一电荷遂穿层206)和第一沟道层207可以统称为存储器的功能层。
S106：在第一堆叠结构上方依次形成栅连接层和绝缘层。
本步骤可以具体为：采用本领域惯用的薄膜沉积方法在第一堆叠结构20的上方依次形成栅连接层30和绝缘层33。该步骤执行完对应的结构示意图如图2(6)所示。
作为一示例，该栅连接层30的材料可以为多晶硅，更具体地，该栅连接层30可以为未掺杂或低掺杂多晶硅，所述低掺杂多晶硅的掺杂浓度不高于1019cm-3。
需要说明，在本申请实施例中，栅连接层30的材料还可以为其它栅极材料，如金属栅材料等等。作为示例，本申请以多晶硅作为栅连接层30的材料为例进行说明。
绝缘层33的材料可以为氧化硅。
S107：刻蚀绝缘层和栅连接层，以在第一沟道孔的上方形成开口，从而暴露出第一沟道孔。
本步骤可以具体为：先采用光刻刻蚀工艺去除覆盖在第一沟道孔CH1上方的绝缘层33和栅连接层30，以在第一沟道孔CH1的上方形成第一开口K1。
需要说明，在本步骤中，覆盖在栅连接层30上方的绝缘层33全部被去除掉，从而形成如图2(7A)所示的结构。
然后，采用TMAH(四甲基氢氧化铵，Tetra-Methyl-Ammonium-Hydroxide)溶液通过所述第一开口K1腐蚀剩余的栅连接层30，以在所述第一沟道孔的上方形成第二开口K2，所述第二开口K2的横向尺寸大于所述第一开口K1的径向尺寸。从而形成如图2(7B)所示的结构。
S108：在栅连接层的侧壁上形成栅氧化层。
为了简化工艺，本步骤可以采用原位(ISSG，In-Situ steam generation)氧化工艺在栅连接层30的侧壁上形成栅氧化层31，同时，第一沟道层207也会被氧化，从而使得第一沟道层207的长度变短，形成如图2(8)所述的结构。
S109：在开口内形成插塞结构，插塞结构与第一沟道孔内的第一存储器层和第一沟道层接触连接；插塞结构的上表面与栅连接层的上表面相平。
为了实现形成的插塞结构与第一沟道孔内的第一存储器层和第一沟道层之间形成良好的接触连接，作为一示例，S109可以具体包括以下步骤：
S1091：在所述栅氧化层表面上形成保护层。
本步骤可以具体为：在S108之后，在已形成的结构表面上沉积一层保护层P，该保护层的材料可以为多晶硅。该步骤执行完对应的剖面结构示意图如图2(9A)所示。
S1092：去除除栅氧化层侧壁以外的其它区域上的保护层，并刻蚀第一沟道孔，以使所述第一存储器层和第一沟道层暴露出。
本步骤可以具体为：先采用干法刻蚀工艺去除除栅氧化层31侧壁以外的其它区域上的保护层P；
然后采用湿法刻蚀工艺刻蚀第一沟道孔CH1，以使形成于第一沟道孔CH1内的第一存储器层和第一沟道层207暴露出。该步骤执行完对应的剖面结构示意图如图2(9B)所示。
S1093：去除位于栅氧化层侧壁上的保护层。
为了更好地去除位于栅氧化层侧壁上的保护层，并在去除该保护层的同时，不会对其它层结构带来负面影响，本步骤可以采用TMAH溶液来去除位于栅氧化层31侧壁上的保护层P，如此形成如图2(9C)所示的结构。
S1094：在所述开口内形成插塞结构，所述插塞结构与所述第一沟道孔内的第一存储器层和第一沟道层接触连接。
本步骤可以具体为：本步骤可以采用本领域惯用的薄膜沉积工艺在开口内沉积一层插塞结构32，该插塞结构32与第一沟道孔CH1内的第一存储器层和第一沟道层207接触连接。
为了方便后续形成第二堆叠结构，在沉积插塞结构32之后，还可以为该插塞结构32进行平坦化处理，从而为第二堆叠结构形成较为平坦的生长基底。
该步骤执行完对应的剖面结构如图2(9D)所示。
需要说明，在本申请实施例中，插塞结构32的材料为半导体材料，作为一示例，该插塞结构32的材料可以为未掺杂或低掺杂多晶硅，所述低掺杂多晶硅的掺杂浓度不高于1019cm-3。
S110：在插塞结构以及栅连接层的上方形成第二堆叠结构，第二堆叠结构包括贯穿第二堆叠结构的第二沟道孔，第二沟道孔形成于插塞结构的上方且与插塞结构接触连接。
如图2(10)所示，在插塞结构32以及栅连接层的30上方形成第二堆叠结构40，该第二堆叠结构40包括贯穿第二堆叠结构的第二沟道孔CH2。其中，第二堆叠结构40可以由层间绝缘层401和牺牲层402交替堆叠形成。
第二沟道孔CH2的底部与插塞结构32接触连接。
S111：沿着第二沟道孔的内壁形成第二存储器层。
如图2(11)所示，采用薄膜沉积工艺沿着第二沟道孔CH2的内壁依次第二电荷阻挡层403、第二电荷捕获层404和第二电荷遂穿层405。其中，第二电荷阻挡层403、第二电荷捕获层404和第二电荷遂穿层405的材料可以分别为氧化硅、氮化硅和氧化硅。如此，第二电荷阻挡层403、第二电荷捕获层404和第二电荷遂穿层405形成第二存储器层，该第二存储器层结构也为ONO结构。
S112：刻蚀第二沟道孔底部的第二存储器层。
如图2(12)所示，采用干法刻蚀工艺刻蚀第二沟道孔CH2底部的第二存储器层。
S113：沿着第二存储器层的侧壁以及第二沟道孔的底部形成第二沟道层。
本步骤可以具体为采用薄膜沉积工艺沿着第二电荷遂穿层405的侧壁以及第二沟道孔CH2的底部形成第二沟道层406。该第二沟道层406与插塞结构32接触连接。
作为示例，该第二沟道层406的材料可以为多晶硅。
该步骤执行完对应的结构示意图如图2(13)所示。
S114：在第二沟道孔内形成第二绝缘芯层。
本步骤可以具体为：沿着第二沟道层406的内壁向第二沟道孔CH2的内部填充绝缘材料，从而在第二沟道孔CH2内部形成第二绝缘芯层407。该第二绝缘芯层407的材料可以为氧化硅。
该步骤执行完对应的结构示意图如图2(14)所示。
S115：在第二沟道孔内且靠近第二沟道孔上表面区域形成漏极塞。
本步骤可以具体为：先刻蚀第二沟道孔靠上区域，以露出第二沟道层406，然后在第二沟道孔内且靠近第二沟道孔上表面区域形成漏极塞408。该漏极塞408与第二沟道层406接触连接。
该步骤执行完对应的结构示意图如图2(15)所示。
S116：将第一堆叠结构和第二堆叠结构中的牺牲层替换为栅极层。
本步骤可以具体为：利用栅线缝隙将牺牲层去除掉，然后在牺牲层所在的位置填充上栅极材料，从而在将第一堆叠结构20和第二堆叠结构20中的牺牲层202和402替换为栅极层202’和402’。作为示例，该栅极材料层可以为金属钨。
该步骤执行完对应的结构示意图如图2(16)所示。
以上为本申请实施例一提供的3D NAND存储器的制造方法的具体实现方式。
通过该具体实现方式形成的3D NAND存储器的结构如图2(16)所示。该3D NAND存储器包括：
衬底10，
位于衬底10上方的第一堆叠结构20，第一堆叠结构20由层间绝缘层201和栅极层202’交替层叠形成，其包括贯穿第一堆叠结构20的第一沟道孔，第一沟道孔的侧壁上依次形成有第一存储器层204至206和第一沟道层207，此外，第一沟道孔内还填充有第一绝缘芯层208；其中，第一存储器层204至206和第一沟道层207可以统称为第一沟道孔内的功能层。
位于第一堆叠结构上方的栅连接层30，该栅连接层30形成有开口，所述开口位于所述第一沟道孔的上方，并且，该栅连接层30的侧壁上形成有栅氧化层31；
位于开口内的插塞结构32，插塞结构32与第一沟道孔内的第一存储器层204至206和第一沟道层207接触连接；插塞结构32的上表面与栅连接层30的上表面相平；
位于插塞结构32以及栅连接层30的上方的第二堆叠结构40，第二堆叠结构40包括贯穿第二堆叠结构40的第二沟道孔，第二沟道孔形成于插塞结构32的上方且与插塞结构32接触连接；第二沟道孔内形成有第二存储器层403至405和第二沟道层406。此外，该第二沟道孔内形成有第二绝缘芯层407。该第二沟道孔内的第二存储器层403至405和第二沟道层406通过插塞结构32与第一沟道孔内的第一存储器层204至206和第一沟道层207连接。
作为本申请的一具体示例，为了便于第二沟道孔内的第二存储器层403至405和第二沟道层406通过插塞结构32与第一沟道孔内的第一存储器层204至206和第一沟道层207连接，设置于栅连接层30上的开口的横向尺寸大于第一沟道孔的径向尺寸。
此外，为了形成电流通路，该3D NAND存储器还包括位于第二沟道孔内且靠近第二沟道孔上表面的漏极塞408。
作为本申请的一具体示例，栅连接层30或插塞结构32的材料可以为多晶硅。
更具体地，栅连接层30或插塞结构32的材料可以为未掺杂或低掺杂多晶硅，该低掺杂多晶硅的掺杂浓度不高于1019cm-3。
作为本申请的另一具体示例，栅连接层30的材料也可以为金属栅材料。
以上为本申请实施例提供的3D NAND存储器。在上述3D NAND存储器中，将两层堆叠结构上下连接在一起，从而提高3D NAND存储器的存储密度和容量。而且，在形成上层堆叠结构即第二堆叠结构40之前，就将底层堆叠结构即第一堆叠结构20底部的第一存储器层刻蚀掉，相较于上下两层堆叠结构的沟道孔的纵横比，一层堆叠结构的沟道孔的纵横比要小一半，因此，本申请实施例提供的方法能够降低沟道孔底部的存储器层的刻蚀工艺难度，同理，也能降低存储阵列公共源极的刻蚀工艺难度。此外，在本申请提供的方法中，上下堆叠结构沟道孔内的存储器层和沟道层分别形成，如此，提高了薄膜均匀性，改善了结构或应力方面的问题。
此外，因该3D NAND存储器中，上下两层堆叠结构中的沟道孔的薄膜分别形成，而非通过一道工艺形成，因此，该上下两层堆叠结构中的沟道孔内的薄膜质量与由一层堆叠结构内的沟道孔的薄膜质量相同。
另外，在该3D NAND存储器中，上层堆叠结构直接形成于下层堆叠结构中，因此，本申请提供的3D NAND存储器中，上下两层堆叠结构对接在一起形成的整体结构与单层堆叠结构类似。
此外，在本申请实施例中，用于连接上下堆叠结构的栅连接层30和插塞结构32的材料可以为未掺杂或低掺杂的多晶硅，如此可以降低堆叠结构连接处的电阻和减少阈值电压的波动，而且也使得存储器的从底选择栅进行的沟道孔的体擦除变得可能。
作为上述实施例一的变型，为了更好地控制工艺刻蚀过程，简化工艺，S107可以具体为：
仅去除覆盖在第一沟道孔上方的绝缘层和栅连接层，保留除第一沟道孔以外区域上方的绝缘层和栅连接层，其它工艺过程与上述实施例一相同，如此，形成图3所示的3DNAND存储器结构。
需要说明，图3所示的3D NAND存储器具有与上述图2(16)所示的存储器相同的有益效果，此外，该3D NAND存储器的制造工艺过程还更好控制。
此外，在上述实施例一中，第一堆叠结构的顶层和次顶层分别为绝缘层和牺牲层。需要通过专门的工艺在第一堆叠结构的上方形成栅连接层。
作为本申请的另一实施例，第一堆叠结构靠近顶部的区域可以包括绝缘层和多晶硅层。如此，可以利用该靠近第一堆叠结构顶部的多晶硅层作为用于栅连接材料层的多晶硅层。该具体实现方式请参见实施例二。
实施例二
请参见图4至图5(3)，本申请实施例二提供的3D NAND存储器的制造方法包括以下步骤：
S401：在衬底上形成第一堆叠结构，第一堆叠结构包括贯穿第一堆叠结构的第一沟道孔，所述第一堆叠结构的顶层为多晶硅层，或者顶层为绝缘层，且次顶层为栅材料层。
如图5(1)所示，在衬底10上形成第一堆叠结构20，该第一堆叠结构20包括贯穿第一堆叠结构20的第一沟道孔CH1。其中，第一堆叠结构20可以由层间绝缘层201和牺牲层202交替堆叠形成，且第一堆叠结构的次顶层为多晶硅层209，顶层为绝缘层210。
S402至S405与S102至S105相同，为了简要起见，在此不再详细描述。
S406：刻蚀所述第一堆叠结构，以在所述第一沟道孔的上方形成开口，所述开口的底表面低于所述栅材料层的下表面。
本步骤可以具体为：先采用光刻刻蚀工艺刻蚀第一沟道孔，以在第一沟道孔CH1的上方形成第一开口K1，从而形成如图5(2)所示的结构。
然后，采用TMAH(四甲基氢氧化铵，Tetra-Methyl-Ammonium-Hydroxide)溶液通过所述第一开口K1腐蚀剩余的部分多晶硅层209，同时，会腐蚀部分第一沟道层207、第一绝缘芯层208、第一遂穿层206和第一阻挡层204，以在所述第一沟道孔的上方形成第二开口K2，所述第二开口K2的横向尺寸大于所述第一开口K1的横向尺寸。从而形成如图5(3)所示的结构。
S407至S415与S108至S116相同，为了简要起见，在此不再详细描述。
以上为本申请实施例二提供的3D NAND存储器制造方法的具体实现方式。在该具体实现方式中，借助第一堆叠结构靠近顶部的多晶硅层来形成用于连接上下两层堆叠结构的栅连接层。相较于实施例一，本申请实施例形成的3DNAND存储器中，上下两层堆叠结构的对准会更加精准，性能更好。
此外，为了更好地控制上层堆叠结构中的形成沟道孔的刻蚀终点，本申请还提供了又一种3D NAND存储器制造方法的具体实现方式。具体参见实施例三。
实施例三
需要说明，实施例三可以在上述实施例一或实施例二的基础上进行改进得到，作为示例，本申请以实施例一为基础进行改进。
请参见图6至图7(4)，本申请实施例三提供的3D NAND存储器的制造方法包括以下步骤：
S601至S609与S101至S109相同，为了简要起见，在此不再详细描述。
S610：在插塞结构的上方形成刻蚀停止层。
如图7(1)所示，在插塞结构32的上方形成刻蚀停止层34。作为示例，该刻蚀停止层34的材料可以为金属钨。
S611：在刻蚀停止层以及栅连接层的上方形成第二堆叠结构。
如图7(2)所示，在刻蚀停止层34以及栅连接层30的上方形成第二堆叠结构40。
S612：刻蚀位于刻蚀停止层上方的第二堆叠结构直至露出刻蚀停止层，以形成贯穿第二堆叠结构的第二沟道孔。
如图7(3)所示，刻蚀位于刻蚀停止层34上方的第二堆叠结构直至露出刻蚀停止层34，以形成贯穿第二堆叠结构的第二沟道孔CH2。
S613：去除刻蚀停止层。
采用pirahna溶液去除刻蚀停止层34，该步骤执行完对应的剖面结构示意图如图7(4)所示。
S614至S619与S111至S116相同，为了简要起见，在此不再详细描述。
以上为本申请实施例三提供的3D NAND存储器的制造方法的具体实现方式。在该具体实现方式中，在形成第二堆叠结构之前，在插塞结构32的上方形成刻蚀停止层34，如此，相较于实施例一和实施例二，实施例三提供的制造方法，在形成第二沟道孔时，很容易控制刻蚀终点。
需要说明，第一堆叠结构和第二堆叠结构均由绝缘层和牺牲层交替层叠而成。而该牺牲层最后被替换成栅极材料层。基于此，本申请还提供了又一种3DNAND存储器的制造方法的具体实现方式。
实施例四
请参见图8至图9(3)，本申请实施例四提供的3D NAND存储器的制造方法包括以下步骤：
S801至S805与S101至S105相同，为了简要起见，在此不再详细描述。
S806：刻蚀所述第一堆叠结构，以在所述第一沟道孔的上方形成开口，所述开口的底表面低于顶层牺牲层的下表面。
本步骤可以具体为：先采用光刻刻蚀工艺刻蚀所述第一堆叠结构的第一沟道孔的靠近顶部区域，以在所述第一沟道孔的上方形成开口，直至开口的底表面低于顶层牺牲层的下表面，从而使得刻蚀后的第一沟道孔的上表面与顶层牺牲层202下相邻的绝缘层201之间。从而形成如图9(1)所示的结构。
然后，采用湿法腐蚀溶液腐蚀剩余的部分顶层牺牲层202，从而使得开口的横向尺寸大于第一沟道孔的径向尺寸，从而形成如图9(2)所示的结构。
S807：在顶层牺牲层的侧壁上形成栅氧化层。
如图9(3)所示，在顶层牺牲层202的侧壁上形成栅氧化层31。
S808：在第一沟道孔的上方形成插塞结构，插塞结构与第一沟道孔内的第一存储器层和第一沟道层接触连接；插塞结构的上表面与第一堆叠结构的顶层氧化层的上表面相平。
该步骤的具体实现方式与S109的具体实现方式基本相同，其不同之处仅在于本步骤形成的插塞结构的上表面需要与第一堆叠结构的顶层氧化层的上表面相平。而S109中，形成的插塞结构的上表面需要与栅连接层的上表面相平。
为了简要起见，在此不再详细描述。
S809：在插塞结构以及顶层牺牲层的上方形成第二堆叠结构，第二堆叠结构包括贯穿第二堆叠结构的第二沟道孔，第二沟道孔形成于插塞结构的上方且与插塞结构接触连接。
该步骤与S110基本相同，其不同之处仅在于本步骤在插塞结构以及顶层牺牲层的上方形成第二堆叠结构。而S109中，在插塞结构以及栅连接层的上方形成第二堆叠结构。为了简要起见，在此不再详细描述。
S810至S815与S111至S116相同，为了简要起见，在此不再详细描述。
以上为本申请实施例四提供的3D NAND存储器的制造方法。通过该制造方法能够形成栅连接层为金属栅层的3D NAND存储器。从而使得该多层对接的3D NAND存储器的结构更加接近于单层堆叠结构的3D NAND存储器，从而有利于提高3D NAND存储器的性能。
以上为本申请实施例提供的具体实现方式。
Claims (22)
1.一种3D NAND存储器的制造方法，其特征在于，包括：
在衬底上形成第一堆叠结构，所述第一堆叠结构包括贯穿所述第一堆叠结构的第一沟道孔，所述第一沟道孔内形成有存储器的功能层；
在所述第一堆叠结构上形成覆盖所述第一堆叠结构的栅连接层；
在所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔；
在所述开口内形成插塞结构，所述插塞结构与第一沟道孔的功能层连接；
形成覆盖所述栅连接层及所述插塞结构的第二堆叠结构，所述第二堆叠结构包括贯穿所述第二堆叠结构的第二沟道孔，所述第二沟道孔内形成有存储器的功能层；所述第二沟道孔内的功能层通过所述插塞结构与第一沟道孔的功能层连接。
2.根据权利要求1所述的方法，其特征在于，所述在所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔，具体包括：
干法刻蚀所述栅连接层，以在所述第一沟道孔的上方形成开口；
通过所述开口横向刻蚀所述栅连接层，使所述开口的横向尺寸大于所述第一沟道孔的径向尺寸。
3.根据权利要求1或2所述的方法，其特征在于，在所述栅连接层上刻蚀开口之后，在所述开口内形成插塞结构之前，还包括：
在栅连接层的侧壁形成栅氧化层。
4.根据权利要求1-3任一项所述的方法，其特征在于，形成栅连接层之后，在所述栅连接层上形成刻蚀开口之前，还包括：
在所述栅连接层上形成绝缘层；
所述在所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔，具体包括：
在所述绝缘层和所述栅连接层上刻蚀开口，以暴露出所述第一沟道孔。
5.根据权利要求2所述的方法，其特征在于，所述栅连接层为多晶硅层，
所述通过所述开口横向刻蚀所述栅连接层，具体包括：
采用TMAH溶液通过所述开口横向刻蚀所述栅连接层。
6.根据权利要求2所述的方法，其特征在于，所述栅连接层为多晶硅层，
所述在栅连接层的侧壁形成栅氧化层，具体包括：
原位氧化所述栅连接层，以在所述栅连接层的侧壁上形成栅氧化层。
7.根据权利要求3所述的方法，其特征在于，在所述开口内形成插塞结构，所述插塞结构与第一沟道孔的功能层连接，具体包括：
在所述栅氧化层表面上形成保护层；
刻蚀所述第一沟道孔，以露出所述第一沟道孔内的功能层；
去除所述保护层；
在所述第一沟道孔上方形成插塞结构，所述插塞结构与所述第一沟道孔内的功能层接触连接。
8.根据权利要求1-7任一项所述的方法，其特征在于，所述栅连接层或插塞结构的材料为未掺杂或低掺杂多晶硅，所述低掺杂多晶硅的掺杂浓度不高于1019cm-3。
9.根据权利要求1所述的方法，其特征在于，形成插塞结构之后，形成第二堆叠结构之前，还包括：
在所述插塞结构的上方形成刻蚀阻挡层；
所述形成覆盖所述栅连接层及所述插塞结构的第二堆叠结构，具体包括：
在所述插塞结构以及所述栅连接层的上方形成第二堆叠结构；
刻蚀位于所述第一沟道孔上方的第二堆叠结构直至到达所述刻蚀阻挡层，形成第二沟道孔；
去除所述刻蚀阻挡层，以使所述第二沟道孔与所述插塞结构接触连接；
在所述第二沟道孔内形成存储器的功能层。
10.根据权利要求1所述的方法，其特征在于，形成第二堆叠结构之后，还包括：
在所述第二沟道孔内且靠近所述第二沟道孔上表面区域形成漏极塞，所述漏极塞与所述第二沟道孔内的沟道层接触连接；其中，所述功能层包括所述沟道层。
11.根据权利要求10所述的方法，其特征在于，所述第一堆叠结构和所述第二堆叠结构均由层间绝缘层和牺牲层交替层叠而成，所述在形成漏极塞之后，还包括：
将所述第一堆叠结构和所述第二堆叠结构中的牺牲层替换为金属栅层。
12.根据权利要求4所述的方法，其特征在于，在形成第二堆叠结构之前，还包括：
去除所述绝缘层。
13.一种3D NAND存储器，其特征在于，包括：
衬底，
位于所述衬底上方的第一堆叠结构，所述第一堆叠结构包括贯穿所述第一堆叠结构的第一沟道孔，所述第一沟道孔内形成有存储器的功能层；
位于所述第一堆叠结构上方的栅连接层，所述栅连接层上形成有开口，所述开口位于所述第一沟道孔的上方；
位于所述开口内的插塞结构，所述插塞结构与第一沟道孔内的功能层连接；
以及覆盖所述栅连接层及所述插塞结构的第二堆叠结构，所述第二堆叠结构包括贯穿所述第二堆叠结构的第二沟道孔，所述第二沟道孔内形成有存储器的功能层；所述第二沟道孔内的功能层通过所述插塞结构与第一沟道孔的功能层连接。
14.根据权利要求13所述的3D NAND存储器，其特征在于，所述开口的横向尺寸大于所述第一沟道孔的径向尺寸。
15.根据权利要求13所述的3D NAND存储器，其特征在于，所述3D NAND存储器还包括：
形成于所述栅连接层上的栅氧化层。
16.根据权利要求13所述的3D NAND存储器，其特征在于，所述3D NAND存储器还包括：
位于所述第二沟道孔内且靠近所述第二沟道孔上表面的漏极塞。
17.根据权利要求13-16任一项所述的3D NAND存储器，其特征在于，所述栅连接层或插塞结构的材料为多晶硅。
18.根据权利要求17所述的3D NAND存储器，其特征在于，所述栅多晶硅为未掺杂或低掺杂多晶硅，所述低掺杂多晶硅的掺杂浓度不高于1019cm-3。
19.根据权利要求13-16任一项所述的3D NAND存储器，其特征在于，所述栅连接层为金属栅材料层。
20.根据权利要求19所述的3D NAND存储器，其特征在于，所述金属栅材料层为金属钨层。
21.根据权利要求13-16任一项所述的3D NAND存储器，其特征在于，所述3D NAND存储器还包括：
位于所述栅连接层上方的绝缘层。
22.根据权利要求21所述的3D NAND存储器，其特征在于，所述绝缘层为氧化硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811197356.3A CN109300906B (zh) | 2018-10-15 | 2018-10-15 | 一种3d nand存储器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811197356.3A CN109300906B (zh) | 2018-10-15 | 2018-10-15 | 一种3d nand存储器及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109300906A true CN109300906A (zh) | 2019-02-01 |
| CN109300906B CN109300906B (zh) | 2020-12-04 |
Family
ID=65162571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811197356.3A Active CN109300906B (zh) | 2018-10-15 | 2018-10-15 | 一种3d nand存储器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109300906B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109346475A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体存储器及其制造方法 |
| CN109346476A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN109817635A (zh) * | 2019-02-14 | 2019-05-28 | 长江存储科技有限责任公司 | 3d nand存储器的形成方法 |
| CN109904171A (zh) * | 2019-02-14 | 2019-06-18 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| CN110265402A (zh) * | 2019-06-27 | 2019-09-20 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN110459545A (zh) * | 2019-07-18 | 2019-11-15 | 长江存储科技有限责任公司 | 存储器及其制作方法 |
| CN111370418A (zh) * | 2019-12-26 | 2020-07-03 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
| CN111557047A (zh) * | 2019-06-28 | 2020-08-18 | 长江存储科技有限责任公司 | 半导体器件制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9224752B1 (en) * | 2014-08-13 | 2015-12-29 | SK Hynix Inc. | Double-source semiconductor device |
| CN108565266A (zh) * | 2018-06-04 | 2018-09-21 | 长江存储科技有限责任公司 | 形成三维存储器的方法以及三维存储器 |
| CN109346476A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN109346475A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体存储器及其制造方法 |
-
2018
- 2018-10-15 CN CN201811197356.3A patent/CN109300906B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9224752B1 (en) * | 2014-08-13 | 2015-12-29 | SK Hynix Inc. | Double-source semiconductor device |
| CN108565266A (zh) * | 2018-06-04 | 2018-09-21 | 长江存储科技有限责任公司 | 形成三维存储器的方法以及三维存储器 |
| CN109346476A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN109346475A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体存储器及其制造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109346476A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN109346475A (zh) * | 2018-10-15 | 2019-02-15 | 长江存储科技有限责任公司 | 一种半导体存储器及其制造方法 |
| CN109817635B (zh) * | 2019-02-14 | 2021-04-13 | 长江存储科技有限责任公司 | 3d nand存储器的形成方法 |
| CN109817635A (zh) * | 2019-02-14 | 2019-05-28 | 长江存储科技有限责任公司 | 3d nand存储器的形成方法 |
| CN109904171A (zh) * | 2019-02-14 | 2019-06-18 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| CN110265402A (zh) * | 2019-06-27 | 2019-09-20 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN111557047B (zh) * | 2019-06-28 | 2021-07-09 | 长江存储科技有限责任公司 | 半导体器件制造方法 |
| CN111557047A (zh) * | 2019-06-28 | 2020-08-18 | 长江存储科技有限责任公司 | 半导体器件制造方法 |
| US11183508B2 (en) | 2019-06-28 | 2021-11-23 | Yangtze Memory Technologies Co., Ltd. | Methods of semiconductor device fabrication |
| US11672115B2 (en) | 2019-06-28 | 2023-06-06 | Yangtze Memory Technologies Co., Ltd. | Methods of semiconductor device fabrication |
| US11871565B2 (en) | 2019-06-28 | 2024-01-09 | Yangtze Memory Technologies Co., Ltd. | Methods of semiconductor device fabrication |
| CN110459545A (zh) * | 2019-07-18 | 2019-11-15 | 长江存储科技有限责任公司 | 存储器及其制作方法 |
| CN111370418A (zh) * | 2019-12-26 | 2020-07-03 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
| CN111370418B (zh) * | 2019-12-26 | 2021-09-24 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109300906B (zh) | 2020-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109300906A (zh) | 一种3d nand存储器及其制造方法 | |
| EP3420591B1 (en) | Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof | |
| US9935124B2 (en) | Split memory cells with unsplit select gates in a three-dimensional memory device | |
| CN105470260B (zh) | 三维半导体器件及其制造方法 | |
| CN105355602B (zh) | 三维半导体器件及其制造方法 | |
| EP3210235B1 (en) | Methods of forming three dimensional nand string memory devices | |
| US9666594B2 (en) | Multi-charge region memory cells for a vertical NAND device | |
| US11631691B2 (en) | Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same | |
| US9478558B2 (en) | Semiconductor structure with concave blocking dielectric sidewall and method of making thereof by isotropically etching the blocking dielectric layer | |
| CN104022121B (zh) | 三维半导体器件及其制造方法 | |
| CN109727995A (zh) | 形成三维存储器的方法以及三维存储器 | |
| US9754956B2 (en) | Uniform thickness blocking dielectric portions in a three-dimensional memory structure | |
| KR101818793B1 (ko) | 초고밀도 수직 nand 메모리 장치 및 이를 제조하는 방법 | |
| US9530785B1 (en) | Three-dimensional memory devices having a single layer channel and methods of making thereof | |
| JP7427685B2 (ja) | スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 | |
| CN110047844B (zh) | 三维垂直单晶体管铁电存储器及其制备方法 | |
| CN109817628A (zh) | 三维半导体存储器件和制造其的方法 | |
| KR20170036878A (ko) | 3차원 반도체 메모리 장치 | |
| WO2016025191A1 (en) | Three dimensional nand string memory devices and methods of fabrication thereof | |
| CN109346475A (zh) | 一种半导体存储器及其制造方法 | |
| CN107958909A (zh) | 闪存器件及其制造方法 | |
| CN112838097A (zh) | 三维存储器及其制备方法 | |
| CN109346476A (zh) | 一种半导体器件及其制造方法 | |
| KR20140144206A (ko) | 비휘발성 메모리 어레이에 사용하기 위한 자가-정렬된 스택 게이트 구조물 | |
| CN106298934B (zh) | 一种鞘层沟道结构的垂直纳米线器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |