CN111557047A - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN111557047A
CN111557047A CN201980001291.7A CN201980001291A CN111557047A CN 111557047 A CN111557047 A CN 111557047A CN 201980001291 A CN201980001291 A CN 201980001291A CN 111557047 A CN111557047 A CN 111557047A
Authority
CN
China
Prior art keywords
gate
layer
stack
insulating layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980001291.7A
Other languages
English (en)
Other versions
CN111557047B (zh
Inventor
王启光
吴功莲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN111557047A publication Critical patent/CN111557047A/zh
Application granted granted Critical
Publication of CN111557047B publication Critical patent/CN111557047B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

提供了一种半导体器件(100)以及制造半导体器件(100)的方法。所述半导体器件(100)包括在所述半导体器件(100)的衬底(101)之上沿垂直方向(103)堆叠的晶体管串(102)，所述半导体器件(100)具有沿所述垂直方向(103)延伸的沟道结构(165)。所述晶体管串(102)包括分别沿沟道结构(165)的第一部分、第二部分和第三部分(165(1),165(2),165(3))布置的第一晶体管子串、第二晶体管子串和第三晶体管子串(102(1),102(2),102(3))。所述第一子串、所述第二子串和所述第三子串(102(1),102(2),102(3))当中的晶体管的栅极结构(153b‑153q)通过相应的第一绝缘层、第二绝缘层和第三绝缘层(124,224,324)隔开，并且所述第二绝缘层(224)具有比所述第三绝缘层(324)的蚀刻速率高的蚀刻速率。

Description

半导体器件制造方法
背景技术
随着集成电路当中的器件的临界尺寸缩小到普通存储单元技术的极限，开发出了实现更大存储容量的技术。与平面晶体管结构相比，3D NAND存储器件的垂直结构涉及更复杂的制造工艺。随着3D NAND存储器件向具有更多的存储单元层从而以更低的每比特成本实现更高密度的配置变迁，对结构及其制造方法的改进变得越来越面临挑战。
发明内容
根据本公开的各个方面，一种半导体器件包括在所述半导体器件的衬底之上沿垂直方向堆叠的晶体管串，所述半导体器件具有沿所述垂直方向延伸的沟道结构。所述晶体管串包括分别沿所述沟道结构的第一部分、第二部分和第三部分布置的第一晶体管子串、第二晶体管子串和第三晶体管子串。所述第一子串、所述第二子串和所述第三子串中的晶体管的栅极结构通过相应的第一绝缘层、第二绝缘层和第三绝缘层隔开，并且所述第二绝缘层具有比所述第三绝缘层的蚀刻速率高的蚀刻速率。
在实施例中，所述沟道结构的第二部分的底侧的临界尺寸(CD)与所述沟道结构的第一部分的顶侧的CD之间的不连续性小于阈值。所述沟道结构的第三部分的底侧的CD与所述沟道结构的第二部分的顶侧的CD之间的不连续性小于所述阈值。所述阈值可以处于0.05和0.15之间。
在实施例中，所述第二绝缘层的体积质量密度低于所述第三绝缘层的体积质量密度。在示例中，所述第二绝缘层是通过高密度等离子体化学气相沉积形成的氧化硅，并且所述第三绝缘层是基于四乙氧基硅烷(TEOS)形成的氧化硅。
在实施例中，所述第二绝缘层的材料成分不同于所述第三绝缘层的材料成分。
在示例中，所述第二子串中的晶体管的数量与所述第二子串中的晶体管的数量和所述第三子串内的晶体管的数量之和的比处于10％和30％之间。所述第一绝缘层和所述第三绝缘层可以具有基本等同的蚀刻速率。
根据本公开的各个方面，一种用于制造半导体器件的方法包括：在包括交替的第一绝缘层和第一栅极层的第一堆叠体的第一过孔中填充牺牲层，其中所述第一堆叠体位于所述半导体器件的衬底之上，所述第一过孔的初始顶部CD(CD2init)大于初始底部CD(CD1init)。所述方法包括在所述第一堆叠体之上沿垂直方向形成包括交替的第二绝缘层和第二栅极层的第二堆叠体以及在第二堆叠体之上沿所述垂直方向形成包括交替的第三绝缘层和第三栅极层的第三堆叠体。所述第二绝缘层以比所述第三绝缘层快的速率蚀刻，所述第二栅极层以比所述第三栅极层快的速率蚀刻。所述方法进一步包括在所述第一堆叠体、第二堆叠体和第三堆叠体中形成过孔，所述过孔包括位于相应的第一堆叠体、第二堆叠体和第三堆叠体中的第一过孔、第二过孔和第三过孔。
在实施例中，形成所述过孔进一步包括去除所述第二堆叠体和所述第三堆叠体的部分，以形成包括所述第二过孔和所述第三过孔的组合过孔，其中，所述组合过孔位于所述第一过孔以上，所述组合过孔的初始底部CD(CD3init)小于CD2init，并且初始不连续性介于CD2init和CD3init之间。形成所述过孔进一步包括蚀刻所述第二堆叠体的额外部分，以扩大所述第二过孔，从而将所述初始不连续性降低为所述组合过孔的最终底部CD和所述第一过孔的最终顶部CD之间的最终不连续性，其中，所述第二绝缘层以比所述第三绝缘层快的速率蚀刻，并且所述第二栅极层以比所述第三栅极层快的速率蚀刻。形成所述过孔进一步包括从所述第一过孔去除所述牺牲层。
在示例中，形成所述过孔进一步包括在蚀刻所述第二堆叠体的额外部分的同时，去除所述第三堆叠体的额外部分，其中，所述第三过孔的底侧的CD与所述第二过孔的顶侧的CD之间的不连续性小于CD2init和CD3init之间的初始不连续性。
在实施例中，所述第二栅极层的体积质量密度低于所述第三栅极层的体积质量密度。在示例中，形成所述第二堆叠体包括通过高密度等离子体化学气相沉积来沉积氧化硅作为所述第二绝缘层以及沉积多晶硅作为所述第二栅极层，形成所述第三堆叠体包括由TEOS形成氧化硅作为所述第三绝缘层以及形成氮化硅作为所述第三栅极层。
在实施例中，所述第二栅极层的材料成分不同于所述第三栅极层的材料成分。
在实施例中，所述方法进一步包括在所述过孔中形成包括沟道层和栅极电介质结构的沟道结构，其中，所述沟道结构包括分别位于所述第一过孔、所述第二过孔和所述第三过孔中的第一部分、第二部分和第三部分。所述方法包括通过分别采用栅极金属材料代替所述第一栅极层、所述第二栅极层和所述第三栅极层而形成第一栅极结构、第二栅极结构和第三栅极结构，其中，所述沟道结构的第一部分、第二部分和第三部分以及对应的第一栅极结构、第二栅极结构和第三栅极结构分别形成了晶体管串的第一晶体管子串、第二晶体管子串和第三晶体管子串。
在示例中，所述第一栅极层和所述第三栅极层可以具有基本等同的蚀刻速率。
根据本公开的各个方面，一种用于制造半导体器件的方法包括：在第一堆叠体之上沿垂直方向形成第二堆叠体，其中，所述第二堆叠体包括交替的第二绝缘层和第二栅极层。所述方法进一步包括：在所述第二堆叠体之上沿所述垂直方向形成第三堆叠体，所述第三堆叠体包括交替的第三绝缘层和第三栅极层，其中，所述第二绝缘层以比所述第三绝缘层快的速率蚀刻，并且所述第二栅极层以比所述第三栅极层快的速率蚀刻；以及在所述第一、所述第二堆叠体和所述第三堆叠体中形成过孔。所述过孔包括位于相应的所述第一堆叠体、所述第二堆叠体和所述第三堆叠体中的第一过孔、第二过孔和第三过孔。在示例中，所述第二过孔的底侧的CD与所述第一过孔的顶侧的CD之间的不连续性小于阈值。在示例中，所述第三过孔的底侧的CD与所述第二过孔的顶侧的CD之间的不连续性小于所述阈值。
附图说明
通过结合附图阅读下述详细描述，本发明的各个方面将得到最佳的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。
图1示出了根据本公开的示例性实施例的半导体器件100的部分的截面图；
图2-8是处于根据本公开的示例性实施例的工艺的各步骤处的半导体器件100的部分的截面图；以及
图9示出了概括根据本公开的实施例的半导体制造的示例性工艺的流程图。
具体实施方式
下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，并非意在构成限制。例如，下文的描述当中的在第二特征上或之上形成第一特征可以包括将所述第一特征和第二特征形成为直接接触的实施例，还可以包括可以在所述第一特征和第二特征之间形成额外的特征从而使得所述第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复的目的是为了简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“之下”、“下方”、“之上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
可以通过形成包括交替的绝缘层和栅极层的堆叠体，在所述堆叠体中形成过孔以及沿所述过孔的侧壁形成沿垂直方向延伸的沟道结构而在半导体器件中形成晶体管串。随着晶体管密度(即，单位面积的晶体管的数量)的增大以及过孔变得更深，可能采用多个蚀刻工艺形成所述过孔，从而(例如)形成所述过孔的下部和上部。然而，宽度不连续性(又称为不连续性)可能出现在分隔过孔的下部和上部的边界处，从而在过孔的侧壁轮廓上产生锐利边缘或阶梯。相应地，随后形成的沟道结构中的层可能在所述边界附近具有非均匀厚度，因而可能对半导体器件的器件性能造成不利影响。
为了优化器件性能，可以执行额外的蚀刻工艺，以降低所述不连续性，并得到更加平滑的边缘。为了实现这一结果，所述堆叠体的接近所述边界的部分可以由具有与所述堆叠体的其他部分不同的蚀刻速率的一种或多种材料制成。
图1示出了根据本公开的示例性实施例的半导体器件100的部分的截面图。半导体器件100包括位于衬底101上方的多个晶体管串102。每一串102包括在衬底101之上沿垂直方向103堆叠的多个晶体管(例如，晶体管121b-121q)，以提高晶体管密度。串102具有沿侧壁160形成的沟道结构165，所述侧壁160沿串102中的过孔(未示出)。沟道结构165沿垂直方向103延伸。如图所示，垂直方向103可以垂直于衬底101的工作表面或工作面。
串102包括第一子串102(1)、第二子串102(2)和第三子串102(3)，它们分别沿沟道结构165的第一部分165(1)、第二部分165(2)和第三部分165(3)布置。第一子串102(1)、第二子串102(2)和第三子串102(3)中的晶体管121b-121q的栅极结构153b-153q通过相应的第一绝缘层124、第二绝缘层224和第三绝缘层324隔开。第一绝缘层124、第二绝缘层224和第三绝缘层324可以使栅极结构153b-153q相互电隔离以及使栅极结构153b-153q与半导体器件100中的其他结构电隔离。第一绝缘层124、第二绝缘层224和第三绝缘层324可以包括任何适当的绝缘材料，例如氧化硅、碳氧化硅(SiCO)、氧化锗硅(SiGeO2)。
根据本公开的各个方面，在蚀刻工艺期间，第二绝缘层224的蚀刻速率高于第三绝缘层324的蚀刻速率。第二绝缘层224的体积质量密度(又称为密度或者膜密度)可以低于第三绝缘层324的密度，因而第二绝缘层224的蚀刻速率可以高于第三绝缘层324的蚀刻速率。例如，第二绝缘层224是通过高密度等离子体化学气相沉积(CVD)形成的氧化硅，因而不如第三绝缘层324(例如，基于四乙氧基硅烷(TEOS)形成的氧化硅)致密。或者或此外，第二绝缘层224的材料成分与第三绝缘层324的材料成分不同，并且以比第三绝缘层324快的速率蚀刻。第二绝缘层224可以是由诸如SiCO、SiGeO2等的材料形成的，其不同于第三绝缘层324的材料(例如，氧化硅)，其中，SiCO和SiGeO2具有比氧化硅高的蚀刻速率。
在实施例中，第二绝缘层224的密度也可以低于第一绝缘层124的密度，并且/或者第二绝缘层224的材料成分也可以不同于第一绝缘层124的材料成分，因而第二绝缘层224的蚀刻速率高于第一绝缘层124的蚀刻速率。
在示例中，第一绝缘层124和第三绝缘层324具有基本上等同的厚度和材料成分，因而具有基本上等同的蚀刻速率。因此第二绝缘层224的蚀刻速率高于第一绝缘层124和第三绝缘层324的蚀刻速率。
根据半导体器件100的预期特征，第一绝缘层124、第二绝缘层224和第三绝缘层324可以具有任何适当厚度，例如，介于20nm和40nm之间。在示例中，第一绝缘层124、第二绝缘层224和第三绝缘层324可以具有基本上等同的厚度，例如25nm。
根据本公开的各个方面，串102中的不连续性，例如，第一和第二子串102(1)-(2)之间的边界171处的不连续性Δd1以及第二和第三子串A102(2)-(3)之间的界面172处的不连续性Δd2小于阈值。在示例中，边界处的不连续性Δd可以被表示为Δd＝|(W'-W)|/W，其中，W’和W分别表示所述边界以上和以下的临界尺寸(CD)。在实施例中，CD可以指侧壁160的相对两面之间的距离。相应地，不连续性Δd1可以被标示为Δd1＝|(CD3-CD2)|/CD2，其中，CD3和CD2分别表示第一边界171以上和以下的临界尺寸。CD3可以表示第二部分165(2)的底侧的临界尺寸，CD2可以表示第一部分165(1)的顶侧的临界尺寸。类似地，不连续性Δd2可以被表示为Δd2＝|(CD6-CD5)|/CD5，其中，CD6和CD5分别表示第二边界172以上和以下的临界尺寸。CD6可以表示第三部分165(3)的底侧的临界尺寸，CD5可以表示第二部分165(2)的顶侧的临界尺寸。所述阈值可以介于0.05和0.15之间。在示例中，所述阈值为0.1。根据制造串102的工艺，可能出现额外的不连续性。根据本公开的各个方面，所述额外的不连续性也小于所述阈值，因而侧壁160相对平滑，并且沟道结构165中的各层在边界171-172附近处的厚度相对均匀。
参考图1，包括晶体管121b-121i的第一子串102(1)形成于衬底101之上，并且是沿沟道结构165的第一部分165(1)(又称为第一部分165(1))布置的。晶体管121b-121i进一步包括与第一部分165(1)相邻的相应栅极结构153b-153i。包括晶体管121j-121l的第二子串102(2)堆叠于第一子串102(1)之上，并且是沿沟道结构165的第二部分165(2)(又称为第二部分165(2))布置的。晶体管121j-121l进一步包括与第二部分165(2)相邻的相应栅极结构153j-153l。包括晶体管121m-121q的第三子串102(3)堆叠于第二子串102(2)之上，并且是沿沟道结构165的第三部分165(3)(又称为第三部分165(3))布置的。晶体管121m-121q进一步包括与第三部分165(3)相邻的相应栅极结构153m-153q。
在实施例中，半导体器件100是非易失性存储器件，例如，三维(3D)NAND闪速存储器件，其中，晶体管121b-121q沿垂直方向103堆叠，以提高存储密度。
在一些示例中，晶体管121b-121q被用作存储单元121b-121q，以存储数据。串102还可以包括与存储单元121b-121q串联连接的第一选择结构121a和第二选择晶体管121r。一般而言，为了对在存储器件中存储数据的各个晶体管进行存取，可以如下文所述形成额外的电路。位线(未示出)可以连接至串102的一侧，例如，经由与第二选择晶体管121r相关联的第二接触部139。源极线(未示出)可以连接至串102的另一侧，例如，经由与第一选择结构121a相关联的第一接触131部。第二选择晶体管121r可以设置在位线和最上存储单元121q之间。第一选择结构121a可以设置在最下存储单元121b和源极线之间。在一些示例中，可以通过连接至相应栅极结构的字线(未示出)控制同一层内的多个存储单元。例如，可以通过连接至栅极结构153q的字线控制存储单元121q，可以通过另一条字线控制存储单元121p，等等。
在一些实施例(图1中未示出)中，第一选择结构121a具有与存储单元121b-121q类似或等同的结构、尺寸和材料，然而，第一选择结构121a可以作为第一选择晶体管而非存储单元工作。在一些实施例中，例如，如图1所示，第一选择结构121a具有与存储单元121b-121q不同的结构和材料。第二选择晶体管121r可以具有与存储单元121b-121q类似或等同的结构、尺寸和材料，然而，第二选择晶体管121r也可以作为第二选择晶体管而非存储单元工作。
除了第二选择晶体管121r之外，一个或多个额外的晶体管可以设置在晶体管121r以上，并且被用作串102中的第二选择晶体管。类似地，除了第一选择结构121a之外，一个或多个额外的选择结构可以设置在晶体管153b以下，并且被用作串102中的第一选择结构。在一些实施例中，第一选择结构和第二选择晶体管可以具有与存储单元类似或等同的结构。在一些实施例中，第一选择结构和第二选择晶体管可以具有与存储单元不同的结构。例如，栅极电介质结构137的对应于第二选择晶体管121r的部分包括阻挡绝缘层，而栅极电介质结构137的对应于晶体管121b-121q的部分则包括多个电介质层，例如，隧穿绝缘层134、电荷存储层135和阻挡绝缘层136。
在一些实施例中，例如，如图1所示，栅极结构153a是底部选择栅极。在一些示例中，第一接触部131通过电介质层(图1中未示出)与栅极结构153a隔开。第一接触部131可以进一步延伸到衬底101中。在一些实施例中，第一接触部131的顶表面位于栅极结构153a的顶表面以上并且位于栅极结构153b的底表面以下。例如，第一接触部131的顶表面位于栅极结构153a的顶表面和栅极结构153b的底表面之间的中间位置上。第二选择晶体管121r包括栅极结构153r。接下来可以通过氧化工艺形成第一接触部131上方的氧化物层132。
沟道结构165可以具有任何适当形状、尺寸和材料。多个沟道结构165可以相互分隔地设置在衬底101之上，以形成多个串102。在示例中，沟道结构165具有沿垂直方向103延伸的各种形状之一或形状组合，例如，所述形状为柱状、圆柱状、圆锥状等。参考图1，沟道结构165包括用于第一到第三部分165(1)-(3)的多个形状。第一部分165(1)和第三部分165(3)具有圆锥状，第二部分165(2)具有圆柱状。
沟道结构165可以包括沿过孔的侧壁160依次形成的栅极电介质结构137、沟道层133和绝缘层138。栅极电介质结构137设置在沟道层133和栅极结构153a-153r之间。栅极电介质结构137可以沿垂直方向103延伸。栅极电介质结构137可以具有任何适当形状、尺寸和材料。在示例中，栅极电介质结构137具有各种形状之一或形状组合，例如，所述形状为中空圆柱状、中空圆锥状等。
在一些实施例中，栅极电介质结构137包括多个电介质层，例如，在沟道层133上方依次堆叠的隧穿绝缘层134、电荷存储层135以及阻挡绝缘层136。存储单元121b-121q可以是浮栅晶体管，其中，来自沟道层133的电荷可以被通过量子隧穿过程经由隧穿绝缘层134传送到电荷存储层135中。电荷存储层135(又称为浮栅)可以存储数据，例如电荷。
沟道层133可以具有任何适当形状、尺寸和材料。在示例中，沟道层133具有沿垂直方向103延伸的各种形状之一或形状组合，例如，所述形状为中空圆柱状、中空圆锥状等。沟道层133可以包括一种或多种半导体材料。所述一种或多种半导体材料可以是本征的、p型掺杂的、n型掺杂的等等。在示例中，沟道层133包括多晶硅。参考图1，绝缘层138填充沟道层133围绕的空间。
栅极结构153a-153r可以包括导电材料，例如金属。在一些示例中，栅极结构153a-153r包括具有高介电常数(高K)材料的层(又称为高K层)以及金属层，例如钨(W)。栅极结构153a-153r的厚度可以处于20nm到50nm的范围内，例如35nm。在示例中，下绝缘层111形成于栅极结构153a和衬底101之间，绝缘层116形成于栅极结构153a和153b之间。根据半导体器件100的预期特征，栅极结构153a-153r可以具有任何适当厚度。例如，栅极结构153a-153r的厚度可以彼此相等或者可以互不相同。
沟道层133、栅极电介质结构137和栅极结构153b-153q形成了相应的晶体管121b-121q。一般而言，通过向相应的栅极结构153b-153q施加适当电压来控制晶体管121b-121q的操作，例如，在所述操作中将进行针对存储单元121b-121q的数据写入、擦除和读取。
一般而言，沟道层133可以电连接至第一接触部131，第一接触部131可以电耦合至衬底101。第一接触部131可以包括硅(Si)，例如，单晶Si。沟道层133可以经由第二接触部139电连接至位线，例如，所述第二接触部由多晶硅制成。
当然，可以在串102中和/或在子串102(1)-(3)的每者中形成任何适当数量的存储单元，具体取决于半导体器件100的容量。在示例中，第一子串102(1)中的存储单元的第一数量等于第二子串102(2)中的存储单元的第二数量和第三子串102(3)中的存储单元的第三数量之和。串102中的存储单元的数量可以是64或者128等等，因而所述第一数量以及第二和第三数量之和为32或者64等等。第二数量可以小于第三数量，并且第二数量与所述和之比可以介于10％和30％之间。
在一些实施例中，串102可以包括在第三子串102(3)之上堆叠的额外子串。例如，第四子串和第五子串可以依次堆叠在第三子串102(3)之上。第四子串可以具有与第二子串102(2)等同或类似的结构、尺寸和材料，第五子串可以具有与第三子串102(3)等同或类似的结构、尺寸和材料。
图2-8是处于根据本公开的示例性实施例的工艺的各步骤处的半导体器件100的部分的截面图。图9示出了概括根据本公开的实施例的半导体制造的工艺900的流程图。工艺900可以用于制造图1所示的半导体器件100当中的串102。如本文所用，半导体器件可以包括晶体管(例如，场效应晶体管和浮栅晶体管)、集成电路、半导体芯片(例如，包括3DNAND存储器件的存储芯片、半导体管芯上的逻辑芯片)、半导体芯片的堆叠体、半导体封装和半导体晶圆等。
参考图2和图9，工艺900开始于步骤S901，并且进行至步骤S910。在步骤S910中，可以在衬底之上形成第一堆叠体。如图2所示，第一堆叠体110包括交替的第一栅极层122和第一绝缘层124。可以在第一堆叠体110中形成多个第一晶体管子串，例如，第一子串102(1)。衬底101可以是任何适当的衬底，并且可以被处理为具有各种适当特征。衬底101可以是由任何适当半导体材料形成的，例如，硅(Si)、锗(Ge)、SiGe、化合物半导体、合金半导体等。此外，衬底101可以包括各种层，包括形成于半导体衬底上的导电层或绝缘层。衬底101可以是绝缘体上硅(SOI)衬底。此外，衬底101可以包括形成于绝缘体上的外延层。衬底101可以包括各种掺杂配置，具体取决于设计要求。
第一堆叠体110可以是采用各种各样的半导体加工技术制造的，例如，光刻、包括炉式CVD，低压CVD等在内的CVD、物理气相沉积(PVD)、原子层沉积(ALD)、干法蚀刻、湿法蚀刻、化学机械抛光(CMP)以及离子注入等。
第一堆叠体110可以进一步包括位于衬底101和最下栅极层122(1)之间的一个或多个额外层，例如绝缘层111和116以及层123。在一些示例中，绝缘层111包括具有大约18nm的厚度的SiO2，层123包括具有10nm到100nm的厚度的氮化硅，绝缘层116包括具有130-180nm的厚度的SiO2。
第一栅极层122和第一绝缘层124交替形成于绝缘层116之上，并且可以包括(例如)具有不同蚀刻速率的任何适当电介质材料。例如，第一栅极层122可以是采用氮化硅形成的，第一绝缘层124可以是通过使用具有与第一栅极层122的蚀刻速率不同的蚀刻速率的电介质材料(例如，SiO2)形成的。在各实施例中，在后续步骤中去除层123和第一栅极层122并且以相应的栅极结构153a-153i予以替代。
如上文所述，在一些示例中，栅极结构153b-153i对应于存储单元121b-121i中的字线。第一栅极层122的厚度可以彼此不同或等同。在示例中，第一栅极层122的厚度处于20nm到50nm的范围内，例如，第一栅极层122的厚度可以约为35nm。可以应用诸如CVD、PVD、ALD或其任何组合的任何适当沉积工艺来形成第一栅极层122。
第一绝缘层124可以具有任何适当厚度，例如，处于20nm和40nm之间，并且可以是通过执行CVD、PVD、ALD或其任何组合来形成的。在示例中，第一绝缘层124的厚度为25nm。
在示例中，第一堆叠体110的厚度可以约为1-10微米，更具体而言4-6微米。可以在第一堆叠体110中形成任何适当数量的晶体管或存储单元，例如，16个、32个、64个、96个等等。相应地，第一栅极层122的数量可以根据第一堆叠体110中的存储单元121b-121i的数量而变。
可以在第一堆叠体110的最顶层(例如，图2所示的最顶第一栅极层122(2))之上形成掩模层或牺牲层250并对其图案化，从而在接下来的加工工艺中保护半导体器件100。掩模层250可以包括一个或多个硬掩模子层，例如，氮化硅或氧化硅。参考图2，掩模层250包括子层251-253，其中，子层251是氧化硅，子层252是氮化硅，子层253是氧化硅。在各种实施例中，可以根据任何适当技术对所述掩模层250进行图案化，例如，所述技术可以是照射曝光工艺(例如，光刻或者电子束曝光)，其可以进一步包括光致抗蚀剂涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如，离心甩干和/或硬烘)等。
可以使用任何适当工艺根据掩模层250形成延伸到衬底101中的开口280。在示例中，去除通过图案化掩模层250露出的衬底101的上部以及绝缘层111、116、层123、第一栅极层122和第一绝缘层124的部分，以形成开口280。开口280是采用蚀刻工艺形成的，例如，湿法蚀刻、干法蚀刻(例如，被称为等离子体冲孔的等离子体蚀刻)或其组合。
开口280可以具有任何适当形状，例如，圆柱状、方柱状、椭圆柱状等。开口280可以具有锥形轮廓，其中，顶部开口大于底部开口，如图2所示。可以通过使图案化掩模层250的掩模轮廓锥形化以及通过调整蚀刻工艺的参数等等来获得所述锥形轮廓。所述锥形轮廓可以有助于后续的沉积步骤，以及提高侧壁覆盖度。在一些示例中，可以应用后续等离子体灰化和湿法清洁去除剩余掩模层250。在图2中，掩模层250保留在第一堆叠体110之上。
在各种实施例中，第一接触部131是在开口280中从衬底101形成的。第一接触部131可以是采用通过选择性外延生长技术沉积的硅形成的。第一接触部131可以包括单晶Si。在示例中，第一接触部131具有190nm的厚度。一般而言，接下来可以通过氧化工艺在第一接触部131之上形成氧化物层132。例如，氧化物层132包括具有2-5nm的厚度的氧化硅。第一过孔230形成于开口280中，并且位于第一接触部131和氧化物层132以上。在示例中，第一过孔230的顶部CD，即CD2init可以处于90到160nm的范围内，例如120nm；并且底部CD，即CD1init可以处于50nm到110nm的范围内，例如95nm；并且第一过孔230可以具有锥形轮廓，其中，CD1init小于CD2init。
参考图3和图9，在工艺900的步骤S920中，采用牺牲层310填充第一过孔230。在示例中，牺牲层310包括位于第一堆叠体110之上的第一部分310a以及填充第一过孔230的第二部分310b。在一些示例中，第一过孔230被完全覆盖，然而只是部分地被第二部分310b填充。在图3所示的示例中，第一过孔230完全被第二部分310b填充。
一般而言，牺牲层310可以是通过在氧化物层132的顶表面之上沉积一种或多种牺牲材料而共形形成的。在各种实施例中，还在掩模层250的顶表面320以及第一过孔230的侧壁160之上形成的牺牲层310。牺牲层310可以是采用任何适当工艺形成的，例如，ALD工艺、CVD工艺、PVD工艺或其组合。例如，牺牲层310可以是由多晶硅、钨等形成的。在示例中，牺牲层310由多晶硅形成。
参考图4和图9，在工艺900的步骤S930中，可以采用诸如CMP的平面化工艺去除沉积在第一堆叠体110的顶表面420之上的多余半导体材料。在各种示例中，所述表面平面化工艺去除第一部分310a。相应地，第一堆叠体110的顶表面和第二部分310b的顶表面共平面，从而有助于接下来在第一堆叠体110之上形成第二堆叠体120。
参考图5和图9，在工艺900的步骤S940中，在第一堆叠体110之上沿垂直方向103形成第二堆叠体120和第三堆叠体130。第二堆叠体120包括在第一堆叠体110之上交替形成的第二绝缘层224和第二栅极层222。第三堆叠体130包括在第二堆叠体120之上交替形成的第三绝缘层324和第三栅极层322。可以在第二堆叠体120中形成多个第二子串，例如，第二子串102(2)，并且可以在第三堆叠体130中形成多个第三子串，例如，第三子串102(3)。在示例中，相应的第一、第二和第三子串102(1)-(3)沿垂直方向103对准，从而在包括半导体器件100的第一堆叠体110、第二堆叠体120和第三堆叠体130的组合堆叠体中形成多个串102。可以应用诸如CVD、PVD、ALD或其任何组合的任何适当沉积工艺来形成第二堆叠体120和第三堆叠体130。在实施例中，绝缘层551-553在第三堆叠体130以上形成掩模、硬掩模或牺牲层550。绝缘层551-553可以包括氧化硅、氮化硅等。
在实施例中，第三绝缘层324可以具有与第一绝缘层124类似或等同的材料、厚度和功能，第三栅极层322可以具有与第一栅极层122类似或等同的材料、厚度和功能。因此，出于简明的目的，省略了对第三绝缘层324和第三栅极层322的材料、厚度和功能的详细描述。在示例中，第三绝缘层324和第三栅极层322是分别采用与第一绝缘层124和第一栅极层122所用的工艺等同的工艺形成的。在示例中，第二栅极层222和第三栅极层322可以处于20nm到50nm的范围内，例如35nm。
根据本公开的各个方面，在第二绝缘层224的蚀刻速率高于第三绝缘层324的蚀刻速率的某些蚀刻工艺当中，第二堆叠体120具有高于第三堆叠体130的蚀刻速率。第二栅极层222的蚀刻速率可以高于第三栅极层322的蚀刻速率。在实施例中，第二绝缘层224和第二栅极层222分别是氧化硅和多晶硅，第三绝缘层324和第三栅极层322是氧化硅和氮化硅。在示例中，第二绝缘层224中的氧化硅是通过高密度等离子体CVD形成的，第三绝缘层324中的氧化硅是基于四乙氧基硅烷(TEOS)形成的，因而第三绝缘层324比第二绝缘层224致密。第二栅极层222中的多晶硅可以是通过低压(LP)CVD由硅烷(SiH4)或乙硅烷(Si2H6)等形成的。第三栅极层322中的氮化硅可以是通过LPCVD由硅烷或卤代硅烷等形成的。改变形成氮化硅时的沉积温度能够调节第三栅极层322的膜密度和蚀刻速率。在示例中，选择氮化硅的沉积温度，从而使第三栅极层322的蚀刻速率小于第二栅极层222的蚀刻速率。结果，第三堆叠体130比第二堆叠体120致密。第二堆叠体120的材料成分可以不同于第三堆叠体130的材料成分，并且第二堆叠体120的蚀刻比第三堆叠体130的快。第三绝缘层324和第三栅极层322可以分别是氧化硅和氮化硅。第二绝缘层224和第二栅极层222可以分别是SiCO和多晶硅。第二绝缘层224和第二栅极层222还可以分别是SiGeO2和氮氧化硅。
在第二绝缘层224的蚀刻速率高于第一绝缘层124的蚀刻速率的某些蚀刻工艺当中，第二堆叠体120还可以具有高于第一堆叠体130的蚀刻速率。第二栅极层222的蚀刻速率还可以高于第一栅极层122的蚀刻速率。
在各实施例中，在后续步骤中，去除第二栅极层222和第三栅极层322，并用晶体管121j-121r的栅极结构153j-153r对其予以替代。接下来，可以分别基于第一堆叠体110、第二堆叠体120和第三堆叠体130形成第一、第二和第三子串102(1)-(3)。可以在包括第一堆叠体110、第二堆叠体120和第三堆叠体130的组合堆叠体中形成多个串102。
在示例中，第二堆叠体120的第二厚度和第三堆叠体130的第三厚度之和约为1-10微米，例如4-6微米。形成于第二堆叠体120中的晶体管的第二数量和形成于第三堆叠体130中的晶体管的第三数量之和可以是32、64、96等。第二数量与所述和之比可以处于10％和30％之间。在示例中，第二绝缘层224的数量可以处于10到20的范围内。
参考图6和图9，在工艺900的步骤S950中，通过去除第二堆叠体120和第三堆叠体130的通过掩模层550的图案露出的部分而在第一堆叠体110之上形成组合过孔630。如图所示，组合过孔630包括分别形成于第二堆叠体120和第三过孔130中的第二过孔631和第三过孔632。组合过孔630可以是采用蚀刻工艺形成的。在图6所示的示例中，组合过孔630是采用干法蚀刻形成的。
组合过孔630可以具有任何适当形状和尺寸，例如，所述形状和尺寸与第一过孔230类似或等同。在图6所示的示例中，组合过孔630可以具有锥形轮廓，其中，组合过孔630的底部CD(即，CD3init)比组合过孔630的顶部CD(即，CD4init)小。例如，CD4init可以处于90nm到160nm的范围内，例如120nm，并且CD3init可以处于50到110nm的范围内，例如95nm。CD4init还是第三过孔632(即，组合过孔630的上部)的顶部CD，CD3init还是第二过孔631(即，组合过孔630的下部)的底部CD。相应地，边界171处的初始不连续性Δdinit为Δdinit＝|(CD3init-CD2init)|/CD2init，其中，CD3init和CD2init分别是边界171以上和以下的临界尺寸。如上文所述，在步骤S910和S960中执行的多个蚀刻工艺可以导致第一过孔230和组合过孔630的锥形轮廓，并且相应地获得第一过孔230和第二过孔631之间的边界171处的初始不连续性Δdinit。在示例中，初始不连续性Δdinit可以处于0.15和0.35之间的范围内，例如0.2，从而产生了锐利的边缘。因此，在后续工艺中形成的沟道结构165中的层可能在边界171附近具有非均匀厚度，因而可能对器件性能造成负面影响。
为了降低边界171处的初始不连续性Δdinit并且优化器件性能，边界171附近的第二堆叠体120可以由一种或多种具有与第三堆叠体130的蚀刻速率不同的蚀刻速率的材料，如上文所述。参考图6，CD3init小于CD2init，相应地能够在边界171附近执行额外的蚀刻工艺，从而从第二堆叠体120去除额外的部分，从而在在扩大CD3init的同时使CD2init受到的影响降至最低。因此，降低了初始不连续性Δdinit，从而得到了更加平滑的边缘，如图7所示。
参考图7和图9，在工艺900的步骤S960处，执行在边界171处的额外蚀刻工艺，从而从第二堆叠体120去除额外的部分。结果，放大了第二过孔631(包括CD3init)，并且降低了边界171处的初始不连续性Δdinit，使之变为不连续性Δd1。在所述额外蚀刻工艺之后，CD2init和CD3init分别变为CD2和CD3，其中，CD2和CD3分别表示边界171以上和以下的临界尺寸。CD2可以处于90nm到160nm的范围内，例如120nm。CD3可以处于70nm到140nm的范围内，例如110nm。CD4init变为CD4。在示例中，CD4与CD4init类似或等同。
所述额外蚀刻工艺还可以形成其他一处或多处不连续性，例如，位于第二过孔631和第三过孔632之间的边界172处的CD5和CD6之间的不连续性Δd2，例如，因为第二堆叠体120具有不同于第三堆叠体130的蚀刻速率。CD5可以处于70nm到140nm的范围内，例如115nm。CD6可以处于70nm到140nm的范围内，例如105nm。所述额外蚀刻工艺还可以蚀刻牺牲层310b的部分和/或第一堆叠体110的部分，从而在第一过孔230的不同部分之间的边界173处产生不连续性。
在实施例中，所述额外蚀刻工艺可以是湿法蚀刻工艺，例如，其以包含氢氟酸和四乙基氢氧化铵(TMAH)的溶液为基础。通过调整所述溶液，例如，氢氟酸与TMAH之比或者蚀刻时间等，所述额外蚀刻工艺对第二堆叠体120的蚀刻可以比对相邻结构的蚀刻更快，例如，所述相邻结构为第三堆叠体130、牺牲层310b和第一堆叠体110。在示例中，第一堆叠体受到最低的影响。根据本公开的各个方面，由于所述额外蚀刻工艺的原因，不连续性Δd1小于初始不连续性Δdinit。不连续性Δd1可以小于所述阈值。其他一处或多处不连续性(如果形成了的话)也小于初始不连续性Δdinit。所述其他一处或多处不连续性也可以小于所述阈值。因此，组合过孔630的轮廓可以具有不连续性，然而所述不连续性相对平滑，因而接下来在沟道结构165中形成的层可以具有相对均匀的厚度。
参考图8和图9，在工艺900的步骤S970中，从第一过孔230去除牺牲层310b，以形成延伸过孔830(又称为过孔830)。过孔830包括第一过孔230、第二过孔631和第三过孔632。在各种实施例中，采用诸如湿法蚀刻、干法蚀刻或其组合的蚀刻工艺去除牺牲层310b。在示例中，所述蚀刻工艺是湿法蚀刻。所述蚀刻工艺可以是选择性的，从而去除牺牲层310b中的一种或多种材料，并且对过孔830周围的第一堆叠体110、第二堆叠体120和第三堆叠体130产生最低影响。过孔830的轮廓可以包括相对较小的不连续性，例如，小于初始不连续性Δdinit和/或所述阈值的不连续性Δd1和Δd2。
参考图1和图9，在工艺900的步骤S980中，串102是通过在过孔830中形成沟道结构165，形成第二接触部139，以及去除(例如，通过CMP)最顶上第三绝缘层324以上的额外材料而形成的。图1所示的串102可以是采用各种各样的半导体加工技术制造的，例如，所述技术为光刻、CVD、PVD、ALD、干法蚀刻、湿法蚀刻、CMP、离子注入等。在一些实施例中，去除第一栅极层122、第二栅极层222和第三栅极层322以及层123，并用相应的栅极结构153a-153r对其予以替代，所述栅极结构包括(例如)高K层和金属层，例如W。之后，工艺900进行至步骤S999并结束。
当然，可以在半导体器件100中堆叠任何适当数量的晶体管，具体取决于半导体器件100的容量。作为示例，串102中的存储单元的数量为64、128等，串102的厚度处于8微米到12微米的范围内。
在工艺900之前、期间和之后还可以提供额外步骤，并且对于工艺900的其他实施例而言，可以对上文描述的步骤中的一者或多者予以替换、去除、调整和/或按不同顺序执行。在示例中，可以在去除牺牲层310b的步骤S970之后形成第一接触部131，而不是在图2所示的步骤S910中形成。可以在半导体器件100之上形成各种额外的互连结构(例如，具有导电线和/过孔的金属化层)。这样的互连结构使半导体器件100与其他接触结构和/或有源器件电连接，以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的额外器件特征。
可以使工艺900与其他工艺流程相结合，从而在半导体器件100上制造其他适当的半导体部件(未示出)，例如其他类型的晶体管、双极结晶体管、电阻器、电容器、电感器、二极管、熔丝等。在各种实施例中，工艺900还可以与额外的工艺流程相结合，以制造出其他适当电路，例如用于驱动存储单元的外围电路、用于读取存储在存储单元中的数据的感测放大器和/或解码电路等。工艺900的步骤(包括参考图2-9给出的任何描述)只是示例性的，而并非意在构成限制。
前文概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开作为基础来设计或者修改其他的工艺和结构，以达到与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到这样的等价设计不脱离本公开的实质和范围，而且他们可以在其中做出各种变化、替换和更改，而不脱离本公开的实质和范围。

Claims (21)

1.一种半导体器件，包括：
在所述半导体器件的衬底之上沿垂直方向堆叠的晶体管串，所述半导体器件具有沿所述垂直方向延伸的沟道结构，所述晶体管串包括分别沿所述沟道结构的第一部分、第二部分和第三部分布置的第一晶体管子串、第二晶体管子串和第三晶体管子串，
其中，所述第一子串、所述第二子串和所述第三子串中的晶体管的栅极结构通过相应的第一绝缘层、第二绝缘层和第三绝缘层隔开，并且所述第二绝缘层具有比所述第三绝缘层的蚀刻速率高的蚀刻速率。
2.根据权利要求1所述的半导体器件，其中，所述沟道结构的所述第二部分的底侧处的临界尺寸(CD)与所述沟道结构的所述第一部分的顶侧处的CD之间的不连续性小于阈值。
3.根据权利要求2所述的半导体器件，其中，所述沟道结构的所述第三部分的底侧处的CD与所述沟道结构的所述第二部分的顶侧处的CD之间的不连续性小于所述阈值。
4.根据权利要求3所述的半导体器件，其中，所述阈值处于0.05和0.15之间。
5.根据权利要求1所述的半导体器件，其中，所述第二绝缘层的体积质量密度低于所述第三绝缘层的体积质量密度。
6.根据权利要求5所述的半导体器件，其中，所述第二绝缘层是通过高密度等离子体化学气相沉积形成的氧化硅，所述第三绝缘层是基于四乙氧基硅烷(TEOS)形成的氧化硅。
7.根据权利要求1所述的半导体器件，其中，所述第二绝缘层的材料成分不同于所述第三绝缘层的材料成分。
8.根据权利要求1所述的半导体器件，其中，所述第二子串中的晶体管的数量与所述第二子串中的晶体管的数量和所述第三子串中的晶体管的数量之和的比介于10％和30％之间。
9.根据权利要求1所述的半导体器件，其中，所述第一绝缘层和所述第三绝缘层具有基本上等同的蚀刻速率。
10.一种用于制造半导体器件的方法，包括：
在包括交替的第一绝缘层和第一栅极层的第一堆叠体的第一过孔中填充牺牲层，所述第一堆叠体位于所述半导体器件的衬底之上，所述第一过孔的初始顶部CD(CD2init)大于初始底部CD(CD1init)；
在所述第一堆叠体之上沿垂直方向形成包括交替的第二绝缘层和第二栅极层的第二堆叠体；
在所述第二堆叠体之上沿所述垂直方向形成包括交替的第三绝缘层和第三栅极层的第三堆叠体，其中，所述第二绝缘层以比所述第三绝缘层快的速率蚀刻，并且所述第二栅极层以比所述第三栅极层快的速率蚀刻；以及
在所述第一堆叠体、所述第二堆叠体和所述第三堆叠体中形成过孔，所述过孔包括位于相应的第一堆叠体、第二堆叠体和第三堆叠体中的第一过孔、第二过孔和第三过孔。
11.根据权利要求10所述的方法，其中，形成所述过孔进一步包括：
去除所述第二堆叠体和所述第三堆叠体的部分，以形成包括所述第二过孔和所述第三过孔的组合过孔，所述组合过孔位于所述第一过孔之上，其中，所述组合过孔的初始底部CD(CD3init)小于CD2init，并且初始不连续性是CD2init和CD3init之间的不连续性；
蚀刻所述第二堆叠体的额外部分，以扩大所述第二过孔并且将所述初始不连续性降低为所述组合过孔的最终底部CD和所述第一过孔的最终顶部CD之间的最终不连续性，其中，所述第二绝缘层以比所述第三绝缘层快的速率蚀刻，并且所述第二栅极层以比所述第三栅极层快的速率蚀刻；以及
从所述第一过孔去除所述牺牲层。
12.根据权利要求11所述的方法，其中，形成所述过孔进一步包括：
在蚀刻所述第二堆叠体的额外部分的同时，去除所述第三堆叠体的额外部分，所述第三过孔的底侧处的CD与所述第二过孔的顶侧处的CD之间的不连续性小于CD2init和CD3init之间的初始不连续性。
13.根据权利要求10所述的方法，其中，所述第二绝缘层的体积质量密度低于所述第三绝缘层的体积质量密度，并且所述第二栅极层的体积质量密度低于所述第三栅极层的体积质量密度。
14.根据权利要求13所述的方法，其中
形成所述第二堆叠体包括通过高密度等离子体化学气相沉积来沉积氧化硅作为所述第二绝缘层以及沉积多晶硅作为所述第二栅极层；以及
形成所述第三堆叠体包括由TEOS形成氧化硅作为所述第三绝缘层以及形成氮化硅作为所述第三栅极层。
15.根据权利要求10所述的方法，其中，所述第二绝缘层的材料成分不同于所述第三绝缘层的材料成分，并且/或者所述第二栅极层的材料成分不同于所述第三栅极层的材料成分。
16.根据权利要求10所述的方法，进一步包括：
在所述过孔中形成包括沟道层和栅极电介质结构的沟道结构，所述沟道结构包括分别位于所述第一过孔、所述第二过孔和所述第三过孔中的第一部分、第二部分和第三部分；以及
通过分别采用栅极金属材料代替所述第一栅极层、所述第二栅极层和所述第三栅极层而形成第一栅极结构、第二栅极结构和第三栅极结构，所述沟道结构的所述第一部分、所述第二部分和所述第三部分以及对应的第一栅极结构、第二栅极结构和第三栅极结构分别形成了晶体管串的第一晶体管子串、第二晶体管子串和第三晶体管子串。
17.根据权利要求16所述的方法，其中，所述第二子串中的晶体管的数量与所述第二子串中的晶体管的数量和所述第三子串中的晶体管的数量之和的比处于10％和30％之间。
18.根据权利要求10所述的方法，其中，所述第一绝缘层和所述第三绝缘层具有基本上等同的蚀刻速率，并且所述第一栅极层和所述第三栅极层具有基本上等同的蚀刻速率。
19.一种用于制造半导体器件的方法，包括：
在第一堆叠体之上沿垂直方向形成第二堆叠体，所述第二堆叠体包括交替的第二绝缘层和第二栅极层；
在所述第二堆叠体之上沿所述垂直方向形成第三堆叠体，所述第三堆叠体包括交替的第三绝缘层和第三栅极层，其中，所述第二绝缘层以比所述第三绝缘层快的速率蚀刻，并且所述第二栅极层以比所述第三栅极层快的速率蚀刻；以及
在所述第一堆叠体、所述第二堆叠体和第三堆叠体中形成过孔，所述过孔包括位于相应的第一堆叠体、第二堆叠体和第三堆叠体中的第一过孔、第二过孔和第三过孔。
20.根据权利要求19所述的方法，其中，所述第二过孔的底侧处的CD与所述第一过孔的顶侧处的CD之间的不连续性小于阈值。
21.根据权利要求20所述的方法，其中，所述第三过孔的底侧处的CD与所述第二过孔的顶侧处的CD之间的不连续性小于所述阈值。
CN201980001291.7A 2019-06-28 2019-06-28 半导体器件制造方法 Active CN111557047B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/093603 WO2020258224A1 (en) 2019-06-28 2019-06-28 Methods of semiconductor device fabrication

Publications (2)

Publication Number Publication Date
CN111557047A true CN111557047A (zh) 2020-08-18
CN111557047B CN111557047B (zh) 2021-07-09

Family

ID=72007155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980001291.7A Active CN111557047B (zh) 2019-06-28 2019-06-28 半导体器件制造方法

Country Status (10)

Country Link
US (3) US11183508B2 (zh)
EP (1) EP3909069A4 (zh)
JP (1) JP7422168B2 (zh)
KR (1) KR102611810B1 (zh)
CN (1) CN111557047B (zh)
AU (1) AU2019455154B2 (zh)
BR (1) BR112021021424A2 (zh)
SG (1) SG11202111703YA (zh)
TW (1) TWI700835B (zh)
WO (1) WO2020258224A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582422A (zh) * 2020-11-30 2021-03-30 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
CN118660459A (zh) * 2024-08-20 2024-09-17 合肥康芯威存储技术有限公司 一种存储器件的制造方法及存储器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
WO2020113578A1 (en) 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
US11462282B2 (en) 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
CN112840454A (zh) 2021-01-15 2021-05-25 长江存储科技有限责任公司 垂直存储器件
KR102578437B1 (ko) * 2021-02-17 2023-09-14 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
KR20240111594A (ko) * 2023-01-10 2024-07-17 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150132906A1 (en) * 2010-09-01 2015-05-14 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
US20160225781A1 (en) * 2009-03-19 2016-08-04 Byoungkeun Son Three-dimensional nonvolatile memory devices including interposed floating gates
CN106057636A (zh) * 2015-04-01 2016-10-26 应用材料公司 在3d nand存储设备中用于提高竖直蚀刻性能的膜的等离子体增强化学气相沉积
CN106067418A (zh) * 2015-04-22 2016-11-02 东京毅力科创株式会社 蚀刻处理方法
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
US20170179152A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN106920798A (zh) * 2017-03-07 2017-07-04 长江存储科技有限责任公司 一种三维存储器堆栈结构及其堆叠方法及三维存储器
CN107316807A (zh) * 2016-04-22 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN108987272A (zh) * 2017-05-31 2018-12-11 三星电子株式会社 包括绝缘层的半导体器件及其形成方法
CN109256384A (zh) * 2018-10-26 2019-01-22 长江存储科技有限责任公司 一种通孔结构及其制备方法、三维存储器
CN109300906A (zh) * 2018-10-15 2019-02-01 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
CN109496358A (zh) * 2018-10-26 2019-03-19 长江存储科技有限责任公司 3dnand存储器件的结构及其形成方法
CN109712987A (zh) * 2018-11-29 2019-05-03 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件
CN109887918A (zh) * 2019-03-05 2019-06-14 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041895A (ja) * 2006-08-04 2008-02-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101710089B1 (ko) 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
CN102543877B (zh) * 2010-12-29 2014-03-12 中国科学院微电子研究所 制备三维半导体存储器件的方法
US9379126B2 (en) * 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US8946076B2 (en) * 2013-03-15 2015-02-03 Micron Technology, Inc. Methods of fabricating integrated structures, and methods of forming vertically-stacked memory cells
US11018149B2 (en) * 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9299450B1 (en) 2015-02-03 2016-03-29 Sandisk Technologies Inc. Adaptive increase in control gate voltage of a dummy memory cell to compensate for inadvertent programming
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
KR102424368B1 (ko) * 2015-10-15 2022-07-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN106887435B (zh) * 2015-12-15 2020-01-07 北京兆易创新科技股份有限公司 一种3DNand闪存设备及其制作方法
KR20170131121A (ko) 2016-05-20 2017-11-29 삼성전자주식회사 반도체 소자
TWI652802B (zh) * 2016-08-18 2019-03-01 日商東芝記憶體股份有限公司 Semiconductor device
KR102630925B1 (ko) * 2016-09-09 2024-01-30 삼성전자주식회사 적층 구조체를 포함하는 반도체 소자
JP6716402B2 (ja) 2016-09-09 2020-07-01 株式会社ディスコ ウェーハの加工方法
JP2018049935A (ja) * 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法
CN106987272A (zh) 2017-04-04 2017-07-28 林群祥 加压光氯化鼓泡鼓动气冷热法生产改性氯化石蜡‑70方法
KR102576211B1 (ko) * 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR102620598B1 (ko) * 2018-06-05 2024-01-04 삼성전자주식회사 3차원 반도체 소자
KR102608833B1 (ko) * 2018-06-07 2023-12-04 에스케이하이닉스 주식회사 반도체 장치의 제조방법
KR20200070610A (ko) * 2018-12-10 2020-06-18 삼성전자주식회사 수직형 메모리 장치
US10930669B2 (en) * 2019-02-12 2021-02-23 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
JP7353374B2 (ja) * 2019-03-18 2023-09-29 長江存儲科技有限責任公司 三次元メモリデバイスにおける高κ誘電体層およびこれを形成するための方法
KR20210103255A (ko) * 2020-02-13 2021-08-23 삼성전자주식회사 3차원 비휘발성 메모리 소자 및 그 제조방법

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160225781A1 (en) * 2009-03-19 2016-08-04 Byoungkeun Son Three-dimensional nonvolatile memory devices including interposed floating gates
US20150132906A1 (en) * 2010-09-01 2015-05-14 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
CN106057636A (zh) * 2015-04-01 2016-10-26 应用材料公司 在3d nand存储设备中用于提高竖直蚀刻性能的膜的等离子体增强化学气相沉积
CN106067418A (zh) * 2015-04-22 2016-11-02 东京毅力科创株式会社 蚀刻处理方法
US20170179152A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN107316807A (zh) * 2016-04-22 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN106920798A (zh) * 2017-03-07 2017-07-04 长江存储科技有限责任公司 一种三维存储器堆栈结构及其堆叠方法及三维存储器
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
CN109920790A (zh) * 2017-03-08 2019-06-21 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
CN108987272A (zh) * 2017-05-31 2018-12-11 三星电子株式会社 包括绝缘层的半导体器件及其形成方法
CN109300906A (zh) * 2018-10-15 2019-02-01 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
CN109256384A (zh) * 2018-10-26 2019-01-22 长江存储科技有限责任公司 一种通孔结构及其制备方法、三维存储器
CN109496358A (zh) * 2018-10-26 2019-03-19 长江存储科技有限责任公司 3dnand存储器件的结构及其形成方法
CN109712987A (zh) * 2018-11-29 2019-05-03 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件
CN109887918A (zh) * 2019-03-05 2019-06-14 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Y. YE, Z. XIA, L. LIU AND Z. HUO: "Investigation of Reducing Bow during High Aspect Ratio Trench Etching in 3D NAND Flash Memory", 《2018 14TH IEEE INTERNATIONAL CONFERENCE ON SOLID-STATE AND INTEGRATED CIRCUIT TECHNOLOGY (ICSICT), QINGDAO, 2018》 *
张卫: "先进集成电路技术发展现状分析", 《集成电路应用》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582422A (zh) * 2020-11-30 2021-03-30 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
CN118660459A (zh) * 2024-08-20 2024-09-17 合肥康芯威存储技术有限公司 一种存储器件的制造方法及存储器件

Also Published As

Publication number Publication date
US11672115B2 (en) 2023-06-06
EP3909069A1 (en) 2021-11-17
KR20210121142A (ko) 2021-10-07
JP7422168B2 (ja) 2024-01-25
TW202101770A (zh) 2021-01-01
JP2022534200A (ja) 2022-07-28
US11871565B2 (en) 2024-01-09
KR102611810B1 (ko) 2023-12-07
US20210399000A1 (en) 2021-12-23
US20200411535A1 (en) 2020-12-31
US20220020760A1 (en) 2022-01-20
TWI700835B (zh) 2020-08-01
EP3909069A4 (en) 2022-06-01
BR112021021424A2 (pt) 2022-01-04
AU2019455154A1 (en) 2021-11-18
CN111557047B (zh) 2021-07-09
SG11202111703YA (en) 2021-11-29
US11183508B2 (en) 2021-11-23
AU2019455154B2 (en) 2022-11-17
WO2020258224A1 (en) 2020-12-30

Similar Documents

Publication Publication Date Title
CN111557047B (zh) 半导体器件制造方法
US11805643B2 (en) Method of fabrication thereof a multi-level vertical memory device including inter-level channel connector
US11737263B2 (en) 3D NAND memory device and method of forming the same
US11696444B2 (en) Semiconductor device and method of fabrication thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant