CN111697001B - 半导体存储器装置 - Google Patents

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Abstract

根据一个实施例，一种半导体存储器装置包含：第一互连层；第二互连层；第一存储器导柱，其延伸穿过所述第一互连层；第二存储器导柱，其延伸穿过所述第二互连层；第一膜，其提供于所述第一互连层上方，具有对应于所述第一互连层的平面形状且在所述第一方向上延伸；以及第二膜，其提供于所述第二互连层上方，在所述第二方向上与所述第一膜分开，具有对应于所述第二互连层的平面形状且在所述第一方向上延伸。所述第一和第二膜具有高于氧化硅膜的压缩应力。

Description

半导体存储器装置
相关申请案的交叉参考
本申请案是基于2019年3月15日申请的第2019-48690号日本专利申请案且主张所述专利申请案的优先权益，所述专利申请案的全部内容以引用的方式并入本文中。
技术领域
本文中描述的实施例大体上涉及一种半导体存储器装置。
背景技术
NAND快闪存储器已被称为半导体存储器装置。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含：多个第一互连层；多个第二互连层；第一存储器导柱；第二存储器导柱；第一膜；以及第二膜。所述第一互连层在大体上平行于半导体衬底的第一方向上延伸。所述第二互连层在所述第一方向上延伸，且在大体上平行于半导体衬底并与所述第一方向正交的第二方向上与所述第一互连层分开并邻近于所述第一互连层。所述第一存储器导柱在大体上垂直于半导体衬底的第三方向上延伸穿过所述第一互连层。所述第二存储器导柱在所述第三方向上延伸穿过所述第二互连层。所述第一膜提供在所述第一互连层上方，具有对应于所述第一互连层的平面形状，且在所述第一方向上延伸。所述第二膜提供在所述第二互连层上方，且在所述第二方向上与所述第一膜分开，具有对应于所述第二互连层的平面形状，且在所述第一方向上延伸。所述第一和第二膜具有高于氧化硅膜的压缩应力。
对于根据实施例的所述结构，提供可改进良率的半导体存储器装置。
附图说明
图1是根据第一实施例的半导体存储器装置的框图；
图2是根据第一实施例的包含于半导体存储器装置中的存储器单元阵列的电路图；
图3是根据第一实施例的包含于半导体存储器装置中的存储器单元阵列的透视图；
图4是根据第一实施例的包含于半导体存储器装置中的存储器单元阵列的横截面图；
图5到9是说明根据第一实施例的包含于半导体存储器装置中的存储器单元阵列的制造工艺的图；
图10到14是说明根据第二实施例的包含于半导体存储器装置中的存储器单元阵列的制造工艺的图；
图15是根据第三个实施例的包含于半导体存储器装置中的存储器单元阵列的横截面图；
图16到19是说明根据第三个实施例的包含于半导体存储器装置中的存储器单元阵列的制造工艺的图；以及
图20是根据第四实施例的包含于半导体存储器装置中的存储器单元阵列的横截面图。
具体实施方式
1.第一实施例
本文阐述一种根据第一实施例的半导体存储器装置。在以下描述中，论述三维分层NAND快闪存储器作为示范性半导体存储器装置，其中存储器单元晶体管三维堆叠于半导体衬底上。
1.1结构
1.1.1半导体存储器装置的总结构
参看图1阐述半导体存储器装置的总结构。在图1中，呈现半导体存储器装置的基本总结构的示范性框图。
半导体存储器装置1包含存储器核心区10和外围电路区20，如图1中所说明。
存储器核心区10包含存储器单元阵列11、行解码器12和感测放大器13。
存储器单元阵列11包含多个块BLK(BLK0、BLK1、BLK2、...)。每一块BLK包含多个串单元SU(在本实施例中，四个串单元，SU0到SU3)，其中的每一者是一组NAND串NS，各自具有串联耦合的存储器单元晶体管。存储器单元阵列11可含有任何数目的块BLK，且块BLK可含有任何数目的串单元SU。
行解码器12对从外部控制器(未图示)接收到的行地址进行解码。行解码器12基于解码结果来选择一行存储器单元阵列11。具体地说，行解码器12将电压施加到各种互连件来选择行。
当读取数据时，感测放大器13感测从块BLK中的一者读取的数据。当写入数据时，感测放大器13向存储器单元阵列11施加对应于写入数据的电压。
外围电路区20包含定序器21和电压产生器22。
定序器21控制半导体存储器装置1的整体操作。具体地说，定序器21在写入操作、读取操作和擦除操作期间控制电压产生器22、行解码器12和感测放大器13。
电压产生器22产生将用于所述写入操作、读取操作和擦除操作的电压，且将电压供应到行解码器12和感测放大器13。
1.1.2存储器单元阵列的结构
接下来，参考图2阐述存储器单元阵列11的结构。图2的实例示出块BLK0，但其它块BLK具有相同结构。
如图2中所说明，块BLK0可含有四个串单元SU0到SU3。串单元SU中的每一者含有多个NAND串NS。所述NAND串NS中的每一者可含有八个存储器单元晶体管MC(MC0到MC7)和选择晶体管ST1和ST2。存储器单元晶体管MC包含控制栅极和电荷存储层，以便以非易失性方式存储数据。不限于存储器单元晶体管MC0到MC7中的任一者的存储器单元晶体管将简称为存储器单元晶体管MC。
存储器单元晶体管MC的电荷存储层可为MONOS类型，其包含绝缘膜，或可为FG类型，其包含导电层。在本发明的实施例中，将论述MONOS类型作为实例。存储器单元晶体管MC的数目不限于8，且可包含16、32、64、96或128个存储器单元晶体管。这些数字不是限制。在图2的实例中，一个选择晶体管ST1和一个选择晶体管ST2包含于一个NAND串NS中。NAND串NS可包含一或多个选择晶体管ST1和一或多个选择晶体管ST2。
在NAND串NS中，选择晶体管ST2、存储器单元晶体管MC0到MC7以及选择晶体管ST1的电流路径以此次序串联耦合。选择晶体管ST1的漏极耦合到对应位线BL。选择晶体管ST2的源极耦合到源极线SL。
同一块BLK的不同NAND串NS中的存储器单元晶体管MC0到MC7的控制栅极共同耦合到对应字线WL0到WL7。举例来说，块BLK中的多个存储器单元晶体管MC0的控制栅极共同耦合到字线WL0。
同一串单元SU的不同NAND串NS中的选择晶体管ST1的栅极共同耦合到选择栅极线SGD。具体地说，串单元SU0中的选择晶体管ST1的栅极耦合到选择栅极线SGD0。串单元SU1中的选择晶体管ST1(未图示)的栅极耦合到选择栅极线SGD1。串单元SU2中的选择晶体管ST1(未图示)的栅极耦合到选择栅极线SGD2。串单元SU3中的选择晶体管ST1(未图示)的栅极耦合到选择栅极线SGD3。不限于选择栅极线SGD0到SGD3中的任一者的选择栅极线将被称为选择栅极线SGD。
同一块BLK中的选择晶体管ST2的栅极共同耦合到选择栅极线SGS。或者，串单元SU0到SU3中的选择晶体管ST2的栅极可耦合到不同串单元SU的不同选择栅极线SGS。
串单元SU中的选择晶体管ST1的漏极耦合到不同位线BL(BL0到BL(N-1)，其中N是大于或等于2的自然数)。因此，串单元SU中的NAND串NS耦合到不同位线BL。位线BL共同耦合分别包含于每一块BLK的串单元SU0到SU3中的NAND串NS。
不同块BLK中的选择晶体管ST2的源极共同耦合到源极线SL。
也就是说，串单元SU是一组NAND串NS，其耦合到不同位线BL，且共同耦合到同一选择栅极线SGD。块BLK是共享字线WL的一组串单元SU。存储器单元阵列11是共享位线BL的一组块BLK。
存储器单元阵列11可具有不同上文所述的结构。举例来说，在2009年3月19日申请的标题为“三维堆叠非易失性半导体存储器(Three Dimensional Stacked NonvolatileSemiconductor Memory)”的第12/407,403号美国专利申请案中描述存储器单元阵列11的结构。所述结构也在以下各项中描述：2009年3月18日申请的标题为“三维堆叠非易失性半导体存储器(Three Dimensional Stacked Nonvolatile Semiconductor Memory)”的第12/406,524号美国专利申请案；2010年3月25日申请的标题为“非易失性半导体存储装置及其制造方法(Non-Volatile Semiconductor Storage Device and Method ofManufacturing the Same)”的第12/679,991号美国专利申请案；以及2009年3月23日申请的标题为“半导体存储器及其制造方法(Semiconductor Memory and Method forManufacturing Same)”的第12/532,030号美国专利申请案。这些申请案的全部内容以引用的方式并入本文中。
1.1.3存储器单元阵列的结构
接下来，参考图3和4阐述存储器单元阵列11的结构。图3是存储器单元阵列11的透视图。图4是存储器单元阵列11的横截面图。
如图3中所说明，选择栅极线SGS、字线WL0到WL7，以及选择栅极线以在大体上平行于半导体衬底30的X方向上延伸的方式，在SGDZ方向上堆叠在半导体衬底30上方，Z方向大体上垂直于半导体衬底30，且大体上与X方向正交。字线WL以及选择栅极线SGS和SGD在Y方向上通过在X方向上延伸的缝隙SLT分开，从而产生块BLK中的个别块BLK，其中Y方向大体上平行于半导体衬底30，且大体上与X方向和Z方向正交。选择栅极线SGD在Y方向上通过在X方向上在两个邻近缝隙SLT之间延伸的浅缝隙(未图示)进一步分开，从而产生个别串单元SU。当从Z方向看，字线WL以及选择栅极线SGS和SGD可为矩形，其侧边在X方向上较长，且在Y方向上较短。对于本发明的实施例，阐述其中源极线触点形成于缝隙SLT中的结构。源极线触点将半导体衬底30耦合到提供于存储器导柱MP上方的源极线SL(未图示)。
对于充当字线WL以及选择栅极线SGS和SGD的互连层，可采用例如n型半导体或p型半导体的半导体材料，或例如钨(W)的金属材料。通过化学气相沉积(CVD)形成的钨具有张应力。因此，当字线WL以及选择栅极线SGS和SGD例如为矩形，其侧边在X方向上较长，且在Y方向上较短时，半导体衬底30趋向于在字线WL以及选择栅极线SGS和SGD的影响下，在X方向上显著翘曲。
根据本发明的实施例，为了减少半导体衬底归因于字线WL以及选择栅极线SGS和SGD的张应力在X方向上的翘曲，在选择栅极线SGD上方提供高压缩应力膜HC。此高压缩应力膜HC可在与字线WL以及选择栅极线SGS和SGD的张应力相对的方向上具有压缩应力。以字线WL以及选择栅极线SGS和SGD类似的方式，高压缩应力膜HC在X方向上延伸，且在Y方向上通过缝隙SLT分开。也就是说，当从Z方向看，高压缩应力膜HC为矩形，其侧边在X方向上较长，且在Y方向上较短，具有对应于字线WL和选择栅极线SGS的形状的平面形状。高压缩应力膜HC具有高于氧化硅膜(SiO2)的压缩应力。举例来说，通过平行板等离子体CVD沉积的SiO2产生大约-100到-200MPa的压缩应力(记号“-”表示压缩应力)。因此优选的是高压缩应力膜HC经配置以具有-300MPa或更大(具有300MPa或更大的绝对值)的高压缩应力。在本发明的实施例中，阐述包含通过物理气相沉积(PVD)(例如溅镀)形成的氮化硅膜(SiN)作为高压缩应力膜HC的结构。PVD-SiN产生-1GPa或更大的压缩应力。不同于CVD-SiN，PVD-SiN膜含有极少氢气(H)。PVD-SiN和CVD-SiN因此可通过次级离子质谱分析(SIMS)的分析或类似者来彼此区分。
可通过将例如碳(C)或硼(B)等杂质添加到CVD-SiN代替PVD-SiN来形成高压缩应力膜HC。可采用不同于SiN的绝缘膜。此外，高压缩应力膜HC不限于绝缘膜。举例来说，高压缩应力膜HC可由半导体材料或金属材料形成。高压缩应力膜HC可由向其添加氮(N)或类似者的非晶硅、多晶硅或钨(W)形成。
多个存储器导柱MP以在Z方向上延伸且穿过字线WL以及选择栅极线SGS和SGD的方式沿X方向排列在Y方向上的两个邻近缝隙SLT之间。一个存储器导柱MP对应于一个NAND串NS。稍后将详细地论述存储器导柱MP。两个缝隙SLT之间的存储器支柱MP可以任何方式排列。举例来说，四个存储器导柱MP可在X方向上以错开方式排列。
接触插塞CP排列在存储器导柱MP上，以穿过高压缩应力膜HC。接触插塞CP将存储器导柱MP耦合到高压缩应力膜HC上方提供的位线BL(未图示)。
接下来阐述存储器单元阵列11的横截面结构。
如图4中所说明，n型阱31提供于半导体衬底(p型半导体衬底)30的表面区中。p型阱32提供于n型阱31的表面区中。此外，n+型扩散层33提供于p型阱32的表面区的部分中。在p型阱32上，十一个绝缘层34，以及十个互连层35(其充当选择栅极线SGS、字线WL0到WL7和选择栅极线SGD)交替堆叠。绝缘层34和互连层35在X方向上延伸。对于绝缘层34，可采用SiO2。下文中阐述包含为互连层35采用的氮化钛(TiN)和钨(W)的分层结构的结构。举例来说，TiN充当防止W与Si或SiO2反应的势垒层，或在W的CVD形成期间增强W的粘合力的粘合层。
形成绝缘层36，以便覆盖包含十一个绝缘层34和十个互连层35的分层结构的顶部和侧表面。SiO2可用于绝缘层36。
绝缘层37形成于绝缘层36上，以在X方向上延伸。此绝缘层37充当高压缩应力膜HC，可对其采用PVD-SiN。稍后将论述的导电层44形成于分层结构的侧面上，其中绝缘层36插入其间。绝缘层34形成于绝缘层37和导电层44上。
形成存储器导柱MP以穿过十个互连层35，其底部表面达到p型阱32。存储器导柱MP包含块绝缘膜38、电荷存储层39、隧穿绝缘膜40、半导体层41、核心层42和顶盖层43。
具体地说，形成存储器导柱MP的孔以穿过十个互连层35，使得其底部达到p型阱32。块绝缘膜38、电荷存储层39和隧穿绝缘膜40以此次序堆叠于在孔的侧表面上。半导体层41以其侧表面与隧穿绝缘膜40接触且其底部表面与p型阱32接触的方式形成。半导体层41提供其中可形成用于存储器单元晶体管MC以及选择晶体管ST1和ST2的沟道的区。半导体层41因此充当信号线，其耦合选择晶体管ST2、存储器单元晶体管MC0到MC7，以及选择晶体管ST1的电流路径。核心层42提供于半导体层41内部。顶盖层43形成于半导体层41和核心层42上，其侧表面接触隧穿绝缘膜40。
对于块绝缘膜38、隧穿绝缘膜40和核心层42，可采用SiO2。对于电荷存储层39，可采用SiN。对于半导体层41和顶盖层43，可采用多晶硅。
存储器导柱MP以及充当字线WL0到WL7的八个互连层35构成存储器单元晶体管MC0到MC7。类似地，存储器导柱MP和充当选择栅极线SGD和SGS的两个互连层35构成选择晶体管ST1和ST2。
在图4的实例中，为选择栅极线SGD和SGS中的每一者提供一个互连层35，但可提供多个层。
在顶盖层43上形成接触插塞CP，以穿过绝缘层36、绝缘层37和绝缘层34。充当位线BL的互连层(未图示)形成于接触插塞CP上。举例来说，为此接触插塞CP采用例如W和TiN的金属材料。
形成缝隙SLT以在X方向上延伸，其底部表面达到n+型扩散层33，以便使互连层35和绝缘层37在Y方向上分开。导电层44形成于缝隙SLT中，其侧表面接触绝缘层36和绝缘层37，且其底部表面接触n+型扩散层33。导电层44电耦合到形成于半导体衬底30中的n+型扩散层33，且充当源极线触点。导电层44具有在X方向上延伸的线性形状。导电层44的顶部表面耦合到互连层(未图示)，其充当源极线SL。对于导电层44，可采用例如多晶硅的半导体材料、例如W的金属材料，或这些材料的分层结构。
1.2存储器单元阵列的制造方法
参考图5到9阐述存储器单元阵列11的制造方法。图5到9示出在其制造步骤期间，存储器单元阵列11的横截面视图。根据本发明的实施例，论述通过形成对应于具有牺牲层的互连层35的结构并用导电材料替换所述牺牲层(下文称为“替换”)来形成互连层35的方法。
如图5中所说明，十一个绝缘层34和十个牺牲层45，其对应于十个互连层35，交替地堆叠于p型阱32上。对于牺牲层45，可采用SiN。然而牺牲层45不限于SiN。牺牲层45可由可实现湿式蚀刻相对于绝缘层34的充足选择性的任何材料形成。
接下来，存储器导柱MP以具有与p型阱32接触的底部表面的方式形成。具体地说，处理绝缘层34和牺牲层45，以形成对应于存储器导柱MP的孔。接下来，块绝缘膜38、电荷存储层39和隧穿绝缘膜40循序沉积，且接着将块绝缘膜38、电荷存储层39和隧穿绝缘膜40的若干部分从孔底部去除。其后，循序沉积半导体层41和核心层42以填充在孔中。接着，去除最顶部绝缘层34上的若干部分中的块绝缘膜38、电荷存储层39、隧穿绝缘膜40、半导体层41和核心层42。此处，将半导体层41和核心层42的一部分从孔的顶部部分蚀刻掉。在其之后，形成顶盖层43以填充在孔的顶部部分中。去除最顶部绝缘层34上的顶盖层43。
接着，形成绝缘层34以覆盖存储器支柱MP的顶表面，且使所述表面平面化。
接下来，形成缝隙SLT以在X方向上延伸，其底部表面达到n+型扩散层33。
如图6中所说明，去除牺牲层45以形成气隙AG。具体地说，当牺牲层45由SiN形成时，使用磷酸(H3PO4)通过湿式蚀刻蚀刻掉从缝隙SLT的侧表面暴露的牺牲层45的若干部分。
如图7中所说明，循序沉积TiN和W膜以填充在气隙AG中。从缝隙SLT的内部以及最顶部绝缘层34上的若干部分中去除W和TiN，从而使得形成互连层35。
在形成绝缘层36之后，将绝缘层36的部分从缝隙SLT的底部部分去除。此处，还可将最顶部绝缘层34上的绝缘层36的部分一起去除。也就是说，绝缘层36将充足，只要其形成于缝隙SLT的侧表面上。
如图8中所说明，形成绝缘层37。通过溅镀形成的SiN展现低步长覆盖。因为这一点，当为绝缘层37采用PVD-SiN时，PVD-SiN将很少形成于缝隙SLT的侧表面或底部表面上。因此，绝缘层37通过缝隙SLT分开，或换句话说，形成高压缩应力膜HC。
如图9中所说明，形成导电层44以填充在缝隙SLT中。缝隙SLT可不完全充满导电层44，而是可含有一些空隙。如图4中所说明，在形成绝缘层34以覆盖导电层44和绝缘层37之后，形成接触插塞CP。
1.3本发明的实施例的有利效应
对于根据本发明的实施例的结构，提供可改进良率的半导体存储器装置。现在详细论述此效应。
考虑字线WL的膜应力与半导体衬底30的翘曲之间的关系，当从Z方向观看字线WL为矩形(其侧边在X方向上较长，且在Y方向上较短)时，字线WL所导致的半导体衬底30的翘曲在X方向上较大，且在Y方向上较小。随着字线WL的层的数目根据三维分层NAND快闪存储器的较高集成而增加，此趋势变得更显著。举例来说，随着半导体衬底30在X方向上的翘曲与在Y方向上的翘曲之间的差增加，因此对半导体存储器装置的制造工艺中输送半导体衬底30期间的故障的易感性也增加。半导体衬底30的翘曲也趋向于在绝缘层中形成裂缝，从而降低制造良率。
相比之下，在根据本发明的实施例的结构中，高压缩应力膜HC(其以类似于字线WL的方式通过缝隙SLT分开)形成于字线WL上方。由于为字线WL采用的金属具有张应力，所以提供高压缩应力膜HC可减少半导体衬底30在X方向上的翘曲，从而减少X方向上的翘曲与Y方向上的翘曲之间的差。这可抑制制造良率减小。
此外，在本发明的实施例的结构中，高压缩应力膜HC通过缝隙SLT分开，且因此此高压缩应力膜HC不会不利地增加Y方向上的翘曲。
2.第二实施例
接下来，阐述第二个实施例。第二个实施例的阐释集中在不同于第一实施例的存储器单元阵列11的制造方法上。以下阐释主要处理不同于第一实施例的点。
2.1存储器单元阵列的制造方法
参考图10到14阐述根据本发明的实施例的存储器单元阵列11的制造方法。图10到14的横截面视图示出存储器单元阵列11的制造步骤。
如图10中所说明，在将十一个绝缘层34和十个牺牲层45交替地沉积在p型阱32上之后，以与图5中说明的第一实施例相同的方式形成存储器导柱MP。接着，形成绝缘层34以覆盖存储器支柱MP的顶表面，且使所述表面平面化。
接下来，可将半导体层46形成为高压缩应力膜HC。对于半导体层46，采用具有-300MPa或更大的压缩应力的非晶硅或多晶硅。根据本发明的实施例，考虑到“替换”，采用半导体层46来代替PVD-SiN，但半导体层46不是限制。对于高压缩应力膜HC，可采用绝缘材料或导电材料。根据本发明的实施例，在形成缝隙SLT之前形成高压缩应力膜HC，且因此可选择高压缩应力膜HC的材料，而不考虑步长覆盖。
接下来，如图11中所说明，处理半导体层46、绝缘层34和牺牲层45以形成缝隙SLT，来在X方向上延伸且具有达到p型阱32的底部表面。
如图12中所说明，以与图6中说明的第一实施例相同的方式去除牺牲层45以形成气隙AG。
如图13中所说明，循序形成TiN和W膜以填充在气隙AG中。去除缝隙SLT内部的部分中以及半导体层46上的W和TiN，从而形成互连层35。
接下来，形成绝缘层36，且接着将绝缘层36的所述部分从缝隙SLT的底部部分去除。
如图14中所说明，形成导电层44以填充在缝隙SLT中。
接下来，形成绝缘层34，且接着形成接触插塞CP，其侧表面被绝缘层47覆盖。对于此绝缘层47，可采用SiO2。
2.2本发明的实施例的有利效应
对于根据本发明的实施例的结构，可实现与第一实施例相同的有利效应。
3.第三实施例
阐述第三个实施例。根据第三个实施例，在缝隙SLT内部进一步形成高压缩应力膜HC。以下阐释主要处理不同于第一和第二实施例的点。
3.1存储器单元阵列的横截面结构
参看图15阐述根据本发明的实施例的存储器单元阵列11的横截面结构。
如图15中所说明，在每一缝隙SLT内部形成充当势垒金属的导电层51和53、充当高压缩应力膜HC的导电层52，以及导电层54。具体地说，形成导电层51与缝隙SLT的侧表面和底部表面接触。导电层52形成为其侧表面和底部表面与导电层51接触。形成导电层52以在Y方向上具有朝缝隙SLT的开口逐渐减小的厚度。导电层52的厚度因此在顶部部分中比底部部分中小。导电层53形成为其侧表面和底部表面与导电层52接触。导电层54形成为其侧表面和底部表面与导电层53接触以在缝隙SLT中填充。导电层51到54电耦合到形成于半导体衬底30中的n+型扩散层33，且充当源极线触点。
对于导电层51，可采用TiN-和-Ti分层结构。对于导电层52，可采用引入N的W，以便充当高压缩应力膜HC。对于导电层53，可使用TiN。对于导电层54，可使用W。导电层54中的N含量比导电层52中小，且导电层54可为无N的W。
形成于缝隙SLT内部的高压缩应力膜HC不限于添加了N的W。此高压缩应力膜HC并不总是需要形成至多达分开缝隙SLT中的绝缘层37的高度，且高压缩应力膜HC将是充足的，只要其达到至少一高度，其中缝隙SLT使十个互连层35的分层结构中的互连层35分开。
3.2存储器单元阵列的制造方法
将参考图16到19阐述根据本发明的实施例的存储器单元阵列11的制造方法。图16到19示出在其制造步骤期间存储器单元阵列11的横截面视图。下文详细阐释缝隙SLT的填充。
如图16中所说明，以与图5到8中的第一个实施例相同的方式形成绝缘层37。
接下来，沉积TiN和Ti作为导电层51。
其后，形成导电层52。具体地说，将W形成为具有不会填满缝隙SLT的厚度。接着，可在氨(NH3)氛围中进行热处理。借此，N扩散到W膜中，从而形成高压缩应力膜HC。
如图17中所说明，去除绝缘层37上的若干部分中的导电层52。在此期间，还去除缝隙SLT的开口附近的部分中的导电层52。因此，导电层52在Y方向上的厚度朝缝隙SLT的开口逐渐减小。
如图18中所说明，TiN形成为导电层53，接着W形成为导电层54，且填充缝隙SLT。
如图19中所说明，去除绝缘层37上的若干部分中的导电层51到54。在形成绝缘层34之后，形成接触插塞CP，如图15中所说明。
3.3本发明的实施例的有利效应
对于根据本发明的实施例的结构，可实现与第一实施例相同的有利效应。
此外，在根据本发明的实施例的结构中，高压缩应力膜HC形成于缝隙SLT中，这可更多地减少半导体衬底30在X方向上的翘曲与在Y方向上的翘曲之间的差异。
4.第四实施例
接下来，阐述第四实施例。第四实施例的阐释集中在不同于第一到第三实施例的存储器单元阵列11的横截面结构上。
4.1存储器单元阵列的横截面结构
将参看图20阐述根据本发明的实施例的存储器单元阵列11的横截面结构。
如图20中所说明，绝缘层60形成于半导体衬底30上。对于绝缘层60，可采用SiO2。
互连层61形成于绝缘层60上，以充当源极线SL。互连层61可由导电材料形成。举例来说，可采用例如n型半导体或p型半导体的半导体材料，或金属材料。可在绝缘层60的区中，或换句话说，半导体衬底30与互连层61之间，提供例如行解码器12或感测放大器13的电路。
互连层35、绝缘层37、存储器导柱MP以及互连层61上方的接触插塞CP的结构与第一个实施例相同。
根据本发明的实施例的结构并不需要包含源极线触点，且因此绝缘层36形成于缝隙SLT的侧表面和底部表面上。半导体层62可形成为缝隙SLT内部的高压缩应力膜HC。也就是说，绝缘层36与半导体层62的面向Y方向的两个侧表面以及其底部表面接触。对于半导体层62，采用具有绝对值为300MPa(即，-300MPa)或更大的压缩应力的非晶硅或多晶硅。可为缝隙SLT中的高压缩应力膜HC采用绝缘材料或导电材料。
此外，如在第三实施例中，缝隙SLT中的高压缩应力膜HC的高度是充足的，只要高压缩应力膜HC达到其中缝隙SLT使至少十个互连层35的分层结构中的互连层35分开的高度。可不在缝隙SLT中提供高压缩应力膜HC。
4.2本发明的实施例的有利效应
根据本发明的实施例的结构可实现与第一到第三实施例相同的效应。
5.示范性修改等
根据上述实施例的配置，一种半导体存储器装置包括：多个第一互连层(WL)，其在大体上平行于半导体衬底的第一方向(X方向)上延伸；多个第二互连层(WL)，其在所述第一方向上延伸，且在大体上平行于半导体衬底并与第一方向正交的第二方向(Y方向)上与第一互连层分开并邻近于第一互连层；第一存储器导柱(MP)，其在大体上垂直于半导体衬底的第三方向上延伸穿过第一互连层；第二存储器导柱(MP)，其延伸穿过第二互连层，并在第三方向上延伸；第一膜(37)，其在第一互连层上方，所述第一膜具有对应于第一互连层的平面形状，且在所述第一方向上延伸；以及第二膜(37)，其在第二互连层上方，第二膜在所述第二方向上与第一膜分开，具有对应于第二互连层的平面形状，且在所述第一方向上延伸。所述第一和第二膜具有高于氧化硅膜的压缩应力。
通过采用上述实施例，可为半导体存储器装置改进良率。
本发明的实施例不限于上文所阐述的形式，而是可进行各种修改。
以上描述中的术语“耦合”包含间接耦合的状态，例如有晶体管、电阻器或任何其它组件插入其间。
虽然已描述了某些实施例，但这些实施例仅作为实例而呈现，且其无意限制本发明的范围。实际上，本文中所描述的新颖方法和系统可以多种其它形式体现；此外，可作出呈本文中所描述的方法和系统的形式的各种省略、替代和改变而不脱离本发明的精神。所附权利要求书及其等效物意在涵盖将处于本发明的范围和精神内的此类形式或修改。

Claims (19)

1.一种半导体存储器装置，其包括：
多个第一互连层，其在大体上平行于半导体衬底的第一方向上延伸；
多个第二互连层，其在所述第一方向上延伸，且在大体上平行于所述半导体衬底并与所述第一方向正交的第二方向上与所述第一互连层分离且邻近于所述第一互连层；
第一存储器导柱，其在大体上垂直于所述半导体衬底的第三方向上延伸穿过所述第一互连层；
第二存储器导柱，其在所述第三方向上延伸穿过所述第二互连层；
第一膜，其在所述第一互连层上方，所述第一膜具有对应于所述第一互连层的平面形状，且在所述第一方向上延伸；
第二膜，其在所述第二互连层上方，第二膜在所述第二方向上与所述第一膜分开，
具有对应于所述第二互连层的平面形状，且在所述第一方向上延伸；以及
第三膜，其在所述第一方向上在所述第一互连层与所述第二互连层之间延伸，且具有高于氧化硅膜的压缩应力，
其中所述第一和第二膜具有高于氧化硅膜的压缩应力。
2.根据权利要求1所述的半导体存储器装置，其中：
所述第一和第二膜包含非晶硅、多晶硅、通过物理气相沉积PVD形成的氮化硅，以及含氮钨中的一者。
3.根据权利要求1所述的半导体存储器装置，其中：
所述第三膜包含非晶硅、多晶硅，以及通过物理气相沉积PVD形成的氮化硅中的一者。
4.根据权利要求1所述的半导体存储器装置，其进一步包括：
第一导电层，其位于所述第一互连层与所述第二互连层之间，以及所述第一膜与所述第二膜之间，所述第一导电层在所述第一方向上延伸，且电耦合到形成于所述半导体衬底中的扩散层；
第一绝缘层，其位于所述第一互连层与所述第一导电层之间；以及
第二绝缘层，其位于所述第二互连层与所述第一导电层之间。
5.根据权利要求1所述的半导体存储器装置，其进一步包括：
第一接触插塞，其位于所述第一存储器导柱上，所述第一接触插塞在所述第三方向上延伸穿过所述第一膜。
6.根据权利要求5所述的半导体存储器装置，其进一步包括：
第三绝缘层，其位于所述第一膜与所述第一接触插塞之间。
7.根据权利要求1所述的半导体存储器装置，其中：
所述第三膜进一步提供于所述第一膜与所述第二膜之间。
8.根据权利要求1所述的半导体存储器装置，其中：
所述第三膜包含含氮钨。
9.根据权利要求8所述的半导体存储器装置，其中：
所述第三膜电耦合到形成于所述半导体衬底中的扩散层。
10.根据权利要求8所述的半导体存储器装置，其进一步包括：
第四绝缘层，其位于所述第三膜与所述第一互连层之间；以及
第五绝缘层，其位于所述第三膜与所述第二互连层之间。
11.根据权利要求8所述的半导体存储器装置，其中：
所述第三膜在所述第三膜的顶部附近的部分中的厚度小于所述第三膜在所述第三膜的底部附近的部分中的厚度。
12.根据权利要求11所述的半导体存储器装置，其进一步包括：
第二导电层，其具有与所述第三膜接触的侧表面和底部表面，且在所述第一方向上延伸。
13.根据权利要求12所述的半导体存储器装置，其中：
所述第二导电层包含钨，其具有比所述第三膜的所述含氮钨中的氮的含量小的氮含量。
14.根据权利要求13所述的半导体存储器装置，其中：
所述第二导电层进一步包含势垒金属，其具有与所述第三膜接触的侧表面和底部表面，且具有所述较小氮含量的所述钨的所述侧表面和底部表面与所述势垒金属接触。
15.根据权利要求1所述的半导体存储器装置，其进一步包括：
第六绝缘层，其在所述第一方向上延伸，并与所述第三膜的面向所述第二方向的两个侧表面以及所述第三膜的底部表面接触。
16.根据权利要求1所述的半导体存储器装置，其中：
所述第一和第二膜具有绝对值为300MPa或更大的压缩应力。
17.根据权利要求1所述的半导体存储器装置，其中：
所述第一膜提供于所述第一存储器导柱上方，且
所述第二膜提供于所述第二存储器导柱上方。
18.根据权利要求1所述的半导体存储器装置，其中：
所述第一和第二存储器导柱中的每一者包含电荷存储层和半导体层。
19.一种半导体存储器装置，其包括：
多个第一互连层，其在大体上平行于半导体衬底的第一方向上延伸；
多个第二互连层，其在所述第一方向上延伸，且在大体上平行于所述半导体衬底并与所述第一方向正交的第二方向上与所述第一互连层分离且邻近于所述第一互连层；
第一存储器导柱，其在大体上垂直于所述半导体衬底的第三方向上延伸穿过所述第一互连层；
第二存储器导柱，其在所述第三方向上延伸穿过所述第二互连层；
第一膜，其在所述第一互连层上方，所述第一膜具有对应于所述第一互连层的平面形状，且在所述第一方向上延伸；
第二膜，其在所述第二互连层上方，第二膜在所述第二方向上与所述第一膜分开，具有对应于所述第二互连层的平面形状，且在所述第一方向上延伸；
第一导电层，其位于所述第一互连层与所述第二互连层之间，以及所述第一膜与所述第二膜之间，所述第一导电层在所述第一方向上延伸，且电耦合到形成于所述半导体衬底中的扩散层；
第一绝缘层，其位于所述第一互连层与所述第一导电层之间；以及
第二绝缘层，其位于所述第二互连层与所述第一导电层之间；
其中所述第一和第二膜具有高于氧化硅膜的压缩应力，
所述第一绝缘层进一步提供于所述第一膜与所述第一导电层之间，且
所述第二绝缘层进一步提供于所述第二膜与所述第一导电层之间。
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