CN113228183A - 包括共享支撑管芯上的外围电路的多个存储器管芯的接合组件及其制造方法 - Google Patents

包括共享支撑管芯上的外围电路的多个存储器管芯的接合组件及其制造方法 Download PDF

Info

Publication number
CN113228183A
CN113228183A CN201980085574.4A CN201980085574A CN113228183A CN 113228183 A CN113228183 A CN 113228183A CN 201980085574 A CN201980085574 A CN 201980085574A CN 113228183 A CN113228183 A CN 113228183A
Authority
CN
China
Prior art keywords
die
memory
memory die
layer
support
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980085574.4A
Other languages
English (en)
Other versions
CN113228183B (zh
Inventor
西川雅敏
H·奇布文戈泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN113228183A publication Critical patent/CN113228183A/zh
Application granted granted Critical
Publication of CN113228183B publication Critical patent/CN113228183B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48499—Material of the auxiliary connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

第一存储器管芯包括第一存储器堆叠结构的阵列和第一位线。第二存储器管芯包括第二存储器堆叠结构的阵列和电连接到第二漏极区的相应子集的第二位线。本发明提供了一种支撑管芯，该支撑管芯包括外围电路，该外围电路用于操作该第一存储器堆叠结构的该阵列和该第二存储器堆叠结构的该阵列。该外围电路包括多个感测放大器，该多个感测放大器被配置为与从该第一位线和该第二位线中选择的一组位线形成可切换电连接。该第一存储器管芯接合到该支撑管芯，并且该第二存储器管芯接合到该第一存储器管芯。该支撑管芯中的该外围电路可在该第一存储器管芯与该第二存储器管芯之间共享。

Description

包括共享支撑管芯上的外围电路的多个存储器管芯的接合组 件及其制造方法
相关申请
本申请要求提交于2019年2月14日的美国非临时专利申请序列号16/275,668的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及包括多个存储器管芯和支撑管芯(其包括共享外围电路)的接合组件及其形成方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维存储器器件在T.Endoh等人的名称为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个实施方案，提供了一种接合组件，该接合组件包括：第一存储器管芯，该第一存储器管芯包括延伸穿过第一绝缘层和第一导电层的第一交替堆叠的第一存储器堆叠结构的阵列、接触第一存储器堆叠结构中的每个第一竖直半导体沟道的端部部分的第一漏极区，以及电连接到第一漏极区的相应子集的第一位线；第二存储器管芯，该第二存储器管芯包括延伸穿过第二绝缘层和第二导电层的第二交替堆叠的第二存储器堆叠结构的阵列、接触第二存储器堆叠结构中的每个第二竖直半导体沟道的端部部分的第二漏极区，以及电连接到第二漏极区的相应子集的第二位线；和支撑管芯，该支撑管芯包括用于操作第一存储器堆叠结构的阵列和第二存储器堆叠结构的阵列的外围电路，其中该外围电路包括多个感测放大器，其中该多个感测放大器中的每个感测放大器包括连接到相应第一开关晶体管并且连接到相应第二开关晶体管的输入节点，该相应第一开关晶体管被配置为与第一存储器管芯中的第一位线中的相应一个连接，该相应第二开关晶体管被配置为与第二存储器管芯中的第二位线中的相应一个连接，其中第一存储器管芯接合到支撑管芯，并且第二存储器管芯接合到第一存储器管芯。
根据本公开的另一个实施方案，提供了一种操作本公开的接合组件的方法，该方法包括：接通从第一组第一开关晶体管和第二组第二开关晶体管中选择的一组晶体管开关，其中从一组第一位线和一组第二位线中选择的一组位线电连接到多个感测放大器；以及执行从对由所选择的一组位线访问的存储器元件的编程操作、感测操作和擦除操作中选择的操作。
根据本公开的又一个实施方案，提供了一种形成接合组件的方法，该方法包括：提供第一存储器管芯，其中第一存储器管芯包括延伸穿过第一绝缘层和第一导电层的第一交替堆叠的第一存储器堆叠结构的阵列、接触第一存储器堆叠结构中的每个第一竖直半导体沟道的端部部分的第一漏极区，以及电连接到第一漏极区的相应子集的第一位线；提供第二存储器管芯，其中第二存储器管芯包括延伸穿过第二绝缘层和第二导电层的第二交替堆叠的第二存储器堆叠结构的阵列、接触第二存储器堆叠结构中的每个第二竖直半导体沟道的端部部分的第二漏极区，以及电连接到第二漏极区的相应子集的第二位线；提供支撑管芯，其中该支撑管芯包括外围电路，该外围电路用于操作第一存储器堆叠结构的阵列和第二存储器堆叠结构的阵列，其中该外围电路包括多个感测放大器，其中该多个感测放大器中的每个感测放大器包括连接到相应第一开关晶体管并且连接到相应第二开关晶体管的输入节点；将第一存储器管芯接合到支撑管芯；以及将第二存储器管芯接合到第一存储器管芯，其中：第一开关晶体管中的每个第一开关晶体管电连接到第一存储器管芯中的第一位线中的相应一个；并且第二开关晶体管中的每个第二开关晶体管电连接到第二存储器管芯中的第二位线中的相应一个。
附图说明
图1是根据本公开的第一实施方案的在半导体衬底上形成源极侧介电材料层和掺杂半导体层之后的示例性结构的竖直剖面图。
图2是根据本公开的第一实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。
图3是根据本公开的第一实施方案的在图案化第一层楼梯区、第一阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。
图4A是根据本公开的第一实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。
图4B是图4A的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图4A的竖直剖面图的平面。
图5是根据本公开的第一实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。
图6是根据本公开的第一实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图7A是根据本公开的第一实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。
图7B是沿图7A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图7A的竖直剖面图的平面。
图8是根据本公开的第一实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。
图9A至图9D示出了根据本公开的第一实施方案的在形成存储器开口填充结构期间存储器开口的顺序竖直剖面图。
图10是根据本公开的第一实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
图11A是根据本公开的第一实施方案的在形成第一接触层级介电层和背侧沟槽之后的示例性结构的竖直剖面图。
图11B是沿图11A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图11A的竖直剖面图的平面。
图12是根据本公开的第一实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
图13A是根据本公开的第一实施方案的在形成导电层之后的示例性结构的竖直剖面图。
图13B是沿图13A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图13A的竖直剖面图的平面。
图14A是根据本公开的第一实施方案的在背侧沟槽中形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。
图14B是沿图14A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图14A的竖直剖面图的平面。
图14C是沿图14B的竖直平面C-C’截取的示例性结构的竖直剖面图。
图15A是根据本公开的第一实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的示例性结构的竖直剖面图。
图15B是沿图15A的竖直平面B–B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图15A的竖直剖面图的平面。
图16是根据本公开的第一实施方案的在形成金属线结构之后的示例性结构的竖直剖面图。
图17是根据本公开的第一实施方案的在形成附加互连层级介电材料层和第一存储器管芯接合垫之后的包括第一存储器管芯的示例性结构的竖直剖面图。
图18是根据本公开的实施方案的支撑管芯的竖直剖面图，该支撑管芯包括被配置为操作第一存储器管芯和第二存储器管芯的外围电路。
图19是根据本公开的实施方案的在将第一存储器管芯接合到支撑管芯之后的示例性接合组件的竖直剖面图。
图20是根据本公开的实施方案的在移除第一存储器管芯的整体衬底层之后的示例性接合组件的竖直剖面图。
图21是根据本公开的实施方案的在形成背侧接合垫之后的示例性接合组件的竖直剖面图。
图22是根据本公开的实施方案的在将第二存储器管芯接合到第一存储器管芯并移除第二存储器管芯的整体衬底层之后的示例性接合组件的竖直剖面图。
图23是根据本公开的实施方案的在形成外部接合垫并附接焊球和接合线之后的示例性接合组件的竖直剖面图。
图24A是图23的示例性接合组件中的支撑管芯、第一存储器管芯与第二存储器管芯之间的电连接的示意图。
图24B是图23的示例性接合组件中的支撑管芯、第一存储器管芯与第二存储器管芯之间的电连接的另一示意图。
图25是根据本公开的实施方案的擦除操作期间的示意性偏置方案。
图26是根据本公开的实施方案的读取(感测)操作期间的示意性偏置方案。
图27是根据本公开的实施方案的编程操作期间的示意性偏置方案。
具体实施方式
三维存储器器件可包括存储器元件的三维阵列和被配置为控制存储器元件的三维阵列的操作的外围电路。由于用于形成存储器元件的三维阵列的高温工艺，因此将外围电路结合在与存储器元件的三维阵列相同的管芯上对外围电路中CMOS器件的性能具有不利的劣化影响。
本公开的实施方案支持将多个存储器管芯接合到包含外围电路的支撑管芯，这防止或减少了由于用于形成存储器元件的高温工艺引起的外围电路中CMOS器件的性能劣化。如上所述，本公开的实施方案涉及包括共享支撑管芯上的外围电路的多个存储器管芯的接合组件及其形成方法，其各种实施方案在本文中详细描述。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于第一水平面(即平行于衬底顶表面的平面)和第二水平面之间的通用区域的层级，其中该第一水平面包括存储器元件阵列的最顶表面，该第二水平面包括存储器元件阵列的最底表面。如本文所用，“直通堆叠”元件是指竖直延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或者可以是包括呈提供在1.0×10-5S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。
本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。单体三维NAND串可位于在衬底上方的NAND串的单体三维阵列中。NAND串的三维阵列的第一器件层级中的至少一个存储器单元位于NAND串的三维阵列的第二器件层级中的另一个存储器单元上方。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参见图1，示出了根据本公开的第一实施方案的第一示例性结构，其包括过程中存储器管芯。如本文所用，存储器管芯是包括存储器元件阵列的半导体管芯。因此，过程中存储器管芯是随后被修改以形成存储器管芯的结构。
第一示例性结构可包括衬底908，该衬底包括半导体衬底层909。衬底908可包括可商购获得的半导体晶片，诸如单晶硅晶片。源极侧介电材料层910可形成在半导体衬底层909上方。源极侧介电材料层910可包括介电材料，诸如氧化硅。源极侧介电材料层910的最大厚度可以在200nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。
可选的金属板层6和源极半导体层10可形成在源极侧介电材料层910中。可选的金属板层6(如果存在)为流入源极半导体层10、沿该源极半导体层流动和/或流出该源极半导体层的电流提供高导电性导电路径。可选的金属板层6可包括导电材料诸如金属或重掺杂的半导体材料。可选的金属板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可在金属板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。金属板层6可用作已完成管芯中的源极线的一部分。金属板层6的厚度可以在20nm至200nm的范围内，但是也可以使用更小和更大的厚度。
源极半导体层10可以是掺杂半导体层，该掺杂半导体层具有与随后将形成的竖直半导体沟道的导电类型相反的导电类型的掺杂。例如，如果随后将形成的竖直半导体沟道具有第一导电类型的掺杂，则源极半导体层10可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。源极半导体层10中的第二导电类型掺杂剂的原子浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的原子浓度。源极半导体层10的厚度可以在100nm至600nm的范围内，但是也可以使用更小和更大的厚度。
可将源极半导体层10和金属板层6图案化，使得源极半导体层10和金属板层6在存储器阵列区100(其中随后将形成存储器堆叠结构)的至少一部分上方和楼梯区200(其中随后将形成体现字线的导电层的阶梯式表面)上方延伸。可邻近存储器阵列区100和楼梯区200(例如，围绕该存储器阵列区和该阶梯区，或者在该存储器阵列区和该阶梯区的一侧上)设置通孔互连区400。在一个实施方案中，源极半导体层10的顶表面可以与源极侧介电材料层910的顶表面共面。
参见图2，随后可形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但是本文明确地考虑其中间隔物材料层形成为导电层(从而避免执行替换过程的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可以分别是第一层绝缘层132和第一层牺牲材料层142。在一个实施方案中，每个第一层绝缘层132可包括第一绝缘材料，并且每个第一层牺牲材料层142可包括第一牺牲材料。在源极半导体层10上方形成交替的多个第一层绝缘层132和第一层牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132,142)可包括由第一材料构成的第一层绝缘层132，以及由第二材料构成的第一层牺牲材料层142，第二材料不同于第一材料。第一层绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一层绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一层绝缘层132的第一材料可以是氧化硅。
第一层牺牲材料层142的第二材料可以是可对于第一层绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
第一层牺牲材料层142可包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一层牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅极电极。在一个实施方案中，第一层牺牲材料层142可以是包括氮化硅的材料层。
在一个实施方案中，第一层绝缘层132可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一层绝缘层132的第一材料。例如，如果将氧化硅用于第一层绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一层牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)形成。
第一层绝缘层132和第一层牺牲材料层142的厚度可以在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个第一层绝缘层132和每个第一层牺牲材料层142。第一层绝缘层132和第一层牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一层牺牲材料层142可具有在每个相应的第一层牺牲材料层142内基本上不变的均匀厚度。
第一绝缘帽盖层170随后可形成在第一交替堆叠(132,142)上方。第一绝缘帽盖层170可包括介电材料，该介电材料可以是可用于第一层绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170可包括与第一层绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。
参见图3，可将第一绝缘帽盖层170和第一层交替堆叠(132,142)图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后将形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一层绝缘层132和第一层牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一层牺牲材料层142的顶表面可在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上面的区的剩余部分构成第一阶梯式介电材料部分165。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的垂直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一阶梯式介电材料部分165可共同构成第一层结构，该第一层结构是随后被修改的过程中结构。
层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180可包括介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可包括掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一层绝缘层132(其可包括未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包括磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。
参见图4A和图4B，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入源极半导体层10。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。可以通过第一各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过层间介电层180和第一层结构(132,142,170,165)并且进入源极半导体层10，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一交替堆叠(132,142)中的阶梯S的位置。
第一层存储器开口149可以是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后可用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。
一层支撑开口129可以是形成在楼梯区200中的开口。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一阶梯式介电材料部分165形成的第一层支撑开口129的子集。
在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的，或者可以是锥形的。在一个实施方案中，各向异性蚀刻工艺的末端部分可包括蚀刻到源极半导体层10的上部部分中的过度蚀刻步骤。随后可例如通过灰化移除光致抗蚀剂层。
可选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可包括在稀氢氟酸中具有比第一层绝缘层132(其可包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。
参见图5，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一层绝缘层132和第一层牺牲材料层142的材料可以选择性地移除的材料。
在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。可选地，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一层绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在此类实施方案中，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
可以从第一层交替堆叠(132,142)的最顶部层上方诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。
参见图6，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)可包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括不同于第三材料的第四材料。在一个实施方案中，第三材料可以与第一层绝缘层132的第一材料相同，并且第四材料可以与第一层牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二层绝缘层232，并且第四材料层可以是在每个竖直相邻的第二层绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二层绝缘层232和第二层牺牲材料层242。第二层绝缘层232的第三材料可以是至少一种绝缘材料。第二层牺牲材料层242的第四材料可以是可对于第二层绝缘层232的第三材料选择性地移除的牺牲材料。第二层牺牲材料层242可包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第二层牺牲材料层242的第四材料，这些导电电极可以用作例如竖直NAND器件的控制栅极电极。
在一个实施方案中，每个第二层绝缘层232可包括第二绝缘材料，并且每个第二层牺牲材料层242可包括第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可包括交替的多个第二层绝缘层232和第二层牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二层绝缘层232的第三材料。可以形成第二层牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)形成。
第二层绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二层绝缘层232的绝缘材料可以是可以用于第一层绝缘层132的任何材料。第二层牺牲材料层242的第四材料是可对于第二层绝缘层232的第三材料选择性地移除的牺牲材料。可以用于第二层牺牲材料层242的牺牲材料可以是可以用于第一层牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二层绝缘层232和第二层牺牲材料层242的厚度可以在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个第二层绝缘层232和每个第二层牺牲材料层242。第二层绝缘层232和第二层牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二层牺牲材料层242可具有在每个相应的第二层牺牲材料层242内基本上不变的均匀厚度。
第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二阶梯式介电材料部分265。
随后可以在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包括与第二层牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包括氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅。
一般来讲，可以在源极半导体层10上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个阶梯式介电材料部分(165,265)。
可选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二层牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72可包括介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸，并且可以沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二交替堆叠(232,242)、第二阶梯式介电材料部分265、第二绝缘帽盖层270和可选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。
参见图7A和图7B，可以穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，该图案与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。
可以通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249可以直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)与第二阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。
第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二阶梯式介电材料部分265的材料被同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF4/O2/Ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的，或者可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可例如通过灰化移除光致抗蚀剂层。
参见图8，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从其中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
图9A至图9D提供了在形成存储器开口填充结构期间存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。
参见图9A，可以通过选择性半导体材料沉积工艺在每个存储器开口49的底部处和每个支撑开口19的底部处形成基座沟道部分11。具有第一导电类型的掺杂的掺杂半导体材料可以选择性地从源极半导体层10的物理地暴露的表面生长，而掺杂半导体材料从介电表面的生长在选择性半导体材料沉积工艺期间受到抑制。半导体前体气体、包括第一导电类型的掺杂剂原子的掺杂剂气体和蚀刻剂可以同时或交替地流入包括示例性结构的处理室中。每个基座沟道部分11的顶表面的周边可以接触第一层绝缘层132的侧壁，该第一层绝缘层覆盖并接触最底部的第一层牺牲材料层142。基座沟道部分11中的第一导电类型掺杂剂的原子浓度可以在1.0×1014/cm3至1.0×1018/cm3的范围内，但是也可以使用更小和更大的掺杂剂原子浓度。p-n结可在源极半导体层10与基座沟道部分11之间的每个界面处形成。
参见图9B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54可包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56可包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包括p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L可包括硼掺杂非晶硅或硼掺杂多晶硅并且/或者基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L可具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)呈1.0×1015/cm3至1.0×1019/cm3诸如从1.0×1016/cm3至1.0×1018/cm3范围内的原子浓度。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中。
参见图9C，在每个存储器开口中的腔体49’未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电芯层可包括介电材料诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图9D，可以在覆盖在介电芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有与半导体沟道材料层60L的掺杂的导电类型相反的导电类型的掺杂。因此，掺杂半导体材料具有n型掺杂。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
n掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都可以构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56可被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55可以是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件，以及可选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。源极半导体层10、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
参见图10，示出了在形成存储器开口填充结构58之后的示例性结构。可在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。
参见图11A和图11B，可以在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成伸长开口，这些伸长开口沿第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可以通过转移光致抗蚀剂层中的图案使其穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极半导体层10中来形成背侧沟槽79。可以移除第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和源极半导体层10的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。虽然期望背侧沟槽79形成为具有完全直的侧壁，但背侧沟槽79通常由于各种效应而形成为局部宽度变化和非直表面，这些效应包括工艺参数的局部变化(诸如气流、压力、电场等的局部变化)以及由于示例性结构内的导电部件的局部布局变化引起的示例性结构内的电荷密度变化。
参见图12，牺牲材料层(142,242)可以对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极半导体层10被选择性地移除。例如，可以使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包括氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
可在从其中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)可包括形成在从其中移除第一层牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从其中移除第二层牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从其中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于半导体衬底层909的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可以整个具有均匀高度。
参见图13A和13B，可执行氧化工艺以氧化基座沟道部分11的物理地暴露的部分。管状绝缘间隔物(未明确示出)可形成在每个基座沟道部分11周围。背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层可包括介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可包括氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可包括至少一种金属材料，即包括至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可以通过沉积至少一种导电材料来在背侧凹陷部(143,243)中形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一层导电层146，可以在多个第二背侧凹陷部243中形成多个第二层导电层246，并且可以在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一层导电层146和第二层导电层246中的每一者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一层牺牲材料层142可以用背侧阻挡介电层的可选部分和第一层导电层146替换，并且每个第二层牺牲材料层242可以用背侧阻挡介电层的可选部分和第二层导电层246替换。背侧腔体可存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一层导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二层导电层246。第一导电材料层146和第二导电层的侧壁可以物理地暴露于相应的背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。
每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。
在一些实施方案中，可以在第二层导电层246的最顶部层级处设置漏极选择层级隔离结构72。位于漏极选择层级隔离结构72的层级处的第二层导电层246的子集构成漏极选择栅极电极。位于漏极选择栅极电极下方的导电层(146,246)的子集可以用作位于同一层级处的控制栅极和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。
存储器堆叠结构55中的每个存储器堆叠结构包括位于导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的通孔互连区400中的半导体器件可包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件位于半导体衬底层909上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。
参见图14A至14C所示，背侧沟槽填充结构76可形成在每个背侧沟槽79内。每个背侧沟槽填充结构76可以由至少一种介电填充材料诸如氧化硅、氮化硅和/或介电金属氧化物材料组成。另选地，背侧沟槽填充结构76可包括横向绝缘的源极接触通孔结构，该横向绝缘的源极接触通孔结构包括接触源极半导体层10的导电通孔结构和横向围绕导电通孔结构的介电间隔物。
参见图15A和图15B，可以在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282包括介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构88的开口，并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构86的开口。执行各向异性蚀刻工艺以转移光致抗蚀剂层中的图案使其穿过第二接触层级介电层和第一接触层级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一阶梯式介电材料部分和第二阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。
漏极接触通孔结构88可以形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。阶梯区接触通孔结构86可以形成在阶梯区接触通孔腔体中以及在导电层(146,246)中的相应一个的顶表面上。楼梯区接触通孔结构86可包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二层导电层246的子集。此外，楼梯区接触通孔结构86可包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。
参见图16，可以穿过第二接触层级介电层和第一接触层级介电层(282,280)、第二阶梯式介电材料部分和第一阶梯式介电材料部分(265,165)以及源极侧介电材料层910到达通孔互连区400中的半导体衬底层909的顶表面来形成直通存储器层级通孔腔体。至少一种导电材料可以沉积在直通存储器层级通孔腔体中。可以从包括第二接触层级介电层282的顶表面的水平平面上方移除至少一种导电材料的多余部分。直通存储器层级通孔腔体中的至少一种导电材料的每个剩余部分构成第一直通存储器层级通孔结构488或第二直通存储器层级通孔结构588。第一直通存储器层级通孔结构488可以穿过后向阶梯式介电材料部分(165,265)和源极侧介电材料层910形成在通孔互连区域400中，并且不需要在其周围形成绝缘间隔物。第二直通存储器层级通孔结构588可以穿过绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146)，(232,246)}形成在存储器阵列区100中。绝缘间隔物586可以形成在存储器阵列区100中的每个直通存储器层级通孔腔体的周边处，使得第二直通存储器层级通孔结构588与交替堆叠{(132,146)，(232,246)}电隔离。
可以在接触层级介电层(280,282)上方形成至少一个附加介电层，并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，该至少一个附加介电层可包括在接触层级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可包括接触漏极接触通孔结构88中的相应一个的位线98，以及接触和/或电连接到阶梯区接触通孔结构86和/或直通存储器层级通孔结构488中的至少一者的互连线结构96。
在一个实施方案中，三维存储器器件可包括单体三维NAND存储器器件，导电条带(146,246)包括或电连接到单体三维NAND存储器器件的相应字线，衬底908包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，并且单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。硅衬底可包含包括用于位于其上的存储器器件的驱动器电路的集成电路，导电条带包括(146,246)多个控制栅极电极，该多个控制栅极电极具有基本上平行于衬底908的顶表面延伸的条带形状，该多个控制栅极电极至少包括位于第一器件层级中的第一控制栅极电极和位于第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60，其中该多个半导体沟道60中的每个半导体沟道的至少一个端部部分基本上垂直于衬底908的顶表面延伸，并且该多个半导体沟道中的一个半导体沟道包括竖直半导体沟道60。单体三维NAND串阵列包括多个电荷存储元件(其包括存储器膜50的部分)，每个电荷存储元件定位成与该多个半导体沟道60中的相应一个相邻。
参见图17，互连层级介电材料层960可以沉积在线层级介电层290上方。各种附加的存储器管芯金属互连结构980可以形成在互连层级介电材料层960中。一般来讲，在适当移位金属互连层级的情况下，各种金属互连结构(88,86,98,96,980)可以形成在第一接触层级介电层280、第二接触层级介电层282、线层级介电层290和互连层级介电材料层960的组合中。互连层级介电材料层960的厚度可以在300nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。
垫腔体可以形成在附加的存储器管芯金属互连结构980的部件上，使得存储器管芯金属互连结构980中的相应一个在每个垫腔体的底部处暴露。在一个实施方案中，垫腔体可被布置成一维阵列或二维阵列，并且可具有相应的多边形、圆形、椭圆形或大致曲线形状。
导电材料可以沉积在垫腔体中以形成各种存储器管芯接合垫。示例性结构包括存储器管芯，该存储器管芯也被称为第一存储器管芯900A。第一存储器管芯900A的存储器管芯接合垫在本文中被称为第一存储器管芯接合垫988。第一存储器侧接合垫988可以是提供与另一个半导体管芯上的配合接合垫的金属到金属接合的金属接合垫。在一个实施方案中，第一存储器侧接合垫988可以是用于提供铜到铜接合的铜垫。
一般来讲，第一存储器管芯900A包括延伸穿过第一绝缘层(132,232)和第一导电层(146,246)的第一交替堆叠的第一存储器堆叠结构的阵列、接触第一存储器堆叠结构中的每个第一竖直半导体沟道60的端部部分的第一漏极区63，以及电连接到第一漏极区63的相应子集的第一位线98。第一层绝缘层(132,232)可包括第一存储器管芯900A内的所有第一层绝缘层132和第二层绝缘层232。第一层导电层(146,246)可包括所有第一层导电层146和第二层导电层246。
第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588可以在形成线层级介电层290之前或之后以及/或者在互连层级介电材料层960内形成任何数量的子层之后形成。在一些实施方案中，至少一个居间第一存储器管芯金属互连结构980可以设置在第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588中的每一者或任一者与第一存储器管芯900A的与其电接触的第一存储器管芯接合垫988之间。在一些其他实施方案中，第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588可以与第一存储器管芯900A的第一存储器管芯接合垫988中的相应一个直接接触。
第一存储器管芯900A的第一存储器管芯接合垫988可包括各种类型的接合垫，这些各种类型的接合垫用于在第一存储器管芯900A与随后将接合到第一存储器管芯900A的支撑管芯之间提供不同类型的导电路径。具体地，第一存储器管芯接合垫988可包括第一类型的第一存储器管芯接合垫988A，该第一类型的第一存储器管芯接合垫被配置为在第一存储器管芯900A与随后将接合到第一存储器管芯900A的支撑管芯之间提供第一类型的导电路径。第一类型的第一存储器管芯接合垫988A可形成在第一存储器管芯900A的第一侧中或该第一侧上。第一存储器管芯900A的第一侧可以是包括第一存储器管芯900A的存储器管芯金属互连结构980的物理地暴露的平面表面的一侧。第一存储器管芯900A的存储器管芯金属互连结构980在本文中被称为第一存储器管芯金属互连结构980。第一类型的第一存储器管芯接合垫988A中的每个接合垫可以电连接到并直接接触嵌入在第一存储器管芯900A中的第一存储器管芯金属互连结构980的相应子集。
第一类型的第一存储器管芯接合垫988A的第一子集可以是位线连接接合垫，这些位线连接接合垫电连接到第一存储器管芯金属互连结构980的相应子集并且连接到第一存储器管芯900A中的第一位线98中的相应一个。第一类型的第一存储器管芯接合垫988A的第二子集可以是字线连接接合垫，这些字线连接接合垫电连接到第一存储器管芯金属互连结构980的相应子集并且连接到第一存储器管芯900A中的字线(包括导电层(146,246)中的相应一个。第一类型的第一存储器管芯接合垫988A的第三子集可以是源极线连接接合垫，该源极线连接接合垫电连接到第一存储器管芯金属互连结构980的相应子集并且连接到第一存储器管芯900A中的源极区中的相应一个。
第一存储器管芯接合垫988可包括第二类型的第一存储器管芯接合垫988B，该第二类型的第一存储器管芯接合垫被配置为在随后将接合到第一存储器管芯900A的第一侧的支撑管芯与随后将接合第一存储器管芯900A的第二侧的第二存储器管芯之间提供第二类型的导电路径，第二侧是第一侧的相对侧。第二类型的第一存储器管芯接合垫988B可以形成在第一存储器管芯900A的与第一类型的第一存储器管芯接合垫988A相邻的第一侧中或该第一侧上。第二类型的第一存储器管芯接合垫988B中的每个接合垫可以与形成在第一存储器管芯900A中的第一存储器管芯金属互连结构980电隔离。
第一存储器管芯接合垫988可包括第三类型的第一存储器管芯接合垫988C，该第三类型的第一存储器管芯接合垫被配置为在随后将接合到第一存储器管芯900A的第一侧的支撑管芯与随后将在将第二存储器管芯接合到第一存储器管芯900A的第二侧之后形成的外部接合垫之间提供第三类型的导电路径。第三类型的第一存储器管芯接合垫988C可以形成在第一存储器管芯900A的与第一类型的第一存储器管芯接合垫988A相邻的第一侧中或该第一侧上。第三类型的第一存储器管芯接合垫988C中的每个接合垫可以与形成在第一存储器管芯900A中的第一存储器管芯金属互连结构980电隔离。
一般来讲，直通管芯连接结构(488或588、可选地96、可选地980)设置在第一存储器管芯900A内。直通管芯连接结构(488或588、可选地96、可选地980)中的每个直通管芯连接结构接触第二类型的第一存储器管芯接合垫988B和第三类型的第一存储器管芯接合垫988C中的相应一者的平面表面。直通管芯连接结构(488或588、可选地96、可选地980)中的每个直通管芯连接结构可竖直地延伸穿过第一存储器管芯900A的互连层级介电材料层960，穿过交替堆叠{(132,146)，(232,246)}和/或第一存储器管芯900A的后向阶梯式介电材料部分(165,265)，并且至少部分地穿过第一存储器管芯900A的源极侧介电材料层910。一般来讲，每个直通管芯连接结构(488或588、可选地96、可选地980)中的每个直通管芯连接结构延伸穿过第一存储器管芯900A，并且包括至少一个导电通孔结构，诸如第一直通存储器层级通孔结构488。
在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构可以由第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588中的相应一个(其直接接触第一存储器管芯900A的第二类型的第一存储器管芯接合垫988中的相应一个)组成。在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构可包括第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588中的相应一个(其电连接到第一存储器管芯900A的第二类型的第一存储器管芯接合垫988中的相应一个)，并且另外包括形成在第一存储器管芯900A中的第一存储器管芯金属互连结构980的相应子集，并且直接接触第二类型的第一存储器管芯接合垫988中的相应一个。每个直通管芯连接结构(488或588、可选地96、可选地980)可以直接接触第一存储器管芯900A中的第二类型的第一存储器管芯接合垫988中的相应一个。
在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构包括直通存储器层级通孔结构(诸如，第二直通存储器层级通孔结构588)，该直通存储器层级通孔结构作为具有从其底表面到其顶表面的直侧壁的单个结构延伸穿过第一存储器管芯900A的第一交替堆叠{(132,146)，(232,246)}内的每个第一导电层(146,246)。
可通过执行用于形成第一存储器管芯900A的处理步骤并且对存储器管芯金属互连结构980和直通管芯连接结构(488或588、可选地96、可选地980)的图案进行适当修改来提供第二存储器管芯(未示出)。第二存储器管芯包括延伸穿过第二绝缘层(132,232)和第二导电层(146,246)的第二交替堆叠的第二存储器堆叠结构55的阵列、接触第二存储器堆叠结构55中的每个第二竖直半导体沟道60的端部部分的第二漏极区63，以及电连接到第二漏极区63的相应子集的第二位线98。
参见图18，示出了支撑管芯700，该支撑管芯包括外围电路710，该外围电路被配置为操作第一存储器管芯900A和第二存储器管芯。支撑管芯700可包括支撑管芯衬底702，该支撑管芯衬底可为半导体衬底。外围电路710可包括互补金属氧化物半导体(CMOS)器件，该CMOS器件通过形成在支撑管芯衬底702的上部部分中的浅沟槽隔离结构720彼此电隔离并且通过支撑管芯金属互连结构780彼此互连。支撑管芯金属互连结构780可形成在支撑管芯介电材料层760中。支撑管芯介电材料层760可包括例如介电扩散阻挡衬垫762、横向围绕外围电路710的CMOS器件的平面化介电层764、介电帽盖层766和互连层级介电材料层768，该互连层级介电材料层嵌入支撑管芯金属互连结构780的线层级结构和通孔层级结构。CMOS器件可包括形成在支撑管芯衬底702中的栅极结构750和源极区/漏极区。如本文所用，源极区/漏极区统称为源极区和漏极区。CMOS器件可通过浅沟槽隔离结构720彼此电隔离。
外围电路710可被配置为操作第一存储器管芯900A中的第一存储器堆叠结构55的阵列和第二存储器管芯中的第二存储器堆叠结构的阵列。外围电路710包括多个感测放大器。该多个感测放大器中的每个感测放大器包括连接到相应第一开关晶体管并且连接到相应第二开关晶体管的输入节点，该相应第一开关晶体管被配置为在将支撑管芯700与第一存储器管芯900A接合时与第一存储器管芯900A中的第一位线98中的相应一个连接，该相应第二开关晶体管被配置为在将第二存储器管芯接合到第一存储器管芯900A时与第二存储器管芯中的第二位线98中的相应的一个连接。
在一个实施方案中，第一开关晶体管和第二开关晶体管位于支撑管芯700的支撑管芯衬底702上。每个感测放大器的输入节点可以连接到相应第一开关晶体管的第一源极/漏极节点，并且连接到相应第二开关晶体管的第一源极/漏极节点。外围电路710可被配置为：在第一开关晶体管和第二开关晶体管将从第一存储器管芯900A中的一组第一位线98和第二存储器管芯中的一组第二位线中选择的仅一组位线电连接到多个感测放大器时，执行编程操作、感测操作和擦除操作。
垫腔体形成在支撑管芯金属互连结构780的部件上，使得支撑管芯金属互连结构780中的相应一个在每个垫腔体的底部处暴露。在一个实施方案中，垫腔体可被布置成一维阵列或二维阵列，并且可具有相应的多边形、圆形、椭圆形或大致曲线形状。导电材料可以沉积在垫腔体中以形成在支撑管芯介电材料层760中形成的各种接合垫，该各种接合垫在本文中被称为支撑管芯接合垫788。支撑管芯接合垫788可以是提供与另一个半导体管芯上的配合接合垫的金属到金属接合的金属接合垫。在一个实施方案中，支撑管芯接合垫788可以是用于提供铜到铜接合的铜垫。
支撑管芯接合垫788可包括第一类型的支撑管芯接合垫788A、第二类型的支撑管芯接合垫788B和第三类型的支撑管芯接合垫788C，该第一类型的支撑管芯接合垫被配置为与第一存储器管芯900A的第一类型的第一存储器管芯接合垫988A配合，该第二类型的支撑管芯接合垫被配置为与第一存储器管芯900A的第二类型的第一存储器管芯接合垫988B配合，该第三类型的支撑管芯接合垫被配置为与第一存储器管芯900A的第三类型的第一存储器管芯接合垫988C配合。
参见图19，第一存储器管芯900A可接合到支撑管芯700。支撑管芯介电材料层760的物理地暴露的平坦表面可以面向第一存储器管芯900A的互连层级介电材料层960的物理地暴露的平坦表面。支撑管芯700的第一类型的支撑管芯接合垫788A可以接合到第一存储器管芯900A的第一类型的第一存储器管芯接合垫988A，支撑管芯700的第二类型的支撑管芯接合垫788B可以接合到第一存储器管芯900A的第二类型的第一存储器管芯接合垫988B，并且支撑管芯700的第三类型的支撑管芯接合垫788C可以接合到第一存储器管芯900A的第三类型的第一存储器管芯接合垫988C。
参见图20，第一存储器管芯900A的半导体衬底层909可通过磨削、化学蚀刻、化学机械抛光和/或干法蚀刻工艺移除。在一个实施方案中，对半导体衬底层909的移除可对于源极侧介电材料层910具有选择性。在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构的水平表面可在移除半导体衬底层909时物理地暴露。在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构可位于源极侧介电材料层910的物理地暴露的水平表面下方，并且源极侧介电材料层910的至少一部分可竖直地凹陷以物理地暴露直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构的表面。
参见图21，接合垫可形成在直通管芯连接结构(488或588、可选地96、可选地980)中的每个直通管芯连接结构上。源极侧介电材料层910和/或直通管芯连接结构(488或588、可选地96、可选地980)的部分可以可选地凹陷。可以将接合垫材料诸如铜沉积并图案化为离散材料部分以形成接合垫，该接合垫在本文中被称为第一存储器管芯背侧接合垫688。第一存储器管芯背侧接合垫688可以被配置为与将设置在第二存储器管芯上的第二存储器管芯接合垫配合。第一存储器管芯背侧接合垫688可包括电连接到第二类型的第一存储器管芯接合垫988B中的相应一个的内部连接背侧接合垫688B或第一类型的背侧接合垫。此外，第一存储器管芯背侧接合垫688可包括电连接到第三类型的第一存储器管芯接合垫988C中的相应一个的外部连接背侧接合垫688C或第二类型的背侧接合垫。第一存储器管芯背侧接合垫688的配合表面可以与源极侧介电材料层910的物理地暴露的水平表面齐平，或者可以在源极侧介电材料层910的物理地暴露的水平表面上方突出。
参见图22，第二存储器管芯900B可接合到第一存储器管芯900A。可通过执行用于形成第一存储器管芯900A的处理步骤并且对存储器管芯金属互连结构980和直通管芯连接结构(488或588、可选地96、可选地980)的图案进行适当修改来提供第二存储器管芯900B。第二存储器管芯包括延伸穿过第二绝缘层(132,232)和第二导电层(146,246)的第二交替堆叠的第二存储器堆叠结构55的阵列、接触第二存储器堆叠结构55中的每个第二竖直半导体沟道60的端部部分的第二漏极区63，以及电连接到第二漏极区63的相应子集的第二位线98。第二存储器管芯900B的存储器管芯接合垫在本文中被称为第二存储器管芯接合垫888。
第二存储器管芯金属互连结构980可以设置在第二存储器管芯900B中的第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588中的每一者或任一者与第二存储器管芯900B的与其电接触的第二存储器管芯接合垫888之间。在一些其他实施方案中，第二存储器管芯900B中的第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588可以与第二存储器管芯900B的第二存储器管芯接合垫888中的相应一个直接接触。
第二存储器管芯900B的第二存储器管芯接合垫888可包括各种类型的接合垫，这些各种类型的接合垫用于在第二存储器管芯900B与第一存储器管芯900A之间提供不同类型的导电路径。具体地，第二存储器管芯接合垫888可包括被配置为在支撑管芯700与第二存储器管芯900B之间提供第二类型的导电路径的内部连接第二存储器管芯接合垫888B(其也被称为第一类型的第二存储器管芯接合垫)。内部连接第二存储器管芯接合垫888B可以形成在包括第二存储器管芯金属互连结构980的第一存储器管芯900A的第一侧中或该第一侧上。内部连接第二存储器管芯接合垫888B中的每个接合垫可以电连接到并直接接触形成在第二存储器管芯900A中的第二存储器管芯金属互连结构980的相应子集。
第二存储器管芯接合垫888可包括外部连接第二存储器管芯接合垫888C，该外部连接第二存储器管芯接合垫被配置为在支撑管芯700与随后将在接合第二存储器管芯900B之后形成的外部接合垫之间提供第三类型的导电路径。外部连接第二存储器管芯接合垫888C可以形成在第二存储器管芯900B的与内部连接第二存储器管芯接合垫988B相邻的第一侧中或该第一侧上。外部连接第二存储器管芯接合垫888C中的每个接合垫可以与形成在第二存储器管芯900B中的第二存储器管芯金属互连结构980电隔离。
一般来讲，直通管芯连接结构(488或588、可选地96、可选地980)设置在第二存储器管芯900B内。直通管芯连接结构(488或588、可选地96、可选地980)中的每个直通管芯连接结构接触外部连接第二存储器管芯接合垫888C中的相应一个的平坦表面。直通管芯连接结构(488或588、可选地96、可选地980)中的每个直通管芯连接结构可竖直地延伸穿过第二存储器管芯900B的互连层级介电材料层960，穿过交替堆叠{(132,146)，(232,246)}和/或第二存储器管芯900B的后向阶梯式介电材料部分(165,265)，并且至少部分地穿过第二存储器管芯900B的源极侧介电材料层910。一般来讲，第二存储器管芯900B中的直通管芯连接结构(488或588、可选地96、可选地980)中的每个直通管芯连接结构延伸穿过第二存储器管芯900B，并且包括至少一个导电通孔结构，诸如第一直通存储器层级通孔结构488。
在一个实施方案中，第二存储器管芯900B中的直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构可以由第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588中的相应一个(其直接接触第二存储器管芯900B的第二类型的第一存储器管芯接合垫988中的相应一个)组成。在一个实施方案中，第二存储器管芯900B中的直通管芯连接结构(488或588、可选地96、可选地980)中的一个、一些或全部直通管芯连接结构可包括第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588中的相应一个(其电连接到第二存储器管芯900B的第二类型的第一存储器管芯接合垫988中的相应一个)，并且另外包括形成在第二存储器管芯900B中的第一存储器管芯金属互连结构980的相应子集，并且直接接触第二类型的第一存储器管芯接合垫988中的相应一个。每个直通管芯连接结构(488或588、可选地96、可选地980)可以直接接触第二存储器管芯900B中的第二类型的第一存储器管芯接合垫988中的相应一个。
在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构包括直通存储器层级通孔结构(诸如，第二直通存储器层级通孔结构588)，该直通存储器层级通孔结构作为具有从其底表面到其顶表面的直侧壁的单个结构延伸穿过第二存储器管芯900B的第一交替堆叠{(132,146)，(232,246)}内的每个第一导电层(146,246)。
第二存储器管芯900B可在与第一存储器管芯900A接合之前设置有半导体衬底层909。在将第二存储器管芯900B接合到第一存储器管芯900A之后，可以通过磨削、化学蚀刻、化学机械抛光和/或干法蚀刻工艺移除半导体衬底层909。在一个实施方案中，对半导体衬底层909的移除可对于第二存储器管芯900B的源极侧介电材料层910具有选择性。在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构的水平表面可在移除第二存储器管芯900B的半导体衬底层909时物理地暴露。在一个实施方案中，第二存储器管芯900B的直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构可位于第二存储器管芯900B的源极侧介电材料层910的物理地暴露的水平表面下方，并且源极侧介电材料层910的至少一部分可竖直地凹陷以物理地暴露第二存储器管芯900B的直通管芯连接结构(488或588、可选地96、可选地980)中的至少一个直通管芯连接结构的表面。
参见图23，外部接合垫1088可以形成在第二存储器管芯900B的背侧上。外部接合垫1088可包括通常称为凸点下金属层(UBM)材料堆叠的材料堆叠，焊球1018可随后附接在该材料堆叠上。接合线1019可附接到焊球1018中的每个焊球。在外围电路的输入节点或输出节点与外部接合垫1088中的相应一个之间提供导电路径。
图24A和图24B示意性地示出了到和来自图23的示例性接合组件中的支撑管芯700、第一存储器管芯900A和第二存储器管芯900B的电连接。外围电路710可包括感测放大器712和电子拨动开关714的多个组合716，该电子拨动开关提供外围电路710与一组位线98之间的连接，该组位线是从位于第一存储器管芯900A内的第一位线98和位于第二存储器管芯900B内的第二位线98中选择的。每个电子拨动开关714包括第一开关晶体管SW1和第二开关晶体管SW2。
共同参见所有附图并且根据本公开的各种实施方案，提供了接合组件，该接合组件包括：第一存储器管芯900A，该第一存储器管芯包括延伸穿过第一绝缘层(132,232)和第一导电层(146,246)的第一交替堆叠的第一存储器堆叠结构55的阵列、接触第一存储器堆叠结构55中的每个第一竖直半导体沟道60的端部部分的第一漏极区63，以及电连接到第一漏极区63的相应子集的第一位线98；第二存储器管芯900B，该第二存储器管芯包括延伸穿过第二绝缘层(132,232)和第二导电层(146,246)的第二交替堆叠的第二存储器堆叠结构55的阵列、接触第二存储器堆叠结构55中的每个第二竖直半导体沟道60的端部部分的第二漏极区63，以及电连接到第二漏极区63的相应子集的第二位线98；和支撑管芯700，该支撑管芯包括用于操作第一存储器堆叠结构55的阵列和第二存储器堆叠结构55的阵列的外围电路710，其中外围电路710包括多个感测放大器，其中该多个感测放大器中的每个感测放大器包括连接到相应第一开关晶体管SW1并且连接到相应第二开关晶体管SW2的输入节点，该相应第一开关晶体管被配置为与第一存储器管芯900A中的第一位线98中的相应一个连接，该相应第二开关晶体管被配置为与第二存储器管芯900B中的第二位线98中的相应一个连接，其中第一存储器管芯900A接合到支撑管芯700，并且第二存储器管芯900B接合到第一存储器管芯900A。
在一个实施方案中，第一开关晶体管SW1和第二开关晶体管SW2位于支撑管芯700的支撑管芯衬底702上。在一个实施方案中，每个感测放大器712的输入节点可以连接到相应第一开关晶体管SW1的第一源极/漏极节点，并且连接到相应第二开关晶体管SW2的第一源极/漏极节点。
在一个实施方案中，相应第一开关晶体管SW1的第二源极/漏极节点通过第一导电路径(780,788A,988A,980)连接到第一存储器管芯900A中的第一位线98中的相应一个；并且相应第二开关晶体管SW2的第二源极/漏极节点通过第二导电路径(780、788B、988B、980、488或588、可选地96、可选地980、688B、888B、980)连接到第二存储器管芯900B中的第二位线98中的相应一个。
在一个实施方案中，第一导电路径(780,788A,988A,980)包括：支撑管芯金属互连结构780的第一子集，该支撑管芯金属互连结构的第一子集形成在支撑管芯700中；第一支撑管芯接合垫(即，第一类型的支撑管芯接合垫788A)，该第一支撑管芯接合垫连接到支撑管芯金属互连结构780的第一子集；第一存储器管芯接合垫(即，第一类型的第一存储器管芯接合垫988A)，该第一存储器管芯接合垫位于第一存储器管芯900A中或该第一存储器管芯上并且接合到第一支撑管芯接合垫；以及第一存储器管芯金属互连结构980的子集，该第一存储器管芯金属互连结构的子集形成在第一存储器管芯900A中并且接触第一位线98中的相应一个。
在一个实施方案中，第二导电路径(780,788B,988B,980,96,98,488,588,688B,888B,980)包括：支撑管芯金属互连结构780的第二子集，该支撑管芯金属互连结构的第二子集形成在支撑管芯700中；第二支撑管芯接合垫(即，第二类型的支撑管芯接合垫788B)，该第二支撑管芯接合垫连接到金属互连结构780的第二子集；附加的第一存储器管芯接合垫(即，第二类型的第一存储器管芯接合垫988B)，该附加的第一存储器管芯接合垫位于第一存储器管芯900A中或该第一存储器管芯上并且接合到第二支撑管芯接合垫；直通管芯连接结构(488或588、可选地96、可选地980)，该直通管芯连接结构接触第二存储器管芯接合垫，延伸穿过第一存储器管芯900A，并且包括至少一个导电通孔结构(488或588)；第一存储器管芯背侧接合垫(即，内部连接背侧接合垫688B)，该第一存储器管芯背侧接合垫位于第一存储器管芯900A中或该第一存储器管芯上并且接触直通管芯连接结构(488或588、可选地96、可选地980)；第二存储器管芯接合垫(即，内部连接第二存储器管芯接合垫888B)，该第二存储器管芯接合垫位于第二存储器管芯900B中或该第二存储器管芯上并且接合到第一存储器管芯背侧接合垫；以及第二存储器管芯金属互连结构980的子集，该第二存储器管芯金属互连结构的子集形成在第二存储器管芯900B中并且接触第二位线98中的相应一个。
在一个实施方案中，直通管芯连接结构(488或588、可选地96、可选地980)中的该至少一个导电通孔结构(488或588)包括直通存储器层级通孔结构588，该直通存储器层级通孔结构作为具有从底表面到顶表面的直侧壁的单个结构延伸穿过第一交替堆叠{(132,146)，(232,246)}内的每个第一导电层(146,246)。
在一个实施方案中，接合组件包括：外部接合垫1088，该外部接合垫位于第二存储器管芯900B的背侧上；以及导电路径(780,788C,988C,488,588,980,96,688C,888C)，该导电路径位于外围电路710的输入节点或输出节点与外部接合垫1088之间，其中导电路径(780,788C,988C,488,588,980,96,688C,888C)延伸穿过第一存储器管芯900A和第二存储器管芯900B。
在一个实施方案中，外围电路710与外部接合垫1088之间的导电路径(780,788C,988C,488,588,980,96,688C,888C)包括：支撑管芯金属互连结构780的子集，该支撑管芯金属互连结构的子集形成在支撑管芯700中；支撑管芯接合垫(即，第三类型的支撑管芯接合垫788C)，该支撑管芯接合垫连接到支撑管芯金属互连结构780的子集；第一存储器管芯接合垫(即，第三类型的第一存储器管芯接合垫988C)，该第一存储器管芯接合垫位于第一存储器管芯900A中或该第一存储器管芯上并且接合到支撑管芯接合垫；第一直通管芯连接结构(488或588、可选地96、可选地980)，该第一通管芯连接结构接触第一存储器管芯接合垫，延伸穿过第一存储器管芯900A，并且包括至少一个第一导电通孔结构(488或588、可选地980)；第一存储器管芯背侧接合垫(即，外部连接背侧接合垫688C)，该第一存储器管芯背侧接合垫位于第一存储器管芯900A中或该第一存储器管芯上并且接触第一直通管芯连接结构(488或588、可选地96、可选地980)；第二存储器管芯接合垫(即，外部连接第二存储器管芯接合垫888C)，该第二存储器管芯接合垫位于第二存储器管芯900B中或该第二存储器管芯上并且接合到第一存储器管芯背侧接合垫；以及第二直通管芯连接结构(488或588、可选地96、可选地980)，该第二直通管芯连接结构接触第二存储器管芯接合垫，延伸穿过第二存储器管芯900B，并且包括至少一个第二导电通孔结构(488或588、可选地980)，并且接触外部接合垫1088。
在一个实施方案中，第一存储器堆叠结构55的阵列包括第一存储器堆叠结构55的二维阵列，其中第一存储器堆叠结构55中的每个第一存储器堆叠结构包括位于第一导电层(146,246)的每个层级处的相应第一竖直半导体沟道60和第一存储器元件(诸如电荷存储层54的部分)的相应第一竖直堆叠；并且第二存储器堆叠结构55的阵列包括第二存储器堆叠结构55的二维阵列，其中第二存储器堆叠结构55中的每个第二存储器堆叠结构包括位于第二导电层(146,246)的每个层级处的相应第二竖直半导体沟道60和第一存储器元件(诸如，电荷存储层54的部分)的相应第二竖直堆叠。
在一个实施方案中，相应第一开关晶体管SW1和相应第二开关晶体管SW2被配置为使得相应第一开关晶体管SW1和相应第二开关晶体管SW2中的仅一者在相应感测放大器712的操作期间接通，相应第一开关晶体管SW1和相应第二开关晶体管SW2连接到该相应感测放大器。
在一个实施方案中，第一开关晶体管SW1和第二开关晶体管SW2被配置为在多个感测放大器712的操作期间将从第一存储器管芯900A中的一组第一位线98和一组第二位线98中选择的仅一组位线98电连接到多个感测放大器712。
外围电路710可被配置为：在第一开关晶体管SW1和第二开关晶体管SW2将从第一存储器管芯900A中的一组第一位线98和一组第二位线98中选择的仅一组位线98电连接到多个感测放大器712时，执行编程操作、感测操作和擦除操作。
在一个实施方案中，本公开的接合组件可通过以下项进行操作：接通从第一组第一开关晶体管SW1和第二组第二开关晶体管SW2中选择的一组晶体管开关，其中从第一存储器管芯900A中的一组第一位线98和第二存储器管芯900B中的一组第二位线98中选择的一组位线98电连接到多个感测放大器712；以及执行从对由所选择的一组位线98访问的存储器元件的编程操作、感测操作和擦除操作中选择的操作。
图25是根据本公开的实施方案的擦除操作期间的示意性偏置方案。在擦除操作期间，可通过接通感测放大器712和电子拨动开关714的每个组合716内的所选择的存储器管芯的开关晶体管来从第一存储器管芯900A和第二存储器管芯900B中选择一个存储器管芯(例如，所选择的存储器管芯上的存储器平面)。另一个存储器管芯保持未被选择(例如，未被选择的存储器管芯上的存储器平面保持未被选择)。在所选择的存储器管芯内(例如，在所选择的存储器管芯上的所选择的存储器平面内)，可以选择一个块用于擦除操作。可将擦除电压V_erase施加到所选存储器管芯的位线98。未被选择的管芯的位线可以是电浮动的。虽然将选择栅极电极关断电压Vcc施加到未被选择的块的选择栅极电极，以防止电流流过所选择的存储器管芯的未被选择的块的半导体沟道，但是所选择的块的选择栅极电极可以是电浮动的。选择栅极电极可包括源极侧选择栅极电极(标记为多SGS)和漏极侧选择栅极电极(标记为多SGD)。用于所选择的块的字线(标记为WL、WLDD和WLDS)可以在隔离电压Viso下电偏置，以提供对所选择的块的擦除操作。用于未被选择块的字线可以是电浮动的。用于所选择的存储器管芯的源极线(标记为CELSRC)可在擦除电压V_erase下偏置。用于未被选择的存储器管芯的源极线可以是电浮动的。
图26是根据本公开的实施方案的读取(感测)操作期间的示意性偏置方案。在读取(感测)操作期间，可通过接通感测放大器712和电子拨动开关714的每个组合716内的所选择的存储器管芯的开关晶体管来从第一存储器管芯900A和第二存储器管芯900B中选择一个存储器管芯(例如，所选择的存储器管芯上的存储器平面)。在所选择的存储器管芯(例如，所选择的存储器管芯上的一个存储器平面)内，可以选择一个块用于读取操作。可以将位线读取电压(Vbl+Vsrc)施加到所选择的存储器管芯的位线98。位线读取电压(Vbl+Vsrc)可高于源极电压Vsrc。未被选择的管芯的位线可以是电浮动的。所选择的存储器管芯的选择栅极电极可处于源极电压Vsrc，而未被选择的存储器管芯的选择栅极电极是电浮动的。选择栅极电极可包括源极侧选择栅极电极(标记为多SGS)和漏极侧选择栅极电极(标记为多SGD)。用于所选择的块的字线(标记为WL、WLDD和WLDS)可以在读取电压Vread下电偏置，以提供对所选择的块的读取操作。用于未被选择块的字线可以是电浮动的。用于所选择的存储器管芯的源极线(标记为CELSRC)可以源极电压Vsrc下偏置。用于未被选择的存储器管芯的源极线可以是电浮动的。
图27是根据本公开的实施方案的编程操作期间的示意性偏置方案。在编程操作期间，可通过接通感测放大器712和电子拨动开关714的每个组合716内的所选择的存储器管芯的开关晶体管来在第一存储器管芯900A与第二存储器管芯900B之间选择一个存储器管芯(例如，所选择的存储器管芯上的存储器平面)。在所选择的存储器管芯(例如，所选择的存储器管芯上的所选择的存储器平面)内，可以选择一个块用于编程操作。连接到所选择的块的位线可以通过施加位线禁止电压(其可以与电源电压Vdd相同)而被单独地禁止，或者可以通过施加位线编程电压(其可以是0V)而被单独地激活以用于编程。未被选择的管芯的位线可以是电浮动的。选择栅极电极可被电接地(即，施加0V的偏置电压)。选择栅极电极可包括源极侧选择栅极电极(标记为多SGS)和漏极侧选择栅极电极(标记为多SGD)。从用于所选择的块的字线(标记为WL、WLDD和WLDS)中选择的所选择的字线可在合适的电压下电偏置，这取决于将编码到所选择的存储器元件中的数据位。未从用于所选择的块的字线中选择的未被选择的字线可以在传递栅极电压Vpass下电偏置，以提供流过竖直半导体沟道60的相应层级的电流。用于未被选择块的字线可以是电浮动的。用于所选择的存储器管芯的源极线(标记为CELSRC)可以在电源电压Vdd下偏置。用于未被选择的存储器管芯的源极线可以是电浮动的。
本公开的各种实施方案使得能够在接合到同一支撑管芯700的两个存储器管芯(900A,900B)之间共享感测放大器712。感测放大器712和电子拨动开关714的多个组合716提供外围电路710与一组位线98之间的可切换连接，该组位线是从位于第一存储器管芯900A内的第一位线98和位于第二存储器管芯900B内的第二位线98中选择的。本公开的接合组件提供了对支撑管芯700的外围电路710的有效使用。此外，使用直通管芯连接结构(488或588、可选地96、可选地980)允许用最少数量的附加处理步骤将第一存储器管芯900A顺序接合到支撑管芯700并且将第二存储器管芯900B顺序接合到第一存储器管芯900A。通过在接合到同一支撑管芯700的多个存储器管芯(例如，两个存储器管芯(900A,900B)之间共享感测放大器712，可以省略感测放大器所需的高度的一半。在各种实施方案中，仅将一组感测放大器和数据锁存器用于两个存储器管芯。这可使得显著节省面积。此外，驱动感测放大器和位线的共享电路块的面积可以减小至少一半。此外，可减小信号以实现更强的功率信号，这可使得总体接合组件性能改善。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种接合组件，所述接合组件包括：
第一存储器管芯，所述第一存储器管芯包括：
第一存储器堆叠结构的阵列，所述第一存储器堆叠结构的所述阵列延伸穿过第一绝缘层和第一导电层的第一交替堆叠；
第一漏极区，所述第一漏极区接触所述第一存储器堆叠结构中的每个第一竖直半导体沟道的端部部分；和
第一位线，所述第一位线电连接到所述第一漏极区的相应子集；
第二存储器管芯，所述第二存储器管芯接合到所述第一存储器管芯，所述第二存储器管芯包括：
第二存储器堆叠结构的阵列，所述第二存储器堆叠结构的所述阵列延伸穿过第二绝缘层和第二导电层的第二交替堆叠；
第二漏极区，所述第二漏极区接触所述第二存储器堆叠结构中的每个第二竖直半导体沟道的端部部分；和
第二位线，所述第二位线电连接到所述第二漏极区的相应子集；和
支撑管芯，所述支撑管芯接合到所述第一存储器管芯，所述支撑管芯包括：
外围电路，所述外围电路用于操作所述第一存储器堆叠结构的所述阵列和所述第二存储器堆叠结构的所述阵列，其中所述外围电路包括多个感测放大器，其中所述多个感测放大器中的每个感测放大器包括连接到相应第一开关晶体管并且连接到相应第二开关晶体管的输入节点，所述相应第一开关晶体管被配置为与所述第一存储器管芯中的所述第一位线中的相应一个连接，所述相应第二开关晶体管被配置为与所述第二存储器管芯中的所述第二位线中的相应一个连接。
2.根据权利要求1所述的接合组件，其中所述第一开关晶体管和所述第二开关晶体管位于所述支撑管芯的支撑管芯衬底上。
3.根据权利要求2所述的接合组件，其中每个感测放大器的所述输入节点连接到所述相应第一开关晶体管的第一源极/漏极节点，并且连接到所述相应第二开关晶体管的第一源极/漏极节点。
4.根据权利要求3所述的接合组件，其中：
所述相应第一开关晶体管的第二源极/漏极节点通过第一导电路径连接到所述第一位线中的所述相应一个；并且
所述相应第二开关晶体管的第二源极/漏极节点通过第二导电路径连接到所述第二位线中的所述相应一个。
5.根据权利要求4所述的接合组件，其中所述第一导电路径包括：
支撑管芯金属互连结构的第一子集，所述支撑管芯金属互连结构的所述第一子集形成在所述支撑管芯中；
第一支撑管芯接合垫，所述第一支撑管芯接合垫连接到所述支撑管芯金属互连结构的所述第一子集；
第一存储器管芯接合垫，所述第一存储器管芯接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接合到所述第一支撑管芯接合垫；和
第一存储器管芯金属互连结构的子集，所述第一存储器管芯金属互连结构的所述子集形成在所述第一存储器管芯中并且接触所述第一位线中的所述相应一个。
6.根据权利要求5所述的接合组件，其中所述第二导电路径包括：
支撑管芯金属互连结构的第二子集，所述支撑管芯金属互连结构的所述第二子集形成在所述支撑管芯中；
第二支撑管芯接合垫，所述第二支撑管芯接合垫连接到所述金属互连结构的所述第二子集；
附加的第一存储器管芯接合垫，所述附加的第一存储器管芯接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接合到所述第二支撑管芯接合垫；
直通管芯连接结构，所述直通管芯连接结构接触所述第二存储器管芯接合垫，延伸穿过所述第一存储器管芯，并且包括至少一个导电通孔结构；
第一存储器管芯背侧接合垫，所述第一存储器管芯背侧接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接触所述直通管芯连接结构；
第二存储器管芯接合垫，所述第二存储器管芯接合垫位于所述第二存储器管芯中或所述第二存储器管芯上并且接合到所述第一存储器管芯背侧接合垫；和
第二存储器管芯金属互连结构的子集，所述第二存储器管芯金属互连结构的所述子集形成在所述第二存储器管芯中并且接触所述第二位线中的所述相应一个。
7.根据权利要求6所述的接合组件，其中所述直通管芯连接结构的所述至少一个导电通孔结构包括直通存储器层级通孔结构，所述直通存储器层级通孔结构作为具有从底表面到顶表面的直侧壁的单个结构延伸穿过所述第一交替堆叠内的每个第一导电层。
8.根据权利要求1所述的接合组件，还包括：
外部接合垫，所述外部接合垫位于所述第二存储器管芯的背侧上；和
导电路径，所述导电路径位于所述外围电路的输入节点或输出节点与所述外部接合垫之间，其中所述导电路径延伸穿过所述第一存储器管芯和所述第二存储器管芯。
9.根据权利要求8所述的接合组件，其中所述导电路径包括：
支撑管芯金属互连结构的子集，所述支撑管芯金属互连结构的所述子集形成在所述支撑管芯中；
支撑管芯接合垫，所述支撑管芯接合垫连接到所述支撑管芯金属互连结构的所述子集；
第一存储器管芯接合垫，所述第一存储器管芯接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接合到所述支撑管芯接合垫；
第一直通管芯连接结构，所述第一直通管芯连接结构接触所述第一存储器管芯接合垫，延伸穿过所述第一存储器管芯，并且包括至少一个第一导电通孔结构；
第一存储器管芯背侧接合垫，所述第一存储器管芯背侧接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接触所述第一直通管芯连接结构；
第二存储器管芯接合垫，所述第二存储器管芯接合垫位于所述第二存储器管芯中或所述第二存储器管芯上并且接合到所述第一存储器管芯背侧接合垫；和
第二直通管芯连接结构，所述第二直通管芯连接结构接触所述第二存储器管芯接合垫，延伸穿过所述第二存储器管芯，并且包括至少一个第二导电通孔结构，并且接触所述外部接合垫。
10.根据权利要求1所述的接合组件，其中：
所述第一存储器堆叠结构的所述阵列包括所述第一存储器堆叠结构的二维阵列，其中所述第一存储器堆叠结构中的每个第一存储器堆叠结构包括位于所述第一导电层的每个层级处的相应第一竖直半导体沟道和第一存储器元件的相应第一竖直堆叠；并且
所述第二存储器堆叠结构的所述阵列包括所述第二存储器堆叠结构的二维阵列，其中所述第二存储器堆叠结构中的每个第二存储器堆叠结构包括位于所述第二导电层的每个层级处的相应第二竖直半导体沟道和第一存储器元件的相应第二竖直堆叠。
11.根据权利要求1所述的接合组件，其中所述相应第一开关晶体管和所述相应第二开关晶体管被配置为使得所述相应第一开关晶体管和所述相应第二开关晶体管中的仅一者在相应感测放大器的操作期间接通，所述相应第一开关晶体管和所述相应第二开关晶体管连接到所述相应感测放大器。
12.根据权利要求1所述的接合组件，其中所述第一开关晶体管和所述第二开关晶体管被配置为在所述多个感测放大器的操作期间将从一组所述第一位线和一组所述第二位线中选择的仅一组位线电连接到所述多个感测放大器。
13.根据权利要求12所述的接合组件，其中所述外围电路被配置为：在所述第一开关晶体管和所述第二开关晶体管将从所述一组所述第一位线和所述一组所述第二位线中选择的仅一组位线电连接到所述多个感测放大器时，执行编程操作、感测操作和擦除操作。
14.一种操作根据权利要求1所述的接合组件的方法，所述方法包括：
接通从第一组所述第一开关晶体管和第二组所述第二开关晶体管中选择的一组晶体管开关，其中从一组所述第一位线和一组所述第二位线中选择的一组位线电连接到所述多个感测放大器；以及
执行从对由所选择的一组位线访问的存储器元件的编程操作、感测操作和擦除操作中选择的操作。
15.一种形成接合组件的方法，所述方法包括：
提供第一存储器管芯，其中所述第一存储器管芯包括：
第一存储器堆叠结构的阵列，所述第一存储器堆叠结构的所述阵列延伸穿过第一绝缘层和第一导电层的第一交替堆叠；
第一漏极区，所述第一漏极区接触所述第一存储器堆叠结构中的每个第一竖直半导体沟道的端部部分；和
第一位线，所述第一位线电连接到所述第一漏极区的相应子集；
提供第二存储器管芯，其中所述第二存储器管芯包括：
第二存储器堆叠结构的阵列，所述第二存储器堆叠结构的所述阵列延伸穿过第二绝缘层和第二导电层的第二交替堆叠；
第二漏极区，所述第二漏极区接触所述第二存储器堆叠结构中的每个第二竖直半导体沟道的端部部分；和
第二位线，所述第二位线电连接到所述第二漏极区的相应子集；
提供支撑管芯，其中所述支撑管芯包括外围电路，所述外围电路用于操作所述第一存储器堆叠结构的所述阵列和所述第二存储器堆叠结构的所述阵列，其中所述外围电路包括多个感测放大器，其中所述多个感测放大器中的每个感测放大器包括连接到相应第一开关晶体管并且连接到相应第二开关晶体管的输入节点；
将所述第一存储器管芯接合到所述支撑管芯；以及
将所述第二存储器管芯接合到所述第一存储器管芯，
其中：
所述第一开关晶体管中的每个第一开关晶体管电连接到所述第一存储器管芯中的所述第一位线中的相应一个；并且
所述第二开关晶体管中的每个第二开关晶体管电连接到所述第二存储器管芯中的所述第二位线中的相应一个。
16.根据权利要求15所述的方法，其中每个感测放大器的所述输入节点连接到相应第一开关晶体管的第一源极/漏极节点，并且连接到相应第二开关晶体管的第一源极/漏极节点。
17.根据权利要求16所述的方法，其中：
在将所述第一存储器管芯与所述支撑管芯接合时，所述相应第一开关晶体管的第二源极/漏极节点通过第一导电路径连接到所述第一位线中的所述相应一个；并且
在将所述第二存储器管芯接合到所述第一存储器管芯时，所述相应第二开关晶体管的第二源极/漏极节点通过第二导电路径连接到所述第二位线中的所述相应一个。
18.根据权利要求17所述的方法，其中所述第一导电路径包括：
支撑管芯金属互连结构的第一子集，所述支撑管芯金属互连结构的所述第一子集形成在所述支撑管芯中；
第一支撑管芯接合垫，所述第一支撑管芯接合垫连接到所述支撑管芯金属互连结构的所述第一子集；
第一存储器管芯接合垫，所述第一存储器管芯接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接合到所述第一支撑管芯接合垫；和
第一存储器管芯金属互连结构的子集，所述第一存储器管芯金属互连结构的所述子集形成在所述第一存储器管芯中并且接触所述第一位线中的所述相应一个。
19.根据权利要求18所述的方法，其中所述第二导电路径包括：
支撑管芯金属互连结构的第二子集，所述支撑管芯金属互连结构的所述第二子集形成在所述支撑管芯中；
第二支撑管芯接合垫，所述第二支撑管芯接合垫连接到所述金属互连结构的所述第二子集；
附加的第一存储器管芯接合垫，所述附加的第一存储器管芯接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接合到所述第二支撑管芯接合垫；
直通管芯连接结构，所述直通管芯连接结构接触所述第二存储器管芯接合垫，延伸穿过所述第一存储器管芯，并且包括至少一个导电通孔结构；
第一存储器管芯背侧接合垫，所述第一存储器管芯背侧接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接触所述直通管芯连接结构；
第二存储器管芯接合垫，所述第二存储器管芯接合垫位于所述第二存储器管芯中或所述第二存储器管芯上并且接合到所述第一存储器管芯背侧接合垫；和
第二存储器管芯金属互连结构的子集，所述第二存储器管芯金属互连结构的所述子集形成在所述第二存储器管芯中并且接触所述第二位线中的所述相应一个。
20.根据权利要求15所述的方法，还包括在所述第二存储器管芯的背侧上形成外部接合垫，其中在所述外围电路的输入节点或输出节点与所述外部接合垫之间提供导电路径，其中所述导电路径包括：
支撑管芯金属互连结构的子集，所述支撑管芯金属互连结构的所述子集形成在所述支撑管芯中；
支撑管芯接合垫，所述支撑管芯接合垫连接到所述支撑管芯金属互连结构的所述子集；
第一存储器管芯接合垫，所述第一存储器管芯接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接合到所述支撑管芯接合垫；
第一直通管芯连接结构，所述第一直通管芯连接结构接触所述第一存储器管芯接合垫，延伸穿过所述第一存储器管芯，并且包括至少一个第一导电通孔结构；
第一存储器管芯背侧接合垫，所述第一存储器管芯背侧接合垫位于所述第一存储器管芯中或所述第一存储器管芯上并且接触所述第一直通管芯连接结构；
第二存储器管芯接合垫，所述第二存储器管芯接合垫位于所述第二存储器管芯中或所述第二存储器管芯上并且接合到所述第一存储器管芯背侧接合垫；和
第二直通管芯连接结构，所述第二直通管芯连接结构接触所述第二存储器管芯接合垫，延伸穿过所述第二存储器管芯，并且包括至少一个第二导电通孔结构，并且接触所述外部接合垫。
CN201980085574.4A 2019-02-14 2019-11-25 包括共享外围电路的多个管芯的接合组件及其制造方法 Active CN113228183B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/275,668 US10741535B1 (en) 2019-02-14 2019-02-14 Bonded assembly containing multiple memory dies sharing peripheral circuitry on a support die and methods for making the same
US16/275,668 2019-02-14
PCT/US2019/062903 WO2020167357A1 (en) 2019-02-14 2019-11-25 Bonded assembly containing multiple memory dies sharing peripheral circuitry on a support die and methods for making the same

Publications (2)

Publication Number Publication Date
CN113228183A true CN113228183A (zh) 2021-08-06
CN113228183B CN113228183B (zh) 2024-04-30

Family

ID=71993873

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980085574.4A Active CN113228183B (zh) 2019-02-14 2019-11-25 包括共享外围电路的多个管芯的接合组件及其制造方法

Country Status (3)

Country Link
US (1) US10741535B1 (zh)
CN (1) CN113228183B (zh)
WO (1) WO2020167357A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892269B2 (en) * 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US11296068B2 (en) * 2018-12-10 2022-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
JP2020150027A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 基板の分離方法、半導体記憶装置の製造方法、および基板分離装置
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US11335712B2 (en) * 2019-05-13 2022-05-17 Boe Technology Group Co., Ltd. Array substrate, display apparatus, and method of fabricating array substrate
JP2021072313A (ja) * 2019-10-29 2021-05-06 キオクシア株式会社 半導体記憶装置
US11646283B2 (en) 2020-01-28 2023-05-09 Sandisk Technologies Llc Bonded assembly containing low dielectric constant bonding dielectric material
US11201169B2 (en) * 2020-03-31 2021-12-14 Macronix International Co., Ltd. Memory device and method of fabricating the same
CN111987108B (zh) * 2020-09-21 2024-04-16 长江存储科技有限责任公司 三维存储器件及其制作方法
US11631690B2 (en) 2020-12-15 2023-04-18 Sandisk Technologies Llc Three-dimensional memory device including trench-isolated memory planes and method of making the same
US11621202B2 (en) 2021-03-02 2023-04-04 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11569139B2 (en) 2021-03-02 2023-01-31 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11758730B2 (en) 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
WO2023272557A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11869877B2 (en) 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
US11925027B2 (en) 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108093656A (zh) * 2015-10-15 2018-05-29 桑迪士克科技有限责任公司 具有该具有套环部分的接合电极的多级存储器堆叠结构及其制造方法
CN108140643A (zh) * 2015-11-20 2018-06-08 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
CN108694970A (zh) * 2017-03-31 2018-10-23 爱思开海力士有限公司 控制器及其操作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3302796B2 (ja) 1992-09-22 2002-07-15 株式会社東芝 半導体記憶装置
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5966315A (en) 1997-09-30 1999-10-12 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with non-uniform local bit lines
US5917744A (en) 1997-12-18 1999-06-29 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines
KR100499631B1 (ko) 2002-11-08 2005-07-05 주식회사 하이닉스반도체 강유전체 메모리 장치
US8760957B2 (en) 2012-03-27 2014-06-24 SanDisk Technologies, Inc. Non-volatile memory and method having a memory array with a high-speed, short bit-line portion
WO2015013689A2 (en) 2013-07-25 2015-01-29 Aplus Flash Technology, Inc. Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations
US10055294B2 (en) 2014-01-09 2018-08-21 Sandisk Technologies Llc Selective copyback for on die buffered non-volatile memory
US20150371925A1 (en) 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
US9633742B2 (en) 2014-07-10 2017-04-25 Sandisk Technologies Llc Segmentation of blocks for faster bit line settling/recovery in non-volatile memory devices
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9786681B1 (en) 2016-04-01 2017-10-10 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
CN109952643B (zh) 2016-10-10 2024-05-31 三维单晶公司 3d半导体器件及结构
US9985098B2 (en) 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10262945B2 (en) 2016-11-28 2019-04-16 Sandisk Technologies Llc Three-dimensional array device having a metal containing barrier and method of making thereof
US9853038B1 (en) 2017-01-20 2017-12-26 Sandisk Technologies Llc Three-dimensional memory device having integrated support and contact structures and method of making thereof
US10115681B1 (en) 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
JP7145984B2 (ja) 2018-06-29 2022-10-03 長江存儲科技有限責任公司 ３次元メモリデバイスおよび３次元メモリデバイスを形成する方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108093656A (zh) * 2015-10-15 2018-05-29 桑迪士克科技有限责任公司 具有该具有套环部分的接合电极的多级存储器堆叠结构及其制造方法
CN108140643A (zh) * 2015-11-20 2018-06-08 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
CN108694970A (zh) * 2017-03-31 2018-10-23 爱思开海力士有限公司 控制器及其操作方法

Also Published As

Publication number Publication date
CN113228183B (zh) 2024-04-30
US20200266182A1 (en) 2020-08-20
WO2020167357A1 (en) 2020-08-20
US10741535B1 (en) 2020-08-11

Similar Documents

Publication Publication Date Title
US10903164B2 (en) Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US10957680B2 (en) Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
CN113228183B (zh) 包括共享外围电路的多个管芯的接合组件及其制造方法
US11127728B2 (en) Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
CN113196476B (zh) 支撑管芯和包括横向移位的竖直互连的多个存储器管芯的接合组件及其制造方法
US11069703B2 (en) Three-dimensional device with bonded structures including a support die and methods of making the same
US11222881B2 (en) Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
US20200295043A1 (en) Three-dimensional device with bonded structures including a support die and methods of making the same
US10734400B1 (en) Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
US10811058B2 (en) Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
US11587943B2 (en) Bonded die assembly using a face-to-back oxide bonding and methods for making the same
US11276705B2 (en) Embedded bonded assembly and method for making the same
US11508749B2 (en) Cutoff gate electrodes for switches for a three-dimensional memory device and method of making the same
US11289429B2 (en) Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
US11127655B2 (en) Memory die containing through-memory-level via structure and methods for making the same
CN113196482A (zh) 包含直接源极接触结构的三维存储器器件及其制造方法
CN114730734A (zh) 无间隔物源极接触层替换工艺和由该工艺形成的三维存储器器件
CN113228252A (zh) 包括延伸穿过介电区的信号线和电源连接线的三维存储器器件及其制造方法
US12010842B2 (en) Method of forming a stepped surface in a three-dimensional memory device and structures incorporating the same
US20230240070A1 (en) Three-dimensional memory device with self-aligned etch stop rings for a source contact layer and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant