KR101703777B1 - 드라이 에칭 방법 - Google Patents

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Abstract

본 발명의 드라이 에칭 방법은, 기판상에 형성되어 있는, 실리콘층과 절연층이 적층되어 있는 층 형상 구조를 가지는 적층막에 있어서, 기판면에 수직 방향으로 형성되어 있는 구멍 또는 홈의 내측면에 나타나있는 실리콘층에 대해, 에칭 가스를 이용하여 에칭할 때, 에칭 가스로서, ClF3, BrF5, BrF3, IF7, IF5로부터 선택되는 적어도 1종류의 가스와 F2를 함유하는 가스를 이용하는 것을 특징으로 한다. 이것에 의해, 실리콘층의 드라이 에칭 깊이의 불균일화를 억제할 수 있다.

Description

드라이 에칭 방법{DRY ETCHING METHOD}
본 발명은, 기판상에 형성되어 있는 입체적인 삼차원 구조 소자의 실리콘층의 드라이 에칭에 관한 것이다.
반도체 소자의 고집적화가 해마다 발달하고 있다. 지금까지, 집적도를 증가시키기 위해서는, 단위 표면적당 집적하는 반도체 소자의 수를 증가시킬 필요가 있기 때문에, 회로 선폭을 가늘게 하기 위한 미세 가공 기술이 진전되어 왔었다. 그러나, 소자의 미세화가 너무 진행되면 오작동이 증가한다는 것이 지적되어 있다.
그래서 최근, 소자를 기판면에 대하여 평행 방향뿐만 아니라 수직 방향으로 늘어놓는 삼차원 구조 반도체 소자의 개발이 시도되어지고 있다(특허문헌 1). 종래와 같이 기판면에 대하여 평행 방향으로 소자를 형성할 뿐만 아니라, 단결정 실리콘 등의 기판면 상에 실리콘 전극과 절연체의 막을 번갈아 여러 층으로 성막하고, 얻어지는 적층막을 관통하는 20∼200nm정도의 미세한 구멍 또는 홈을 반응성 이온 에칭 등의 이방성 프로세스에 의해 다수 형성하고, 또한, 상기 구멍 또는 홈의 내측면에 나타나있는 특정층(예를 들면 실리콘 전극층)의 형상을 가공함으로써, 기판면에 대하여 수직 방향으로도 반도체 소자가 배열된 입체적인 삼차원 구조 소자가 형성된다. 예를 들면, 대용량 메모리 BiCS의 제조에 있어서, BiCS 메모리 홀 에칭에 의해, Si전극층과 산화 실리콘 절연층에 대하여 관통하는 구멍을 플라즈마 에칭하는 방법이 보고되어 있다(비특허문헌 1).
상기 구멍 또는 홈의 내측면에 나타나있는 특정층을 커패시터나 트랜지스터로서의 기능성을 부여하기 위해 가공하려면, 에칭 처리가 필요해진다. 이 에칭 처리로서, 당해 특정층과의 선택적인 반응 특성을 가지는 약액(藥液)을 이용하여 제거하는 웨트 에칭법이나, 당해 특정층과의 선택적인 반응 특성을 가지는 가스를 이용하여 제거하는 드라이 에칭법이 이용되어지고 있다.
드라이 에칭법에 의해 미세한 구멍의 내측면에 나타나있는 실리콘층을 에칭할 때에는, 기판면에 대하여 평행 방향으로 에칭하는 것이 필요해지기 때문에, 등방적인 에칭이 가능한 ClF3나 XeF2 가스가 이용되어지고 있다(비특허문헌 2).
일본국 공개특허 특개2010-225694호 공보
이치카와 히사시(市川尙志), 도시바 리뷰, vol.66, No.5(2011) Gregory T.A. Kovacs, Proceedings of the IEEE, vol.86(8), pp1536-1551, 1998
비특허문헌 1에 나타내어진 바와 같은 종래의 삼차원 구조 반도체 소자의 제조에서는, 에칭 처리에 의해 형상 가공하는 복수의 특정층이 상기 구멍 내 또는 홈 내의 다른 깊이에 존재하기 때문에, 공경 또는 홈의 폭이 미세해질수록, 에칭되는 특정층의 에칭 깊이가 층마다 편차가 있어, 구멍 또는 홈의 깊이 방향에 대하여 에칭 깊이의 균일성(이하,「에칭 깊이의 균일성」이라고 한다)이 얻어지지 않게 되는 경향이 높아, 그것이 소자 성능의 악화를 일으키는 원인 중 하나로 되어 있다.
이 때문에, 상기 구멍 또는 홈의 내측면에 나타나있는 특정층의 에칭 처리에 있어서, 에칭 깊이가 상기 구멍 또는 홈의 깊이 방향에 의존하지 않는 에칭 방법이 기대되고 있다.
본 발명에서는, 상기 구멍 또는 홈의 내측면에 나타나있는 특정층인 실리콘층의 에칭에 있어서, 상기 구멍 또는 홈의 깊이 방향에 대한 에칭 깊이의 불균일화를 억제 가능한 에칭 방법을 제공하는 것을 목적으로 하고 있다.
본 발명자들은, 예의 검토를 거듭한 결과, ClF3, BrF5, BrF3, IF7, IF5로부터 선택되는 적어도 1종류의 가스에 F2를 혼합한 가스를 에칭 가스로서 이용함으로써, 상기 구멍 또는 홈 내의 깊이 방향에 대해, 상기 구멍 또는 홈의 내측면에 나타나있는 실리콘층의 에칭 깊이의 불균일화를 억제 가능하다는 것을 찾아내, 본 발명에 이르렀다.
즉, 본 발명은, 기판상에 형성되어 있는, 실리콘층과 절연층이 적층되어 있는 층 형상 구조를 가지는 적층막에 있어서, 기판면에 수직 방향으로 형성되어 있는 구멍 또는 홈의 내측면에 나타나있는 실리콘층에 대해, 에칭 가스를 이용하여 에칭하는 드라이 에칭 방법에 있어서, 에칭 가스로서, ClF3, BrF5, BrF3, IF7, IF5로부터 선택되는 적어도 1종류의 가스와 F2를 함유하는 가스를 이용하는 것을 특징으로 하는 드라이 에칭 방법을 제공하는 것이다.
상기 에칭 가스에 함유하는 ClF3, BrF5, BrF3, IF7, IF5 또는 F2의 분압은, 각각 1Pa 이상 2000Pa 이하인 것이 바람직하다. 상기 에칭 가스에, N2, He, Ar로부터 선택되는 적어도 1종류의 가스를 더 함유해도 된다. 또한, 온도가 -30℃ 이상 100℃ 이하의 기판에, 상기 에칭 가스를 접촉시키는 것이 바람직하다.
기판상에 형성되어 있는 실리콘층과 절연층이 적층되어 있는 층 형상 구조를 가지는 적층막에 있어서, 기판면에 수직 방향으로 형성되어 있는 구멍 또는 홈의 내측면에 나타나있는 실리콘층을, 본 발명의 드라이 에칭 방법에 의해 에칭 처리함으로써, 당해 구멍 또는 홈의 깊이 방향에 대한 실리콘층의 에칭 깊이의 불균일화를 억제하는 것이 가능해진다.
도 1은, 에칭 반응 장치의 개략 계통도이다.
도 2는, 에칭 전의 시료의 단면 모식도이다.
도 3은, 에칭 후의 시료의 오목부를 확대한 단면 모식도이다.
본 발명에 있어서의 드라이 에칭 방법의 처리 대상이 되는 것은, 기판상에 형성되어 있는 실리콘층과 절연층이 적층되어 있는 층 형상 구조를 가지는 적층막에 있어서, 기판면에 수직 방향으로 형성되어 있는 구멍 또는 홈의 내측면에 나타나있는 실리콘층이다.
실리콘층으로서는, 아몰퍼스 실리콘막, 폴리 실리콘막, 단결정 실리콘막 등으로 이루어지는 것을 들 수 있다.
절연막으로서는, 산화 규소막, 질화 규소막, 질화 티탄막 등으로 이루어지는 것을 들 수 있다.
본 발명에 의한 드라이 에칭 방법에서는, 에칭 가스로서, ClF3, BrF5, BrF3, IF7, IF5로부터 선택되는 적어도 1종류의 인터할로겐(interhalogen)과 F2를 함유하는 가스를 이용한다. 그 에칭 가스를 내부에 기판이 설치되어 있는 반응 챔버 내에 도입하고, 그 기판상에 형성되어 있는 구멍 또는 홈에 접촉시킨다.
접촉하는 에칭 가스 중의 ClF3, BrF5, BrF3, IF7, IF5, F2의 분압은, 각각 1Pa 이상 2000Pa 이하인 것이 바람직하고, 나아가서는 5Pa 이상 1000Pa 이하인 것이, 에칭 깊이의 균일성에 관하여 보다 높은 효과를 얻기 위해서는 특히 바람직하다.
상기 에칭 가스 중에는, ClF3, BrF5, BrF3, IF7, IF5, F2 이외에도, N2, He, Ar로부터 선택되는 적어도 1종류의 희석 가스가 더 함유되어 있어도 된다. 함유하는 N2, He, Ar의 분압은 특별히 한정되지 않으나, 일반적인 반응 챔버의 기밀성을 감안하면, 에칭 가스의 전압(全壓)이 대기압을 초과하는 조건이 되지 않는 것이 바람직하다.
에칭 가스에 함유되는 가스 성분에 대해서는 각각 독립하여 반응 챔버 내에 도입해도 되고, 또는 미리 혼합 가스로서 조정한 후에, 반응 챔버 내에 도입해도 상관없다.
상기 에칭 가스를 상기 실리콘층에 접촉시킬 때의 기판 온도는, -30℃ 이상 100℃ 이하인 것이 바람직하고, 보다 바람직하게는, -20℃ 이상 80℃ 이하, 더 바람직하게는 0℃ 이상 50℃ 이하인 것이, 에칭 깊이의 균일성에 관하여 보다 높은 효과와, 보다 큰 에칭 속도를 얻는데 특히 바람직하다.
기판의 에칭 대상면에 대한 단위면적당, 상기 에칭 가스 중에 포함되는 F원자를 포함하는 가스 성분의 총 유량은, 분자 중의 F원자의 수를 F2로 환산하여 0.3sccm/㎠ 이상인 것이 바람직하다. 0.3sccm/㎠ 미만이면 에칭 깊이의 균일성이 악화될 우려가 있다. 0.3sccm/㎠ 이상이면 에칭 깊이의 균일성은 양호해지나, 에칭 가스의 소비 효율의 관점에서, 2000sccm/㎠ 이하인 것이 바람직하다.
기판상에 형성되는 삼차원 구조의 반도체 소자에 있어서, 반응성 이온 에칭 등의 방법으로 기판면에 수직 방향으로 형성되는 구멍의 직경 또는 홈의 폭은, 10nm 이상 500nm 이하의 정도이다. 형성된 구멍의 내면에 나타나는 실리콘층과 절연층의 적층 구조가 커패시터나 트랜지스터로서의 기능을 다함으로써, 보다 집적 밀도가 높은 반도체 소자가 형성 가능해진다.
에칭 시간은 소자 제조 프로세스의 효율을 고려하면, 30분 이내인 것이 바람직하다. 여기에, 에칭 시간이란, 에칭 처리가 행해지는 내부에 기판이 설치되어 있는 프로세스 챔버의 내부에 에칭 가스를 도입하고, 그 후, 당해 에칭 처리를 완료하기 위해 당해 프로세스 챔버 내의 에칭 가스를 진공 펌프 등에 의해 배기할 때까지의 시간을 가리킨다.
실리콘층의 에칭 깊이는 특별히 한정되지 않으나, 삼차원 구조의 반도체 소자의 형성에 있어서, 다음의 성막 공정에서의 프로세스 특성을 양호하게 하기 위해서는, 5nm 이상 90nm 이하인 것이 바람직하다. 또한, 각 층의 에칭 깊이는 구멍 또는 홈의 깊이 방향에 대하여, 편차가 작을수록 소자 특성이 양호해진다.
실시예
[실시예 1∼32]
도 1은 에칭 시험에서 이용한 에칭 장치의 개략 계통도이다. 반응 챔버(1)에는 시료(7)를 지지하기 위한 스테이지(5)가 구비되어 있다. 스테이지(5)에는 스테이지의 온도를 조정 가능한 스테이지 온도 조정기(6)가 구비되어 있다. 반응 챔버(1)에는 가스 도입을 위한 가스 배관(41) 및 가스 배기를 위한 가스 배관(42)이 접속되어 있다. 인터할로겐 공급계(21), F2 공급계(22), 희석 가스 공급계(23)는, 각각 밸브(31), 밸브(32), 밸브(33)를 통하여 가스 배관(41)에 접속되어 있다. 진공 펌프(8)는 가스 배기를 위해, 밸브(33)를 통하여 가스 배관(42)에 접속되어 있다. 반응 챔버(1) 내부의 압력은 반응 챔버(1) 부설의 압력계(도면 내 생략)의 지시값을 기초로, 밸브(33)에 의해 제어된다.
도 2는 본 시험에 이용한 시료(7)의 단면의 모식도이다. 시료(7)는, 20mm 모서리(角)(기판 표면적 4㎠)에서 판 두께가 0.1mm인 형상의 실리콘 기판(11) 상에 질화 규소막(12)이 30nm 성막되고, 또한, 그 위에 산화 실리콘막(9)과 폴리 실리콘막(10)이 각각 30nm의 두께로 번갈아 합계 16층 성막되어 있는 적층막에 소정의 직경(D)의 구멍(13)을 질화 규소막(12)까지 기판면 수직 방향으로 형성한 것이다. 구멍(13)은 실리콘 기판면 상에 종횡 400nm 간격으로 균등하게 형성되어 있다.
다음으로 에칭 조작 방법에 대하여 설명한다. 스테이지(5) 상에 시료(7)를 설치하고, 반응 챔버(1) 및 가스 배관(41, 42)을 10Pa 미만까지 진공 치환 후, 스테이지(5)의 온도를 소정값으로 설정한다. 스테이지(5)의 온도가 소정값에 도달한 것을 확인 후, 밸브(31, 32, 33)를 개방하고, 인터할로겐 공급계(21), F2 공급계(22), 희석 가스 공급계(23)로부터 각각 소정 유량의 가스를 공급함으로써, 가스 배관(41)으로부터 에칭 가스를 반응 챔버(1)에 도입한다. 또한, 에칭 가스에 함유되는 인터할로겐, F2, 희석 가스의 유량비와 반응 챔버(1) 내부의 압력을 소정의 값으로 설정함으로써, 에칭 가스에 함유되는 인터할로겐, F2, 희석 가스가 각각 목적하는 분압이 되도록 하였다. 이 경우, 에칭 가스 총 유량, 각 분압 및 시료(7)의 기판 표면적으로부터, 당해 기판의 에칭 대상면의 단위면적당, 에칭 가스 중에 포함되는 F원자를 포함하는 가스 성분의 총 유량을, F2로 환산하여 산출한다.
에칭 가스를 도입하고 나서 소정 시간(에칭 시간) 경과 후, 에칭 가스의 도입을 정지하고, 반응 챔버(1) 내부를 진공 치환 후, 시료(7)를 취출하여 구멍의 단면 형상을 SEM 관찰하였다.
본 시험에 있어서의, 실리콘의 에칭 형태에 대하여, 동일 구멍 내의 16층의 벽면의 각 폴리 실리콘층의 에칭 깊이(t)를 단면 SEM 관찰에 의해 측정하고, 그 에칭 깊이(t)의 평균값(tA) 및 표준 편차(σ)를 구해, σ/tA를 구함으로써, 구멍의 깊이 방향에 대한 에칭 깊이의 균일성을 평가하였다.
폴리 실리콘층의 에칭 깊이(t)는, 구멍(13)의 측면 중에 있는 폴리 실리콘층의 에칭 후의 상태를 단면으로 모식적으로 나타내고 있는 도 3에 나타내어져 있다. 폴리 실리콘층은, 상하를 산화 실리콘막(9)으로 끼워 폴리 실리콘막(10)이 적층되어 형성되어 있고, 에칭에 의해 구멍(13)의 측면의 폴리 실리콘층의 부분이 오목 형상이 된다. 이 때, 구멍의 측면의 에칭되어 있지 않은 면인 산화 실리콘막(9) 층의 면(에칭되기 전의 폴리 실리콘막(10) 층의 면과 동일 위치에 상당)과, 오목한 폴리 실리콘막(10) 층의 면의 거리가, 에칭 깊이(t)이다.
실시예 1∼32에 있어서의 에칭 조건과, 그 결과를 표 1에 나타낸다.
실시예 1∼5에서는, 기판 온도를 20℃로 하고, 인터할로겐으로서 ClF3, 희석 가스로서 N2를 이용하고, F2의 분압을 10Pa로 고정한 조건으로서, ClF3와 N2의 분압 및 에칭 시간을 표 1에 기재된 값으로 변화시켜 에칭 시험을 행하였다. 시료의 구멍(13)의 직경(D)은 100nm이며, 에칭 가스의 총 유량은 5000sccm이다.
실시예 6∼9에서는, 기판 온도를 20℃로 하고, 인터할로겐으로서 ClF3, 희석 가스로서 N2를 이용하고, ClF3의 분압을 10Pa로 고정한 조건으로서, F2와 N2의 분압 및 에칭 시간을 표 1에 기재된 값으로 변화시켜 에칭 시험을 행하였다. 시료의 구멍(13)의 직경(D)은 100nm이며, 에칭 가스의 총 유량은 5000sccm이다.
실시예 10∼14에서는, 인터할로겐으로서 ClF3, 희석 가스로서 N2를 이용하고, ClF3와 F2의 분압을 각각 10Pa, N2의 분압을 980Pa, 에칭 가스의 전압을 1000Pa로 고정한 조건으로서, 기판 온도 및 에칭 시간을 표 1에 기재된 값으로 변화시켜 에칭 시험을 행하였다. 시료의 구멍(13)의 직경(D)은 100nm이며, 에칭 가스의 총 유량은 5000sccm이다.
실시예 15∼19에서는, 기판 온도를 20℃, 에칭 시간을 3min으로 하고, 인터할로겐으로서 BrF3, BrF5, IF5, IF7, 혹은 ClF3와 IF7의 혼합 가스를, 희석 가스로서 N2를 이용하고, BrF3, BrF5, IF5, IF7, ClF3의 각 분압과 F2의 분압을 각각 10Pa로 고정한 조건으로서, N2의 분압을 표 1에 기재된 값으로 변화시켜 에칭 시험을 행하였다. 시료의 구멍(13)의 직경(D)은 100nm이며, 에칭 가스의 총 유량은 5000sccm이다.
실시예 20, 21에서는, 기판 온도를 20℃, 에칭 시간을 3min으로 하고, 인터할로겐으로서 ClF3를 이용하고, ClF3와 F2의 분압을 각각 10Pa, 에칭 가스의 전압을 4990Pa로 고정한 조건으로서, 희석 가스를 Ar 또는 He로 바꾸어 에칭 시험을 행하였다. 시료의 구멍(13)의 직경(D)은 100nm이며, 에칭 가스의 총 유량은 5000sccm이다.
실시예 22, 23에서는, 기판 온도를 20℃, 에칭 시간을 3min으로 하고, 인터할로겐으로서 ClF3를, 희석 가스로서 N2를 이용하고, ClF3와 F2의 분압을 각각 10Pa, 에칭 가스의 전압을 1000Pa로 고정한 조건으로서, 시료의 구멍(13)의 직경(D)을 30nm 또는 200nm으로 바꾸어 에칭 시험을 행하였다. 에칭 가스의 총 유량은 5000sccm이다.
실시예 24∼26에서는, 기판 온도를 20℃로 하고, 인터할로겐으로서 ClF3를, 희석 가스로서 N2를 이용하고, ClF3와 F2의 분압을 각각 10Pa로 고정한 조건으로서, 희석 가스의 분압과 에칭 시간을 표 1에 기재된 값으로 변화시켜 에칭 시험을 행하였다. 시료의 구멍(13)의 직경(D)은 100nm이며, 에칭 가스의 총 유량은 5000sccm이다.
실시예 27에서는, ClF3의 압력을 0.5Pa로 하는 것 이외에는, 실시예 2와 동일한 조건으로 에칭 시험을 행하였다.
실시예 28에서는, F2의 압력을 0.5Pa로 하는 것 이외에는, 실시예 6과 동일한 조건으로 에칭 시험을 행하였다.
실시예 29에서는, 희석 가스를 이용하지 않고 에칭 시간을 1min으로 하는 것 이외에는, 실시예 1과 동일한 조건으로 에칭 시험을 행하였다.
실시예 30에서는, 희석 가스 N2의 분압을 100000Pa로 함으로써 에칭 가스 중에 포함되는 F원자를 포함하는 가스 성분의 총 유량의 F2 환산값을 0.3sccm/㎠로 하고, 에칭 시간을 20분으로 하는 것 이외에는 실시예 1과 동일한 조건으로 에칭 시험을 행하였다.
실시예 31에서는, 에칭 가스의 총 유량을 10000sccm으로 함으로써 에칭 가스 중에 포함되는 F원자를 포함하는 가스 성분의 총 유량의 F2 환산값을 3387.5sccm/㎠로 하는 것 이외에는 실시예 4와 동일한 조건으로 에칭 시험을 행하였다.
실시예 32에서는, 에칭 가스의 총 유량을 30000sccm으로 함으로써 에칭 가스 중에 포함되는 F원자를 포함하는 가스 성분의 총 유량의 F2 환산값을 10162.5sccm/㎠로 하는 것 이외에는 실시예 4와 동일한 조건으로 에칭 시험을 행하였다.
그 결과, 실시예 사이에서 평균 에칭 깊이(tA)는 다르나, 어느 실시예에 있어서도 σ/tA는 20% 이내로 에칭 깊이의 균일성은 양호하였다.
Figure 112014024901588-pct00001
[비교예 1∼6]
비교예 1∼6에 있어서의 에칭 조건과, 그 결과를 표 2에 나타낸다.
본 비교예 1에서는, F2 분압을 0Pa로 하는 것 이외에는 실시예 1과 동일한 조건으로 에칭 시험을 행하였다.
본 비교예 2에서는, ClF3 분압을 0Pa로 하는 것 이외에는 실시예 7과 동일한 조건으로 에칭 시험을 행하였다.
본 비교예 3에서는, F2 분압을 0Pa로, 희석 가스를 더 사용하지 않는 것 이외에는 실시예 3과 동일한 조건으로 에칭 시험을 행하였다.
본 비교예 4에서는, F2 분압을 0Pa로 하는 것 이외에는 실시예 3과 동일한 조건으로 에칭 시험을 행하였다.
본 비교예 5에서는, F2 분압을 0Pa로 하는 것 이외에는 실시예 5와 동일한 조건으로 에칭 시험을 행하였다.
본 비교예 6에서는, ClF3 분압을 0Pa로 하는 것 이외에는 실시예 9와 동일한 조건으로 에칭 시험을 행하였다.
그 결과, σ/tA는 모두 20%를 넘어, 에칭 깊이의 균일성 불량이었다.
Figure 112014024901588-pct00002
상술한 바와 같이, 본 발명의 드라이 에칭 방법에 의하면, 실리콘층의 드라이 에칭 깊이의 불균일화를 억제할 수 있다.
본 발명을 구체적인 실시예에 의거하여 설명해 왔으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 취지를 일탈하지 않는 범위에서 다양한 변형·변경을 포함하는 것이다.
본 발명은, 실리콘층을 가지는 층 형상 구조에 구멍 또는 홈이 형성되어 있는 반도체의 제조에 있어서, 집적도를 증가시키기 위해 기판면에 대하여 평행 방향 뿐만아니라 수직 방향으로도 반도체 소자를 배열시키는 삼차원 구조 소자의 형성에 유효하다.
1: 반응 챔버 21: 인터할로겐 공급계
22: F2 공급계 23: 희석 가스 공급계
31, 32, 33: 밸브 41, 42: 가스 배관
5: 스테이지 6: 스테이지 온도 조정기
7: 시료 8: 진공 펌프
9: 산화 실리콘막 10: 폴리 실리콘막
11: 실리콘 기판 12: 질화 규소막
13: 구멍

Claims (5)

  1. 기판상에 형성되어 있는, 실리콘층과 절연층이 복수 적층되어 있는 층 형상 구조를 가지는 적층막에 있어서, 기판면에 수직 방향으로 형성되어 있는 구멍 또는 홈을 가지는 삼차원 구조의 반도체 소자를 반응 챔버 내에 설치하고, 에칭가스를 반응 챔버 내에 도입하여 상기 구멍 또는 홈에 접촉시켜, 상기 구멍 또는 홈의 내측면에 나타나있는 복수의 실리콘층을 상기 기판면에 대해 평행 방향으로 깊이 5nm 이상 90nm 이하 에칭하는 드라이 에칭 방법에 있어서, 에칭 가스로서, ClF3, BrF5, BrF3, IF7, IF5로부터 선택되는 적어도 1종류의 가스와 F2를 함유하는 가스를 이용하는 것을 특징으로 하는 드라이 에칭 방법.
  2. 제 1항에 있어서,
    에칭 가스에 함유하는 ClF3, BrF5, BrF3, IF7, IF5, 또는 F2의 분압은, 각각 1Pa 이상 2000Pa 이하인 것을 특징으로 하는 드라이 에칭 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 에칭 가스에, N2, He, Ar로부터 선택되는 적어도 1종류의 가스를 더 함유하는 것을 특징으로 하는 드라이 에칭 방법.
  4. 제 1항 또는 제 2항에 있어서,
    -30℃ 이상 100℃ 이하의 기판 온도에서, 상기 에칭 가스를 상기 실리콘층에 접촉시키는 것을 특징으로 하는 드라이 에칭 방법.
  5. 제 3항에 있어서,
    -30℃ 이상 100℃ 이하의 기판 온도에서, 상기 에칭 가스를 상기 실리콘층에 접촉시키는 것을 특징으로 하는 드라이 에칭 방법.
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