TWI593104B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

隨著半導體元件的積體化，半導體元件的奈米製程也隨著有更進一步的發展，當在新的奈米製程時到達一定的尺寸時，在極小線寬下機台的操作具有一定的困難度，只要有相當小的對準誤差，就會對於元件的良率有很大的影響。此時，黃光微影在奈米製程中即成為一個重要的關鍵技術，但由於黃光微影機台本身有一定的對準極限，在機台改良到達一定的對準極限後，會發現元件上仍有一些位移無法百分百對準。

本發明提供一種半導體元件及其製造方法，其可有效減少基底產生彎曲變形，進而改善黃光製程，提高元件的製程良率。

本發明提供一種半導體元件的製造方法。半導體元件的製造方法包括以下步驟。提供基底，基底具有正面與背面。分別在基底的正面與背面上形成第一材料層，且第一材料層對於基底具有第一應力。分別在基底的正面與背面的第一材料層上形成第二材料層，且第二材料層對於基底具有第二應力。對基底的背面進行移除製程，以移除位於背面上的第二材料層。分別在基底的正面的第二材料層與背面的第一材料層上形成第三材料層，且第三材料層對於基底具有第三應力，其中第二應力大於第一應力與第三應力。

在本發明的一實施例中，第二材料層與第一材料不同，且與第三材料不同。

在本發明的一實施例中，第一材料層與第三材料層的材料包括氧化矽；第二材料層的材料包括氮化矽。

在本發明的一實施例中，移除製程包括濕式蝕刻製程。

在本發明的一實施例中，所述半導體元件的製造方法更包括在基底的正面的第三材料層上形成導體層。

在本發明的一實施例中，所述半導體元件的製造方法更包括：在形成第一材料層之前，在基底的正面上形成介電層以及第一導體層；以及在基底的正面的第三材料層上形成第二導體層。

本發明又提供一種半導體元件。半導體元件包括：基底、第一材料層、第二材料層以及第三材料層。第一材料層位於基底的正面與背面上，且第一材料層對於基底具有第一應力。第二材料層位於基底的正面的第一材料層上，且第二材料層對於基底具有第二應力。第三材料層位於基底的正面的第二材料層與基底的背面的第一材料層上。且第三材料層對於基底具有第三應力。第二應力大於第一應力與第三應力，且在基底的背面上實質上不存在應力大於第一應力與第三應力的材料層。

在本發明的一實施例中，第一材料層與第三材料層的材料包括氧化矽；第二材料層的材料包括氮化矽。

在本發明的一實施例中，更包括：導體層位在基底的正面的第三材料層上。

在本發明的一實施例中，更包括：介電層、第一導體層以及第二導體層。介電層位在基底的正面上。第一導體層，位在基底的正面的介電層與第一材料層之間。第二導體層，位在基底的正面的第三材料層上。

基於上述，藉由本發明的半導體元件及其製造方法，可使所製得的元件避免產生基底因為存在基底背面的高應力層而產生彎曲變形的現象，進而提高元件的製程良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

經研究，發現晶圓的平整對於黃光微影製程的影響甚鉅。更具體來說，薄膜表面的平整度與應力皆會影響到黃光微影製程的對準度。一般而言，主要都是對於晶圓正面的薄膜進行改良，而在晶圓背面僅使用去離子水去除污染粒子的步驟，但其實於晶圓正面生成薄膜時，同時也在晶圓背面生成的薄膜亦會對後續黃光微影製程的對準度有所影響，通常較少會特別針對晶圓背面的薄膜進行改善。因此，如何減少晶圓背面的薄膜對於黃光微影製程的影響，為當前所需研究的課題。

本發明實施例為一種藉有晶背的改善製程來提升黃光微影製程的對準度。下文中參照隨附圖式來更充分地描述本發明實施例。然而，本發明可以多種不同的形式來實踐，並不限於文中所述之實施例。以下實施例中所提到的方向用語，例如「上」、「下」、「前」、「後」、「內」、「外」等，僅是參考附加圖式的方向，因此使用的方向用語是用來詳細說明，而非用來限制本發明。此外，在圖式中為明確起見可能將各物件的尺寸以及相對尺寸作誇張的描繪。另外，圖式的元件符號中，首位數字相同者表示具有相同或相似的材料、特性、以及形成方法等。例如，206a與406a。

圖1是依照本發明的一實施例所繪示之半導體元件的製造方法之流程圖。圖2A-2D為依照本發明的一實施例所繪示的半導體元件的製造方法的剖面示意圖。

請同時參照圖1與圖2A，進行步驟S100，提供基底200。基底200具有正面200a與背面200b。基底200可包括半導體材料、絕緣體材料、導體材料或上述材料的任意組合。基底200的材質例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。基底200包括單層結構或多層結構。此外，也可使用絕緣層上矽（silicon on insulator，SOI）基底。基底200例如是矽或矽化鍺。

請再參照圖1與圖2A，進行步驟S102，分別在基底200的正面200a與背面200b上形成第一材料層202a與202b。在一實施例中，在基底200的正面200a上形成第一材料層202a的同時，也會在基底200的背面200b上形成第一材料層202b。第一材料層202a、202b的形成方法例如是熱氧化法或化學氣相沉積法。第一材料層202a、202b對於基底200具有第一應力。第一材料層202a、202b可為介電材料、半導體材料或是導體材料。介電材料可包括氧化矽。第一材料層202a、202b例如是氧化矽。第一材料層202a、202b的厚度例如是介於30Å至40Å之間。

然後，請參照圖1與圖2B，進行步驟S104，分別在基底200的正面200a與背面200b的第一材料層202a、202b上，形成第二材料層204a、204b。在一實施例中，在基底200的正面200a的第一材料層202a上形成第二材料層204a的同時，也在基底200的背面200b的第一材料層202b上形成第二材料層204b。第二材料層204a、204b的形成方法例如是熱氧化法或化學氣相沉積法。第二材料層204a、204b的材料與第一材料層202a、202b的材料不同。第二材料層204a、204b對於基底200具有第二應力。第二應力大於第一應力。第二材料層204a、204b可為介電材料、半導體材料或是導體材料。介電材料可包括氮化矽。第二材料層204a、204b例如是氮化矽。第二材料層204a、204b的厚度例如是介於45Å至55Å之間。

請參照圖1、圖2B與圖2C，進行步驟S106，對基底200的背面200b進行移除製程205，以移除位於基底200的背面200b上的第二材料層204b。移除製程205可包括等向性蝕刻或非等向性蝕刻，例如是濕式蝕刻製程。濕式蝕刻製程所使用的溶液包括酸性溶液，例如是熱磷酸、氫氧化銨、過氧化氫、硫酸、鹽酸或其組合。濕式蝕刻製程的製程溫度可為30-60℃。濕式蝕刻製程的蝕刻時間為10秒-30秒。以濕式蝕刻製程來說，濕式蝕刻製程對於第二材料層204b具有良好的選擇性，而且使用設備相對簡單，且具有產量速度快等優點。

請參照圖1與圖2D，進行步驟S108，分別在基底200的正面200a的第二材料層204a上以及基底200的背面200b的第一材料層202b上，形成第三材料層206a、206b。在一實施例中，在基底200的正面200a的第二材料層204a上形成第三材料層206a的同時，也會在基底200的背面200b的第一材料層202b上形成第三材料層206b。第三材料層206a、206b的形成方法例如是熱氧化法或化學氣相沉積法。第三材料層206a、206b的材料與第二材料層204a、204b的材料不同。在一實施例中，第三材料層206a、206b與第一材料層202a、202b可以是相同的材料。第三材料層206a、206b對於基底200具有第三應力。第三材料層206a、206b的第三應力小於第二材料層204a、204b的第二應力。第三材料層206a、206b可為介電材料、半導體材料或是導體材料。第三材料層206a、206b可包括氧化矽。第三材料層206a、206b例如是氧化矽。第三材料層206a、206b的厚度例如是介於50Å至70Å。

請參照圖2D，本發明的半導體元件包括基底200、第一材料層202a、202b、第二材料層204a以及第三材料層206a、206b。基底200的正面上具有第一材料層202a、第二材料層204a與第三材料層206a，其可定義為第一堆疊結構201。第一堆疊結構可做為電荷儲存層或閘間介電層。基底200的背面200b上具有第一材料層202b與第三材料層206b，其可定義為第二堆疊結構203。在一實施例中，第一堆疊結構201可包括氧化層/氮化層/氧化層（Oxide-Nitride-Oxide，ONO）所構成的複合層；第二堆疊結構203可包括氧化層/氧化層結構。第二堆疊結構203可不包括應力大於第一材料層202b的第一應力與第三材料層206b的第三應力的第二材料層204b（圖2B）。第二材料層204a、204b的第二應力大於第一材料層202a、202b的第一應力以及第三材料層206a、206b的第三應力。

請參照圖2B與2D，在以上的實施例中，將基底200的背面200b上的第二材料層204b完全移除，使得基底200的背面200b上實質上不存在應力大於第一應力與第三應力的第二材料層（例如是氮化矽層）。由於留在基底200的背面200b上的第一材料層202b以及第三材料層206b的第一應力以及第二應力較小，因此可以減少或避免基底因為具有較大應力的材料層存在導致基底的翹曲或變形，因此，可以提升後續黃光製程時對準的精確度。

然而，本發明並不以上述為限。在另一實施例中，請參照圖2B，上述移除製程205也可以僅是削減基底200的背面200b上的第二材料層204b的部分厚度，使得基底200的背面200b上還存在厚度較薄的第二材料層204b。在又一實施例中，基底200的正面200a上與背面200b可以形成多層的第二材料層204b，但對基底200的背面200b進行至少一次的移除製程，以移除至少一層的第二材料層204b，使得留在背面200b上的第二材料層204b的層數比留在正面200a上的第二材料層204b的層數還要少至少一層。

本發明之半導體元件及其製造方法，可應用於非揮發性記憶體元件，例如是快閃記憶體元件或氮化層唯讀記憶體元件，但實際上並不以此為限。以下舉具體例來說明之。

圖3是依照本發明的另一實施例所繪示之記憶元件的製造方法之流程圖。圖4A-4F為依照本發明的另一實施例所繪示的記憶元件的製造方法的剖面示意圖。

接下來的實施例中，為將本發明的半導體元件應用在快閃記憶體元件上，圖4A-4F的半導體元件的製造方法所含的基底400、第一材料層402a、402b、第二材料層404a以及第三材料層406a、406b可直接對應於圖2A-2D的半導體元件的製造方法所含的基底200、第一材料層202a、202b、第二材料層204a以及第三材料層206a、206b。因此，於本實施例中基底400、第一材料層402a、402b、第二材料層404a以及第三材料層406a、406b的材料、厚度以及形成方法如同上文中說明的部分所述，故於此不再贅述。

請同時參照圖3與圖4A，進行步驟S300，提供基底400。接著，進行步驟S302，分別於基底400的正面400a上形成介電層408a。在一實施例中，在基底400的正面400a上形成介電層408a時，也會同時在基底400的背面400b上形成介電層408b。介電層408a、408b的形成方法例如是熱氧化法或化學氣相沉積法。介電層408a、408b包括氧化矽、氮化矽、氮氧化矽或是介電常數小於4的低介電常數材料。介電層408a、408b例如是氧化矽層。介電層408a、408b的厚度例如是介於30Å至40Å之間。介電層408a可做為快閃記憶元件的穿隧介電層。

請參照圖3與圖4B，進行步驟S304，分於基底400的正面400a的介電層408a上形成第一導體層410a。第一導體層410a可做為快閃記憶元件的浮置閘極。第一導體層410a的形成方法例如是化學氣相沉積法。第一導體層410a的材料例如是多晶矽、N+摻雜多晶矽、P+摻雜多晶矽、金屬材料或其組合。第一導體層410a的厚度例如是介於1100Å至1250Å之間。

請參照圖3與圖4C，進行步驟S306，於基底400的正面400a的第一導體層410a上形成第一材料層402a，並同時在基底400的背400b的介電層408b上形成第一材料層402b。接著，請參照圖3與圖4D，進行步驟S308，分別於基底400的正面400a與背面400b的第一材料層402a、402b上形成第二材料層404a、404b。

請參照圖3與圖4D-4E，進行步驟S310，對基底400的背面400b進行移除製程405，以移除位於基底400的背面400b的第二材料層404b。移除製程405可包括等向性蝕刻或非等向性蝕刻，例如是濕式蝕刻製程。濕式蝕刻製程所使用的溶液包括酸性溶液，例如是熱磷酸、氫氧化銨、過氧化氫、硫酸、鹽酸或其組合。濕式蝕刻製程的製程溫度可為30℃-60℃。濕式蝕刻製程的蝕刻時間為10秒-30秒。然後，進行步驟S312，分別於基底400的正面400a的第二材料層404a上與基底400的背面400b的第一材料層402a、402b上形成第三材料層406a、406b。基底400的正面400a上的第一材料層402a、第二材料層404a以及第三材料層406a可做為快閃記憶元件的閘間介電層。

請參照圖3與圖4F，進行步驟S314，於基底400的正面400a的第三材料層406a上形成第二導體層412a。第二導體層412a可做為快閃記憶元件的控制閘極。第二導體層412a的形成方法例如是化學氣相沉積法。第二導體層412a的材料例如是多晶矽、N+摻雜多晶矽、P+摻雜多晶矽、金屬材料或其組合。第二導體層412a的厚度例如是介於700Å至800Å之間。

圖5是依照本發明的另一實施例所繪示之記憶元件的製造方法之流程圖。圖6A-6D為依照本發明的另一實施例所繪示的記憶元件的製造方法的剖面示意圖。

接下來的實施例中，為將本發明的半導體元件應用在氮化層唯讀記憶體元件上，圖6A-6D的半導體元件的製造方法所含的基底600、第一材料層602a、602b、第二材料層604a以及第三材料層606a、606b可直接對應於圖2A-2D的半導體元件的製造方法所含的基底200、第一材料層202a、202b、第二材料層204a以及第三材料層206a、206b。因此，於本實施例中基底600、第一材料層602a、602b、第二材料層604a以及第三材料層606a、606b的材料、厚度以及形成方法如同上文中說明的部分所述，故於此不再贅述。

請同時參照圖5與圖6A，進行步驟S500，提供基底600。接著，進行步驟S502，分別於基底600的正面600a與背面600b上形成第一材料層602a、602b。

請同時參照圖5與圖6B-6C，進行步驟S504，分別於基底600的正面600a與背面600b的第一材料層602a、602b上形成第二材料層604a、604b。接著，進行步驟S506，對基底600的背面600b進行移除製程605，以移除位於基底600的背面600b的第二材料層604b。移除製程可包括等向性蝕刻或非等向性蝕刻，例如是濕式蝕刻製程。濕式蝕刻製程所使用的溶液包括酸性溶液，例如是熱磷酸、氫氧化銨、過氧化氫、硫酸、鹽酸或其組合。濕式蝕刻製程的製程溫度可為30-60℃。濕式蝕刻製程的蝕刻時間為10秒-30秒。

然後，請同時參照圖5與圖6C，進行步驟S508，分別於基底600的正面600a的第二材料層604a上與基底600的背面600b的第一材料層602a、602b上形成第三材料層606a、606b。基底600的正面600a上的第一材料層602a、第二材料層604a以及第三材料層606a可做為記憶元件的電荷儲存結構。

請參照圖5與圖6D，進行步驟S510，於基底600的正面600a的第三材料層606a、606b上形成導體層612a。導體層612a可做為記憶元件的控制閘極。導體層612a的形成方法例如是化學氣相沉積法。導體層612a的材料例如是多晶矽、N+摻雜多晶矽、P+摻雜多晶矽、金屬材料或其組合。第二導體層612a、612b的厚度例如是介於700Å至800Å之間。

綜上所述，本發明藉由移除會使基底產生變形的高應力的材料層（位於基底的背面），使基底的背面不存在、或減少對於基底具有相對高應力的材料層，可以減少或避免基底的翹曲或變形，因此，可以改善後續黃光微影製程時晶面的對準精確度。在本發明的半導體元件的製造方法中，僅藉由新增基底背面的移除製程，有效的改善了黃光微影製程的對準精確度，進一步突破黃光微影機台在製程中的對準極限，對於半導體元件的良率與製作成本有相當大的改善。本發明的半導體元件的製造方法不需大幅改變製作工序，故可以相當輕易的使用在任何半導體元件的製造方法，且減輕製作成本，有效提升本發明的產業競爭力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

200、400、600‧‧‧基底
200a、400a、600a‧‧‧正面
200b、400a、600a‧‧‧背面
201‧‧‧第一堆疊結構
202a、202b、402a、402b、602a、602b‧‧‧第一材料層
203‧‧‧第二堆疊結構
204a、204b、404a、404b、604a、604b‧‧‧第二材料層
205、405、605‧‧‧移除製程
206a、206b、406a、406b、606a、606b‧‧‧第三材料層
408a、408b‧‧‧介電層
410a‧‧‧第一導體層
412a、612a‧‧‧第二導體層
S100、S102、S104、S106、S108、S300、S302、S304、S306、S308、S310、S312、S314、S500、S502、S504、S506、S508、S510‧‧‧步驟

圖1是依照本發明的一實施例所繪示之半導體元件的製造方法之流程圖。 圖2A-2D為依照本發明的一實施例所繪示的半導體元件的製造方法的剖面示意圖。 圖3是依照本發明的一實施例所繪示之記憶元件的製造方法之流程圖。 圖4A-4F為依照本發明的一實施例所繪示的記憶元件的製造方法的剖面示意圖。 圖5是依照本發明的另一實施例所繪示之記憶元件的製造方法之流程圖。 圖6A-6D為依照本發明的另一實施例所繪示的記憶元件的製造方法的剖面示意圖。

S100、S102、S104、S106、S108‧‧‧步驟

Claims (10)

1. 一種半導體元件的製造方法，包括：提供基底，所述基底具有正面與背面；分別在所述基底的所述正面與所述背面上形成第一材料層，且所述第一材料層對於所述基底具有第一應力；分別在所述基底的所述正面與所述背面的所述第一材料層上形成第二材料層，且所述第二材料層對於所述基底具有第二應力；對所述基底的所述背面進行移除製程，以移除位於所述背面上的所述第二材料層；以及分別在所述正面的所述第二材料層與所述背面的所述第一材料層上形成第三材料層，且所述第三材料層對於所述基底具有第三應力，其中所述第二應力大於所述第一應力與所述第三應力。
2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述第二材料層與所述第一材料不同，且與所述第三材料不同。
3. 如申請專利範圍第2項所述的半導體元件的製造方法，其中所述第一材料層與所述第三材料層的材料包括氧化矽；所述第二材料層的材料包括氮化矽。
4. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述移除製程包括濕式蝕刻製程。
5. 如申請專利範圍第1項所述的半導體元件的製造方法， 更包括在所述基底的所述正面的所述第三材料層上形成導體層。
6. 如申請專利範圍第1項所述的半導體元件的製造方法，更包括：在形成所述第一材料層之前，在所述基底的所述正面上形成介電層以及第一導體層；以及在所述基底的所述正面的所述第三材料層上形成第二導體層。
7. 一種半導體元件，包括：半導體基底，所述半導體基底具有正面與背面；第一材料層，分別位於所述正面與所述背面上，且所述第一材料層對於所述半導體基底具有第一應力；第二材料層，位於所述正面的所述第一材料層上，且所述第二材料層對於所述半導體基底具有第二應力；以及第三材料層，分別位於所述正面的所述第二材料層與所述背面的所述第一材料層上，且所述第三材料層對於所述半導體基底具有第三應力，其中所述第二應力大於所述第一應力與所述第三應力，且在所述背面上實質上不存在應力大於所述第一應力與所述第三應力的材料層。
8. 如申請專利範圍第7項所述的半導體元件，其中所述第一材料層與所述第三材料層的材料包括氧化矽；所述第二材料層的材料包括氮化矽。
9. 如申請專利範圍第7項所述的半導體元件，更包括：導體層，位在所述半導體基底的所述正面的所述第三材料層上。
10. 如申請專利範圍第7項所述的半導體元件，更包括：介電層，位在所述半導體基底的所述正面上；第一導體層，位在所述半導體基底的所述正面的所述介電層與所述第一材料層之間；以及第二導體層，位在所述半導體基底的所述正面的所述第三材料層上。