TWI502642B - Dry etching method - Google Patents
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Description
本發明係關於一種形成於基板上之立體的三維構造元件之矽層之乾式蝕刻。
半導體元件之高積體化正逐年發展。在此之前，為了增加積體度，而必須增加於每單位表面積上進行積體之半導體元件之數量，因此用以使電路線寬變細之微細加工技術取得了進展。然而，指出若元件之微細化過度發展，則會增加誤動作。
因此，近年來，嘗試開發相對於基板面不僅沿平行方向而且向垂直方向上排列元件之三維構造半導體元件(專利文獻1)。不僅如先前般相對於基板面沿平行方向形成元件，而且於單晶矽等基板面上使矽電極與絕緣體之膜交替地成膜多層，並藉由反應性離子蝕刻等各向異性製程形成多個貫通所獲得之積層膜之20~200nm左右之微細之孔或溝槽，進而，對顯露於上述孔或溝槽之內側面之特定層(例如矽電極層)之形狀進行加工，藉此形成相對於基板面亦向垂直方向上排列有半導體元件之立體的三維構造元件。例如，報告有如下方法：於大容量記憶體BiCS(Bit-Cost Scalable，低成本三維層疊技術)之製造中，藉由BiCS記憶體電洞蝕刻，對相對於Si電極層與氧化矽絕緣層貫通之孔進行電漿蝕刻(非專利文獻1)。
於為了賦予作為電容器或電晶體之功能性而對上述顯露
於孔或溝槽之內側面之特定層進行加工時，必需進行蝕刻處理。作為該蝕刻處理，使用有濕式蝕刻(wet etching)法或乾式蝕刻(dry etching)法，該濕式蝕刻法係使用具有與該特定層之選擇性反應特性之化學品進行去除，該乾式蝕刻法係使用具有與該特定層之選擇性反應特性之氣體進行去除。
於藉由乾式蝕刻法對顯露於微細之孔之內側面之矽層進行蝕刻時，由於必需相對於基板面而沿平行方向進行蝕刻，故而使用能進行各向同性蝕刻之ClF3
或XeF2
氣體(非專利文獻2)。
專利文獻1：日本專利特開2010-225694號公報
非專利文獻1：市川尚志，東芝評論，vol. 66, No. 5 (2011)
非專利文獻2：Gregory T.A.Kovacs, Proceedings of the IEEE, vol. 86(8), pp 1536-1551, 1998
於如非專利文獻1所示之先前之三維構造半導體元件之製造中，由於藉由蝕刻處理進行形狀加工之複數個特定層存在於上述孔內或溝槽內之不同深度，故而孔徑或溝槽之寬度越微細，則被蝕刻之特定層之蝕刻深度越會於每層中存在差異，從而相對於孔或溝槽之深度方向無法獲得蝕刻
深度之均一性(以下，稱作「蝕刻深度之均一性」)之傾向較高，其成為引起元件性能惡化之原因之一。
因此，期持在顯露於上述孔或溝槽之內側面之特定層之蝕刻處理中，蝕刻深度不依賴於上述孔或溝槽之深度方向之蝕刻方法。
本發明之目的在於提供一種蝕刻方法，其係於作為顯露於上述孔或溝槽之內側面之特定層之矽層之蝕刻中，可抑制蝕刻深度相對於上述孔或溝槽之深度方向之不均一化。
本發明者等人反覆進行銳意研究後，發現藉由將於選自ClF3
、BrF5
、BrF3
、IF7
、IF5
中之至少1種氣體中混合F2
而成之氣體用作蝕刻氣體，而可抑制顯露於上述孔或溝槽之內側面之矽層之蝕刻深度相對於上述孔或溝槽內之深度方向之不均一化，從而完成了本發明。
即，本發明提供一種乾式蝕刻方法，其係於形成於基板上之具有積層有矽層與絕緣層之層狀構造之積層膜上，使用蝕刻氣體對顯露於在基板面上沿垂直方向形成之孔或溝槽之內側面之矽層進行蝕刻者；其特徵在於：作為蝕刻氣體，使用含有選自ClF3
、BrF5
、BrF3
、IF7
、IF5
中之至少1種氣體及F2
之氣體。
上述蝕刻氣體中所含有之ClF3
、BrF5
、BrF3
、IF7
、IF5
或F2
之分壓分別較佳為1 Pa以上2000 Pa以下。上述蝕刻氣體中亦可進而含有選自N2
、He、Ar中之至少1種氣體。又，較佳為使上述蝕刻氣體接觸於溫度為-30℃以上100℃以下
之基板。
於形成於基板上之具有積層有矽層與絕緣層之層狀構造之積層膜上，藉由本發明之乾式蝕刻方法對顯露於在基板面上沿垂直方向形成之孔或溝槽之內側面之矽層進行蝕刻處理，藉此可抑制矽層之蝕刻深度相對於該孔或溝槽之深度方向之不均一化
作為本發明中之乾式蝕刻方法之處理對象，係於形成於基板上之具有積層有矽層與絕緣層之層狀構造之積層膜上，顯露於在基板面上沿垂直方向形成之孔或溝槽之內側面之矽層。
作為矽層，可列舉包含非晶矽膜、多晶矽膜、單晶矽膜等之矽層。
作為絕緣膜，可列舉包含氧化矽膜、氮化矽膜、氮化鈦膜等之絕緣膜。
於本發明之乾式蝕刻方法中，作為蝕刻氣體，使用含有選自ClF3
、BrF5
、BrF3
、IF7
、IF5
中之至少1種之鹵間化合物(interhalogen)及F2
之氣體。將該蝕刻氣體導入至於內部設置有基板之反應室內，並使其接觸於形成於該基板上之孔或溝槽。
接觸之蝕刻氣體中之ClF3
、BrF5
、BrF3
、IF7
、IF5
、F2
之分壓分別較佳為1 Pa以上2000 Pa以下，關於蝕刻深度之均一性，為了獲得更高之效果，進而特佳為5 Pa以上1000 Pa以下。
上述蝕刻氣體中，除了ClF3
、BrF5
、BrF3
、IF7
、IF5
及F2
以外，亦可進而含有選自N2
、He、Ar中之至少1種之稀釋氣體。含有之N2
、He、Ar之分壓並無特別限定，但若考慮通常之反應室之氣密性，則較理想的是不成為如蝕刻氣體之全壓超過大氣壓之條件。
關於蝕刻氣體中所含有之氣體成分，既可分別獨立地導入至反應室內，或者亦可預先調整為混合氣體後而導入至反應室內。
關於蝕刻深度之均一性，於獲得更高之效果、及更大之蝕刻速度之方面，特佳為使上述蝕刻氣體接觸於上述矽層時之基板溫度較佳為-30℃以上100℃以下，更佳為-20℃以上80℃以下，進而較佳為0℃以上50℃以下。
相對於基板之蝕刻對象面之每單位面積之上述蝕刻氣體中所包含之含有F原子之氣體成分之總流量較理想的是將分子中之F原子之數量換算成F2
而為0.3sccm/cm2
以上。若未達0.3sccm/cm2
，則有蝕刻深度之均一性惡化之虞。若為0.3sccm/cm2
以上，則蝕刻深度之均一性良好，但就蝕刻氣體之消耗效率之觀點而言，較理想的是2000sccm/cm2
以下。
於形成於基板上之三維構造之半導體元件中，藉由反應性離子蝕刻等方法而在基板面上沿垂直方向形成之孔之直徑或溝槽之寬度為10nm以上500nm以下之程度。藉由顯露於所形成之孔之內面之矽層與絕緣層之積層構造發揮作為電容器或電晶體之功能，而可形成積體密度更高之半導
體元件。
若考慮元件製造製程之效率，則蝕刻時間較佳為30分鐘以內。此處，所謂蝕刻時間，係指於進行蝕刻處理之在內部設置有基板之處理室之內部導入蝕刻氣體，其後，為了結束該蝕刻處理而藉由真空泵等排出該處理室內之蝕刻氣體為止之時間。
矽層之蝕刻深度並無特別限定，於三維構造之半導體元件之形成中，為了使接下來之成膜步驟中之製程特性良好，較佳為5nm以上90nm以下。又，各層之蝕刻深度係相對於孔或溝槽之深度方向，差異越小則元件特性越良好。
[實施例1~32]
圖1係蝕刻試驗中所使用之蝕刻裝置之概略系統圖。反應室1中具備用以支撐試樣7之載物台5。載物台5中具備可調整載物台之溫度之載物台溫度調整器6。於反應室1上連接有用以導入氣體之氣體配管41及用以排出氣體之氣體配管42。鹵間化合物供給系統21、F2
供給系統22及稀釋氣體供給系統23係分別經由閥門31、閥門32及閥門33而連接於氣體配管41。真空泵8係為了排出氣體而經由閥門33連接於氣體配管42。反應室1內部之壓力係基於反應室1附設之壓力計(圖中省略)之指示值，藉由閥門33而控制。
圖2係本試驗中所使用之試樣7之剖面之模式圖。試樣7係於積層膜中沿基板面垂直方向至氮化矽膜12為止形成特
定之直徑D之孔13而成者，該積層膜係於20mm見方(基板表面積為4cm2
)且板厚為0.1mm之形狀之矽基板11上使氮化矽膜12成膜30nm，進而，於其上使氧化矽膜9與多晶矽膜10分別以30nm之厚度交替地成膜共計16層而成。孔13係於矽基板面上以縱橫400nm間隔均等地形成。
繼而，對蝕刻操作方法進行說明。於載物台5上設置試樣7，並將反應室1及氣體配管41、42真空置換至未達10Pa之後，將載物台5之溫度設定為特定值。確認載物台5之溫度達到特定值之後，打開閥門31、32、33，而自鹵間化合物供給系統21、F2
供給系統22及稀釋氣體供給系統23分別供給特定流量之氣體，藉此自氣體配管41將蝕刻氣體導入至反應室1。又，藉由將蝕刻氣體中所含有之鹵間化合物、F2
、稀釋氣體之流量比與反應室1內部之壓力設定為特定之值，而使蝕刻氣體中所含有之鹵間化合物、F2
、稀釋氣體分別成為目標之分壓。於此情形時，根據蝕刻氣體總流量、各分壓、及試樣7之基板表面積，將該基板之蝕刻對象面之每單位面積的蝕刻氣體中所包含之含有F原子之氣體成分之總流量換算成F2
而算出。
於導入蝕刻氣體並經過特定時間(蝕刻時間)後，停止蝕刻氣體之導入，對反應室1內部進行真空置換，其後取出試樣7對孔之剖面形狀進行SEM(Scanning Electron Microscope，掃描電子顯微鏡)觀察。
關於本試驗中之矽之蝕刻形態，藉由剖面SEM觀察對同一孔內之16層之壁面之各多晶矽層之蝕刻深度t進行測
定，求出該蝕刻深度t之平均值tA及標準偏差σ，並求出σ/tA，藉此評價蝕刻深度相對於孔之深度方向之均一性。
多晶矽層之蝕刻深度t係示於以剖面模式性地表示位於孔13之側面中之多晶矽層之蝕刻後之狀態之圖3中。多晶矽層係上下由氧化矽膜9夾持並積層多晶矽膜10而形成，藉由蝕刻使孔13之側面之多晶矽層之部分成為凹狀。此時，孔之側面之未被蝕刻之面即氧化矽膜9之層之面(相當於與蝕刻前之多晶矽膜10之層之面相同之位置)與凹陷之多晶矽膜10之層之面之距離為蝕刻深度t。
將實施例1~32中之蝕刻條件及其結果示於表1。
於實施例1~5中，設為如下條件：將基板溫度設為20℃，使用ClF3
作為鹵間化合物，使用N2
作為稀釋氣體，且將F2
之分壓固定為10Pa，在該條件下使ClF3
與N2
之分壓及蝕刻時間變為表1中記載之值而進行蝕刻試驗。試樣之孔13之直徑D為100nm，蝕刻氣體之總流量為5000sccm。
於實施例6~9中，設為如下條件：將基板溫度設為20℃，使用ClF3
作為鹵間化合物，使用N2
作為稀釋氣體，且將ClF3
之分壓固定為10Pa，在該條件下使F2
與N2
之分壓及蝕刻時間變為表1中記載之值而進行蝕刻試驗。試樣之孔13之直徑D為100nm，蝕刻氣體之總流量為5000sccm。
於實施例10~14中，設為如下條件：使用ClF3
作為鹵間化合物，使用N2
作為稀釋氣體，且將ClF3
與F2
之分壓分別固定為10Pa，將N2
之分壓固定為980Pa，將蝕刻氣體之全壓固定為1000Pa，在該條件下使基板溫度及蝕刻時間變
為表1中記載之值而進行蝕刻試驗。試樣之孔13之直徑D為100nm，蝕刻氣體之總流量為5000sccm。
於實施例15~19中，設為如下條件：將基板溫度設為20℃，將蝕刻時間設為3min，使用BrF3
、BrF5
、IF5
、IF7
、或ClF3
與IF7
之混合氣體作為鹵間化合物，使用N2
作為稀釋氣體，且將BrF3
、BrF5
、IF5
、IF7
、ClF3
之各分壓與F2
之分壓分別固定為10Pa，在該條件下使N2
之分壓變為表1中記載之值而進行蝕刻試驗。試樣之孔13之直徑D為100nm，蝕刻氣體之總流量為5000sccm。
於實施例20、21中，設為如下條件：將基板溫度設為20℃，將蝕刻時間設為3min，使用ClF3
作為鹵間化合物，且將ClF3
與F2
之分壓分別固定為10Pa，將蝕刻氣體之全壓固定為4990Pa，在該條件下將稀釋氣體變為Ar或He而進行蝕刻試驗。試樣之孔13之直徑D為100nm，蝕刻氣體之總流量為5000sccm。
於實施例22、23中，設為如下條件：將基板溫度設為20℃，將蝕刻時間設為3min，使用ClF3
作為鹵間化合物，使用N2
作為稀釋氣體，且將ClF3
與F2
之分壓分別固定為10Pa，將蝕刻氣體之全壓固定為1000Pa，在該條件下將試樣之孔13之直徑D變為30nm或200nm而進行蝕刻試驗。蝕刻氣體之總流量為5000sccm。
於實施例24~26中，設為如下條件：將基板溫度設為20℃，使用ClF3
作為鹵間化合物，使用N2
作為稀釋氣體，且將ClF3
與F2
之分壓分別固定為10Pa，在該條件下使稀釋
氣體之分壓與蝕刻時間變為表1中記載之值而進行蝕刻試驗。試樣之孔13之直徑D為100nm，蝕刻氣體之總流量為5000sccm。
於實施例27中，除了將ClF3
之壓力設為0.5Pa以外，以與實施例2相同之條件進行蝕刻試驗。
於實施例28中，除了將F2
之壓力設為0.5Pa以外，以與實施例6相同之條件進行蝕刻試驗。
於實施例29中，除了不使用稀釋氣體並將蝕刻時間設為1min以外，以與實施例1相同之條件進行蝕刻試驗。
於實施例30中，除了藉由將稀釋氣體N2
之分壓設為100000Pa而將蝕刻氣體中所包含之含有F原子之氣體成分之總流量之F2
換算值設為0.3sccm/cm2
，且將蝕刻時間設為20分鐘以外，以與實施例1相同之條件進行蝕刻試驗。
於實施例31中，除了藉由將蝕刻氣體之總流量設為10000sccm而將蝕刻氣體中所包含之含有F原子之氣體成分之總流量之F2
換算值設為3387.5sccm/cm2
以外，以與實施例4相同之條件進行蝕刻試驗。
於實施例32中，除了藉由將蝕刻氣體之總流量設為30000sccm而將蝕刻氣體中所包含之含有F原子之氣體成分之總流量之F2
換算值設為10162.5sccm/cm2
以外，以與實施例4相同之條件進行蝕刻試驗。
其結果為，雖於實施例間平均蝕刻深度tA不同，但於任一實施例中均係若σ/tA為20%以內則蝕刻深度之均一性良好。
[比較例1~6]
將比較例1~6中之蝕刻條件及其結果示於表2。
於本比較例1中，除了將F2
分壓設為0 Pa以外，以與實施例1相同之條件進行蝕刻試驗。
於本比較例2中，除了將ClF3
分壓設為0 Pa以外，以與實施例7相同之條件進行蝕刻試驗。
於本比較例3中，除了將F2
分壓設為0 Pa，進而不使用稀
釋氣體以外，以與實施例3相同之條件進行蝕刻試驗。
於本比較例4中，除了將F2
分壓設為0 Pa以外，以與實施例3相同之條件進行蝕刻試驗。
於本比較例5中，除了將F2
分壓設為0 Pa以外，以與實施例5相同之條件進行蝕刻試驗。
於本比較例6中，除了將ClF3
分壓設為0 Pa以外，以與實施例9相同之條件進行蝕刻試驗。
其結果為，σ/tA均超過20%，從而蝕刻深度之均一性不良。
如上所述，根據本發明之乾式蝕刻方法，可抑制矽層之乾式蝕刻深度之不均一化。
基於具體之實施例對本發明進行了說明，但本發明並不限定於上述實施例，可於不脫離其主旨之範圍內包含各種變形、變更。
本發明係於在包含矽層之層狀構造中形成有孔或溝槽之半導體之製造中，對形成為了增加積體度而相對於基板面不僅沿平行方向而且向垂直方向上排列半導體元件之三維構造元件有效。
1‧‧‧反應室
5‧‧‧載物台
6‧‧‧載物台溫度調整器
7‧‧‧試樣
8‧‧‧真空泵
9‧‧‧氧化矽膜
10‧‧‧多晶矽膜
11‧‧‧矽基板
12‧‧‧氮化矽膜
13‧‧‧孔
21‧‧‧鹵間化合物供給系統
22‧‧‧F2
供給系統
23‧‧‧稀釋氣體供給系統
31‧‧‧閥門
32‧‧‧閥門
33‧‧‧閥門
41‧‧‧氣體配管
42‧‧‧氣體配管
圖1係蝕刻反應裝置之概略系統圖。
圖2係蝕刻前之試樣之剖面模式圖。
圖3係將蝕刻後之試樣之凹部放大之剖面模式圖。
1‧‧‧反應室
5‧‧‧載物台
6‧‧‧載物台溫度調整器
7‧‧‧試樣
8‧‧‧真空泵
21‧‧‧鹵間化合物供給系統
22‧‧‧F2
供給系統
23‧‧‧稀釋氣體供給系統
31‧‧‧閥門
32‧‧‧閥門
33‧‧‧閥門
41‧‧‧氣體配管
42‧‧‧氣體配管
Claims (5)
- 一種乾式蝕刻方法，其係於形成於基板上之具有複數積層有矽層與絕緣層之層狀構造之積層膜上，使用蝕刻氣體對顯露於在基板面上沿垂直方向形成之孔或溝槽之內側面之複數之矽層進行蝕刻者；其特徵在於：作為蝕刻氣體，使用含有選自ClF3 、BrF5 、BrF3 、IF7 及IF5 中之至少1種氣體及F2 之氣體。
- 如請求項1之乾式蝕刻方法，其中蝕刻氣體中所含有之ClF3 、BrF5 、BrF3 、IF7 、IF5 、或F2 之分壓分別為1Pa以上2000Pa以下。
- 如請求項1之乾式蝕刻方法，其中於上述蝕刻氣體中進而含有選自N2 、He、Ar中之至少1種氣體。
- 如請求項2之乾式蝕刻方法，其中於上述蝕刻氣體中進而含有選自N2 、He、Ar中之至少1種氣體。
- 如請求項1至4中任一項之乾式蝕刻方法，其中使上述蝕刻氣體接觸於溫度為-30℃以上100℃以下之基板。
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| JP6971823B2 (ja) * | 2017-12-13 | 2021-11-24 | 東京エレクトロン株式会社 | シリコン含有膜のエッチング方法、コンピュータ記憶媒体、及びシリコン含有膜のエッチング装置 |
| US11594429B2 (en) * | 2018-03-16 | 2023-02-28 | Lam Research Corporation | Plasma etching chemistries of high aspect ratio features in dielectrics |
| US11447697B2 (en) * | 2018-03-29 | 2022-09-20 | Central Glass Company, Limited | Substrate processing gas, storage container, and substrate processing method |
| JP7072440B2 (ja) * | 2018-05-16 | 2022-05-20 | 東京エレクトロン株式会社 | シリコン含有膜のエッチング方法、コンピュータ記憶媒体、及びシリコン含有膜のエッチング装置 |
| JP7174180B2 (ja) * | 2018-05-16 | 2022-11-17 | 東京エレクトロン株式会社 | シリコン含有膜のエッチング方法、コンピュータ記憶媒体、及びシリコン含有膜のエッチング装置 |
| JP2020068221A (ja) * | 2018-10-22 | 2020-04-30 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
| CN115376910B (zh) * | 2022-09-06 | 2023-06-13 | 兰州大学 | 一种制备平行斜刻凹槽图形化硅衬底的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020195423A1 (en) * | 1999-10-26 | 2002-12-26 | Reflectivity, Inc. | Method for vapor phase etching of silicon |
| JP2010177652A (ja) * | 2009-02-02 | 2010-08-12 | Toshiba Corp | 半導体装置の製造方法 |
| JP2010225694A (ja) * | 2009-03-19 | 2010-10-07 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4310380A (en) * | 1980-04-07 | 1982-01-12 | Bell Telephone Laboratories, Incorporated | Plasma etching of silicon |
| US5624582A (en) * | 1993-01-21 | 1997-04-29 | Vlsi Technology, Inc. | Optimization of dry etching through the control of helium backside pressure |
| TW498440B (en) * | 1998-03-30 | 2002-08-11 | Hitachi Ltd | Manufacture method of semiconductor device |
| AU2002303842A1 (en) * | 2001-05-22 | 2002-12-03 | Reflectivity, Inc. | A method for making a micromechanical device by removing a sacrificial layer with multiple sequential etchants |
| JP4446202B2 (ja) | 2006-09-22 | 2010-04-07 | エルピーダメモリ株式会社 | 半導体装置及び半導体装置の製造方法 |
| US8278725B2 (en) | 2006-11-10 | 2012-10-02 | Agency For Science, Technology And Research | Micromechanical structure and a method of fabricating a micromechanical structure |
| JP2010010596A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4968861B2 (ja) | 2009-03-19 | 2012-07-04 | 東京エレクトロン株式会社 | 基板のエッチング方法及びシステム |
| JP2011060958A (ja) * | 2009-09-09 | 2011-03-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP6080166B2 (ja) * | 2011-08-25 | 2017-02-15 | 株式会社Ｓｃｒｅｅｎホールディングス | パターン形成方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020195423A1 (en) * | 1999-10-26 | 2002-12-26 | Reflectivity, Inc. | Method for vapor phase etching of silicon |
| JP2010177652A (ja) * | 2009-02-02 | 2010-08-12 | Toshiba Corp | 半導体装置の製造方法 |
| JP2010225694A (ja) * | 2009-03-19 | 2010-10-07 | Toshiba Corp | 半導体装置及びその製造方法 |
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