CN113571526A - 半导体存储装置 - Google Patents
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Abstract
实施方式提供一种能够抑制半导体基板的晶体缺陷的半导体存储装置。本实施方式的半导体存储装置具备基板。第一层叠体设于基板的上方，交替地层叠多个第一绝缘层与多个导电层而构成。第一层叠体在其侧部构成为阶梯状。多个柱状部贯通第一层叠体而设置。第二层叠体以与第一层叠体的侧部对置的方式设于基板的外缘部，交替地层叠多个第一绝缘层与多个导电层而构成。第二层叠体在与第一层叠体对置的侧部构成为阶梯状。在从第一层叠体的层叠方向观察时，多个第一狭缝在第一及第二层叠体的排列方向上设于第一及第二层叠体。多个第一狭缝贯通第一及第二层叠体。
Description
相关申请
本申请享受以日本专利申请2020－79270号(申请日：2020年4月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及半导体存储装置。
背景技术
近年来，开发了具有三维地配置了存储单元的立体型存储单元阵列的半导体存储装置。在这样的半导体存储装置中，可知在存储单元阵列与其周边区域(切口区域)之间的基板容易产生晶体缺陷。
发明内容
实施方式提供一种能够抑制半导体基板的晶体缺陷的半导体存储装置。
本实施方式的半导体存储装置具备基板。第一层叠体设于基板的上方，交替地层叠多个第一绝缘层与多个导电层而构成。第一层叠体在其侧部构成为阶梯状。多个柱状部贯通第一层叠体而设置。第二层叠体以与第一层叠体的侧部对置的方式设于基板的外缘部，交替地层叠多个第一绝缘层与多个导电层而构成。第二层叠体在与第一层叠体对置的侧部构成为阶梯状。在从第一层叠体的层叠方向观察时，多个第一狭缝在第一及第二层叠体的排列方向上设于第一及第二层叠体。多个第一狭缝贯通第一及第二层叠体。
附图说明
图1是表示第一实施方式的半导体存储装置的构成的一个例子的立体图。
图2是表示柱状部的构成的一个例子的剖面图。
图3是表示柱状部的构成的一个例子的俯视图。
图4是表示第一实施方式的半导体存储装置的构成的一个例子的俯视图。
图5是表示图4的框B1内的构成的俯视图。
图6是沿着图5的6－6线的剖面图。
图7是沿着图5的7－7线的剖面图。
图8是表示第二实施方式的半导体存储装置的构成的一个例子的剖面图。
图9是表示第三实施方式的半导体存储装置的构成的一个例子的俯视图。
图10是沿着图9的10－10线的剖面图。
图11是表示第四实施方式的半导体存储装置的构成的一个例子的俯视图。
图12是沿着图11的12－12线的剖面图。
图13是沿着图11的13－13线的剖面图。
图14是表示第五实施方式的半导体存储装置的构成的一个例子的俯视图。
图15是沿着图14的15－15线的剖面图。
附图标记说明
100半导体存储装置，1基体部，2层叠体，CL柱状部，ST、ST2狭缝，10基板，11绝缘膜，12导电膜，13半导体层，RMC单元区域，KRF切口区域，2d_1～2d_3虚设层叠体，2d_4绝缘膜
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体基板的上下方向表示将设置有半导体元件的面设为上的情况下的相对方向，有时与按照重力加速度的上下方向不同。附图是模式性或概念性的，各部分的比率等并不一定与现实相同。在说明书与附图中，对于已出现的附图，对与上述的要素相同的要素标注相同的附图标记并适当省略详细的说明。
(第一实施方式)
图1是表示第一实施方式的半导体存储装置的构成的一个例子的立体图。半导体存储装置100例如可以是具有三维地配置了存储单元的立体型存储单元阵列MCA的NAND型闪存。在本实施方式中，将层叠体2的层叠方向设为Z方向。将与Z方向交叉(例如正交)的一个方向设为Y方向。将分别与Z及Y方向交叉(例如正交)的方向设为X方向。
半导体存储装置100包括基体部1、层叠体2、以及多个柱状部CL。
基体部1包括基板10、绝缘膜11、导电膜12以及半导体层13。绝缘膜11设于基板10上。导电膜12设于绝缘膜11上。半导体层13设于导电膜12上。基板10为半导体基板、例如p型硅基板。在基板10的表面区域例如设有元件分离区域10i。元件分离区域10i例如是包含硅氧化物的绝缘区域，在基板10的表面区域划分有源区AA。在有源区AA设置晶体管Tr的源极以及漏极区域。晶体管Tr构成非易失性存储器的周边电路(例如CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)电路)。绝缘膜11例如包含硅氧化物(SiO2)，将晶体管Tr绝缘。在绝缘膜11内设有布线11a。布线11a是与晶体管Tr电连接的布线。导电膜12包含导电性金属、例如钨(W)。半导体层13例如包含硅。硅的导电型例如为n型。半导体层13的一部分也可以包含未掺杂的硅。
层叠体2处于基板10的上方，相对于半导体层13位于Z方向。层叠体2是沿Z方向交替地层叠多个导电层21以及多个绝缘层22而构成的。导电层21包含导电性金属、例如钨。绝缘层22例如包含硅氧化物。绝缘层22将导电层21彼此绝缘。导电层21以及绝缘层22各自的层叠数是任意的。绝缘层22例如也可以是气隙。在层叠体2与半导体层13之间例如设有绝缘膜2g。绝缘膜2g例如包含硅氧化物(SiO2)。绝缘膜2g也可以包含相对介电常数比硅氧化物的相对介电常数高的高电介质。高电介质例如为金属氧化物。
导电层21至少包括一个源极侧选择栅极SGS、多个字线WL、以及至少一个漏极侧选择栅极SGD。源极侧选择栅极SGS是源极侧选择晶体管STS的栅极电极。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设于层叠体2的下部区域。漏极侧选择栅极SGD设于层叠体2的上部区域。下部区域是指层叠体2的靠近基体部1的一侧的区域，上部区域是指层叠体2的远离基体部1的一侧的区域。字线WL设于源极侧选择栅极SGS与漏极侧选择栅极SGD之间。
多个绝缘层22中的将源极侧选择栅极SGS与字线WL绝缘的绝缘层22的Z方向的厚度例如也可以比将字线WL与字线WL绝缘的绝缘层22的Z轴方向的厚度厚。而且，也可以在最远离基体部1的最上层的绝缘层22之上设置覆盖绝缘膜。覆盖绝缘膜例如包含硅氧化物。
半导体存储装置100具有在源极侧选择晶体管STS与漏极侧选择晶体管STD之间串联连接的多个存储单元MC。源极侧选择晶体管STS、存储单元MC以及漏极侧选择晶体管STD串联连接的构造被称作“存储串”或“NAND串”。存储串例如经由接触件Cb而与位线BL连接。位线BL设于层叠体2的上方，并沿Y方向延伸。
在层叠体2内分别设有多个深的狭缝ST以及多个浅的狭缝SHE。另外，“狭缝”表示包含槽以及埋入该槽内的导电体和/或绝缘体的部分。深的狭缝ST沿X方向延伸，从层叠体2的上端到基体部1贯通层叠体2，并设于层叠体2内。虽然在图1中并未图示，但在深的狭缝ST内例如填充有氧化硅膜等绝缘物。或者，在深的狭缝ST内填充有通过绝缘物与层叠体2电绝缘、并且与半导体层13电连接的导电体。即，绝缘物覆盖狭缝ST的内侧面，进而在绝缘物的内侧埋入导电体。在该导电体中，例如使用钨等低电阻金属。导电体在狭缝ST内与半导体层13连接。浅的狭缝SHE沿X方向延伸，从层叠体2的上端设置到层叠体2的中途。在浅的狭缝SHE内例如填充有氧化硅膜等绝缘物。
这样，本实施方式的半导体存储装置100具有存储单元阵列MCA、以及位于存储单元阵列MCA的下方的周边电路(CMOS电路)。位于存储单元阵列MCA与周边电路之间的半导体层13作为存储单元阵列MCA的源极层而发挥功能。
图2是表示柱状部CL的构成的一个例子的剖面图。多个柱状部CL分别设于存储器孔MH内，该存储器孔MH在层叠体2内以贯通层叠体2的方式设置。存储器孔MH沿Z方向从层叠体2的上端贯通层叠体2，遍及层叠体2内以及半导体层13内而设置。多个柱状部CL分别包含半导体主体210、存储器膜220以及芯层230。半导体主体210与半导体层13电连接。存储器膜220在半导体主体210与导电层21之间具有电荷捕获部。从后述的各指状件(finger)分别各选择一个的多个柱状部CL经由接触件Cb而与一根位线BL共同连接。柱状部CL例如分别设于存储单元阵列区域。
图3是表示柱状部CL的构成的一个例子的俯视图。X－Y平面上的存储器孔MH的形状例如为圆或者椭圆。在导电层21与绝缘层22之间也可以设有构成存储器膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为硅氧化物膜或者金属氧化物膜。金属氧化物的一个例子为铝氧化物。在导电层21与绝缘层22之间以及导电层21与存储器膜220之间也可以设有阻挡膜21b。阻挡膜21b例如在导电层21为钨的情况下，例如可选择氮化钛与钛的层叠构造膜。阻挡绝缘膜21a抑制电荷从导电层21向存储器膜220侧的反向隧道效应(backtunneling)。阻挡膜21b提高导电层21与阻挡绝缘膜21a的紧贴性。
半导体主体210的形状例如为具有底的筒状。半导体主体210例如包含硅。硅例如为使非晶硅结晶而得的多晶硅。半导体主体210例如为未掺杂硅。另外，半导体主体210也可以是p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC以及源极侧选择晶体管STS各自的沟道。
存储器膜220的阻挡绝缘膜21a以外的部分设于存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的导电层21之间具有存储区域，并在Z方向上层叠。存储器膜220例如包括覆盖绝缘膜221、电荷捕获膜222以及隧道绝缘膜223。半导体主体210、电荷捕获膜222以及隧道绝缘膜223分别沿Z方向延伸。
覆盖绝缘膜221设于绝缘层22与电荷捕获膜222之间。覆盖绝缘膜221例如包含硅氧化物。覆盖绝缘膜221在将牺牲膜(未图示)替换为导电层21时(替换工序)，以使电荷捕获膜222不被蚀刻的方式进行保护。覆盖绝缘膜221也可以在替换工序中从导电层21与存储器膜220之间去除。在该情况下，如图2以及图3所示，在导电层21与电荷捕获膜222之间例如设置阻挡绝缘膜21a。另外，在导电层21的形成中未利用替换工序的情况下，也可以没有覆盖绝缘膜221。
电荷捕获膜222设于阻挡绝缘膜21a以及覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如包含硅氮化物，在膜中具有捕获电荷的捕获位点。电荷捕获膜222中的被夹在成为字线WL的导电层21与半导体主体210之间的部分构成存储单元MC的存储区域，作为电荷捕获部。存储单元MC的阈值电压根据电荷捕获部中的电荷的有无、或者电荷捕获部中所捕获的电荷的量而变化。由此，存储单元MC保持信息。
隧道绝缘膜223设于半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如包含硅氧化物、或者硅氧化物与硅氮化物。隧道绝缘膜223是半导体主体210与电荷捕获膜222之间的电位势垒。例如，在从半导体主体210向电荷捕获部注入电子时(写入动作)以及从半导体主体210向电荷捕获部注入空穴时(擦除动作)，电子以及空穴分别通过(隧穿)隧道绝缘膜223的电位势垒。
芯层230埋入筒状的半导体主体210的内部空间。芯层230的形状例如为柱状。芯层230例如包含硅氧化物，为绝缘性的。
图4是表示第一实施方式的半导体存储装置的构成的一个例子的俯视图。图4表示一个存储器芯片。或者，图4表示半导体晶圆的一个芯片区域。
半导体存储装置100与图1相同，字线WL沿X方向延伸，位线BL沿Y方向延伸。在存储单元阵列MCA的X方向的两侧的侧部设有字线WL的平台(terrace)区域TRC。平台区域TRC是将字线WL加工成阶梯状的区域，为了使接触插件与各字线WL连接而设置。另外，在存储单元阵列MCA的Y方向的两侧设有字线WL的虚设平台区域TRCd1。虚设平台区域TRCd1与平台区域TRC相同，是将字线WL加工成阶梯状的区域，与平台区域TRC在相同的工序中形成。但是，虚设平台区域TRCd1并不用于字线WL的连接。如图1所示，在存储单元阵列MCA的下方设有控制存储单元阵列MCA的周边电路(例如CMOS电路)。在平台区域TRC以及虚设平台区域TRCd1的周围存在切口区域KRF。参照图5，对切口区域KRF的构成进行详细说明。
图5是表示图4的框B1内的构成的俯视图。图6是沿着图5的6－6线的剖面图。图7是沿着图5的7－7线的剖面图。
半导体存储装置100具备包含存储单元阵列MCA的单元区域RMC、以及设于单元区域RMC的周围且不包含存储单元阵列MCA的切口区域KRF。单元区域RMC设于存储器芯片的中心部，切口区域KRF设于存储器芯片的端部(基板10的外缘部)。切口区域KRF的外缘成为芯片端EDG。在单元区域RMC以及切口区域KRF之下设有包含CMOS电路的基体部1。切口区域KRF设于存储器芯片的外周整体上，但其一部分也可以通过切割而脱落。
在单元区域RMC的存储单元阵列MCA设有层叠体2。关于层叠体2的构成，如以上参照图1所述的那样。
如图6所示，在单元区域RMC的平台区域TRC中，字线WL构成为阶梯状。另外，这里省略了与字线WL连接的接触插件的图示。另外，在单元区域RMC以及切口区域KRF的一部分之下设有导电膜12以及半导体层13。
另一方面，在切口区域KRF中，在层叠体2的周围，以与该层叠体2的侧部对置的方式设有虚设层叠体2d_1、2d_2。切口区域KRF具有虚设平台区域TRC2d、以及除此以外的边缘区域RE。为了方便，将虚设平台区域TRC2d的虚设层叠体设为虚设层叠体2d_1，将边缘区域RE的虚设层叠体设为虚设层叠体2d_2。
虚设层叠体2d_1交替地层叠多个绝缘层22与多个导电层21而构成。在绝缘层22中例如使用氧化硅膜。在导电层21中使用与字线WL相同的材料(例如钨等金属)。导电层21与字线WL同时形成。即，在单元区域RMC中将绝缘层SAC替换为金属材料时，虚设平台区域TRC2d的绝缘层SAC也同时被替换成金属材料。由此，在虚设平台区域TRC2d中形成导电层21。绝缘层SAC是在层叠体2的字线WL(导电层21)被替换成钨等金属之前配置于绝缘层22间的牺牲膜。因而，虚设层叠体2d_1的绝缘层SAC通过替换工序而置换成导电层21，因此在图6的虚设层叠体2d_1中未残留绝缘层SAC。
替换工序为如下工序：对于绝缘层22(例如氧化硅膜)与绝缘层SAC(例如氮化硅膜)的层叠体，经由埋入氧化物等之前的狭缝ST的槽将绝缘层SAC蚀刻去除，在该绝缘层SAC所在位置填充导电体。这样，替换工序经由被绝缘物或者导电体填充之前的狭缝ST的槽而执行。在形成狭缝ST的槽时，导电膜12以及半导体层13作为蚀刻阻挡层而发挥功能。因而，导电膜12以及半导体层13以与狭缝ST对应的方式设于其正下方。在本实施方式中，导电膜12以及半导体层13与狭缝ST一起，不仅设于单元区域RMC，还设于切口区域KRF的虚设平台区域TRC2d之下。
边缘区域RE的虚设层叠体2d_2与虚设层叠体2d_1连续地连接，是交替地层叠绝缘层22与绝缘层SAC而构成的层叠体。在绝缘层SAC中例如使用氮化硅膜。在虚设层叠体2d中，绝缘层SAC未被替换成钨等金属而残留。因而，在边缘区域RE中，不需要用于替换工序的狭缝ST，未设置在边缘区域RE之下。伴随于此，导电膜12以及半导体层13也未设置在边缘区域RE之下。
另外，虚设平台区域TRC2d的虚设层叠体2d_1在与层叠体2对置的侧部，与层叠体2同样地形成为阶梯状。虚设层叠体2d_1也可以与层叠体2的平台区域TRC对置，并相对于平台区域TRC成为镜像对称。
而且，如图5所示，在从层叠体2的层叠方向(Z方向)观察时，多个狭缝ST以在层叠体2与虚设层叠体2d_1的排列方向(X方向)上延伸的方式设置。狭缝ST也设置在单元区域RMC的存储单元阵列MCA，从单元区域RMC遍及切口区域KRF的虚设层叠体2d_1而设置。另一方面，狭缝ST未设置在切口区域KRF的芯片端EDG侧的虚设层叠体2d_2。
如图7所示，狭缝ST从层叠体2以及虚设层叠体2d_1的上表面贯通层叠体2以及虚设层叠体2d_1而到达作为蚀刻阻挡层发挥功能的导电膜12或者半导体层13。在本实施方式中，狭缝ST是从单元区域RMC到切口区域KRF连续地设置的板状部件。狭缝ST通过在贯通层叠体2以及虚设层叠体2d_1而到达导电膜12或者半导体层13的槽埋入绝缘膜(例如氧化硅膜等)而构成。或者，狭缝ST通过在贯通层叠体2以及虚设层叠体2d_1的槽的内侧面覆盖绝缘膜(例如氧化硅膜)，进而在绝缘膜的内侧埋入导电体(例如钨、掺杂多晶硅等)而构成。层叠体2的狭缝ST与虚设层叠体2d_1的狭缝ST在相同的工序中形成，并具有相同的构造。
以上那样构成的半导体存储装置100以与单元区域RMC的层叠体2对置的方式具备切口区域KRF的虚设层叠体2d_1。虚设层叠体2d_1与层叠体2的平台区域TRC对置，并具有与平台区域TRC大致相同或者类似的阶梯状的构成。由此，与未设有虚设层叠体2d_1、2d_2的情况相比，可缓和在半导体存储装置100的单元区域RMC与切口区域KRF中施加的应力。
例如，与在切口区域KRF的整体上设有TEOS(TetraEthylOrthoSilicate，正硅酸乙酯)膜的情况相比，本实施方式的切口区域KRF的构造更接近单元区域RMC的平台区域TRC的构造。因而，根据本实施方式，可缓和单元区域RMC与切口区域KRF之间的应力。
另外，狭缝ST不仅设于单元区域RMC的层叠体2，还设于其周边的切口区域KRF的虚设层叠体2d_1。如图5所示，狭缝ST在Y方向上大致等间隔地排列，具有吸收施加于单元区域RMC与切口区域KRF的应力的功能。因而，通过狭缝ST，可进一步缓和施加于单元区域RMC以及切口区域KRF的应力。
其结果，能够抑制单元区域RMC以及切口区域KRF的边界部分的基板10的晶体缺陷。
(第二实施方式)
图8是表示第二实施方式的半导体存储装置的构成的一个例子的剖面图。图8表示沿着图5的6－6线的剖面图。第二实施方式的半导体存储装置在切口区域KRF的构成上与第一实施方式不同。第二实施方式的虚设平台区域TRC2d包含层叠体2d_1～2d_3。层叠体2d_1的构成可以与第一实施方式的它们的构成相同。
在第二实施方式中，层叠体2d_2是与层叠体2d_1基本相同的构成，交替地层叠多个绝缘层22与多个导电层21而构成。另外，层叠体2d_3与层叠体2_2连续地设置。层叠体2d_3是与层叠体2d_1基本相同的构成，交替地层叠多个绝缘层22与多个导电层21而构成。层叠体2d_3相对于层叠体2d_1成为大致镜像对称。层叠体2d_3也与层叠体2的平台区域TRC同样地构成为阶梯状。另外，导电层21与第一实施方式的导电层同样地通过替换工序形成，因此作为蚀刻阻挡层发挥功能的导电膜12以及半导体层13也设置在层叠体2d_2、2d_3之下。
在层叠体2d_3的外侧的边缘区域RE未设有层叠体，绝缘膜2d_4以覆盖层叠体2d_3的侧部的方式设置。绝缘膜2d_4与层叠体2d_3连续地连接。在绝缘膜2d_4中使用与层间绝缘膜ILD相同的材料、例如TEOS膜。
这样，虚设平台区域TRC2d的构成也可以在X方向上形成为左右对称。第二实施方式的其他构成可以与第一实施方式的对应的构成相同。因而，第二实施方式能够获得与第一实施方式相同的效果。
(第三实施方式)
图9是表示第三实施方式的半导体存储装置的构成的一个例子的俯视图。图10是沿着图9的10－10线的剖面图。在第三实施方式中，在从层叠体2的层叠方向(Z方向)观察时，如图9所示，狭缝ST2设置为，在单元区域RMC与切口区域KRF之间沿相对于狭缝ST交叉(例如大致正交)的Y方向延伸。
如图10所示，狭缝ST2在层叠体2与虚设层叠体2d_1之间，贯通层间绝缘膜而设置到导电膜12或者半导体层13。狭缝ST2的构成可以与狭缝ST相同。第三实施方式的其他构成可以与第一实施方式的构成相同。
这样，通过将狭缝ST2设置为将单元区域RMC与切口区域KRF之间分离，能够抑制切口区域KRF以及单元区域RMC中的某一方的应力向另一方传播。另外，第三实施方式能够获得与第一实施方式相同的构成。
第三实施方式也可以与第二实施方式组合。由此，第三实施方式能够获得与第二实施方式相同的效果。
(第四实施方式)
图11是表示第四实施方式的半导体存储装置的构成的一个例子的俯视图。图12是沿着图11的12－12线的剖面图。图13是沿着图11的13－13线的剖面图。
在第四实施方式中，如图11以及图12所示，在切口区域KRF中未设有虚设平台区域TRC2d，绝缘膜2d_4设于切口区域KRF整体。因而，绝缘膜2d_4设于层叠体2的周围，并以与层叠体2的侧部对置的方式设置。绝缘膜2d_4可以是与第二实施方式中的各个绝缘膜相同的构成，例如由TEOS膜构成。
另一方面，如图11以及图13所示，狭缝ST不仅设于单元区域RMC，还设于切口区域KRF的一部分。即，狭缝ST也设于绝缘膜2d_4的单元区域RMC侧的一部分。如图11所示，在从层叠方向(Z方向)观察时，狭缝ST在层叠体2以及绝缘膜2d_4的排列方向上延伸，如图13所示，以贯通层叠体2以及绝缘层2d_4的方式设置。
第四实施方式的半导体存储装置不具有与单元区域RMC的层叠体2对置的虚设层叠体2d_1。但是，狭缝ST不仅设于单元区域RMC的层叠体2，还设于其周边的切口区域KRF的绝缘膜2d_4。狭缝ST与第一实施方式相同，在Y方向上大致等间隔地排列，具有吸收施加于单元区域RMC与切口区域KRF的应力的功能。因而，通过狭缝ST，可缓和施加于单元区域RMC以及切口区域KRF的应力。其结果，能够某种程度地抑制单元区域RMC以及切口区域KRF的边界部分的基板10的晶体缺陷。
(第五实施方式)
图14是表示第五实施方式的半导体存储装置的构成的一个例子的俯视图。图15是沿着图14的15－15线的剖面图。第五实施方式是将第三实施方式的狭缝ST2应用于第四实施方式的实施方式。
在从层叠方向(Z方向)观察时，狭缝ST2设于层叠体2与绝缘膜2d_4之间。狭缝ST2在层叠体2与绝缘膜2d_4之间，贯通绝缘膜2d_4而设置到导电膜12或者半导体层13。狭缝ST2的构成可以与狭缝ST相同。如图15所示，作为蚀刻阻挡层发挥功能的导电膜12以及半导体层13也设置在狭缝ST2之下。第五实施方式的其他构成可以与第三或第四实施方式的构成相同。
由此，第五实施方式能够获得与第三以及第四实施方式相同的效果。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，同样包含在权利要求书所记载的发明及其等效的范围中。
Claims (9)
1.一种半导体存储装置，具备：
基板；
第一层叠体，设于所述基板的上方，交替地层叠多个第一绝缘层与多个导电层而构成，并且该第一层叠体的侧部构成为阶梯状；
多个柱状部，贯通所述第一层叠体而设置；
第二层叠体，以与所述第一层叠体的侧部对置的方式设于所述基板的外缘部，交替地层叠所述多个第一绝缘层与所述多个导电层而构成，并且该第二层叠体的与所述第一层叠体对置的侧部构成为阶梯状；以及
多个第一狭缝，在从所述第一层叠体的层叠方向观察时，在所述第一及第二层叠体的排列方向上设于所述第一及第二层叠体，并贯通所述第一及第二层叠体。
2.如权利要求1所述的半导体存储装置，
所述半导体存储装置还具备第三层叠体，该第三层叠体设于所述第二层叠体的周围，交替地层叠所述多个第一绝缘层与所述多个第二绝缘层而构成，并且该第三层叠体与所述第二层叠体连续地连接。
3.如权利要求2所述的半导体存储装置，
所述半导体存储装置还具备第三绝缘层，该第三绝缘层设于所述第三层叠体的周围。
4.如权利要求2所述的半导体存储装置，
在所述第三层叠体未设有所述第一狭缝。
5.如权利要求1所述的半导体存储装置，
所述半导体存储装置还具备第二狭缝，该第二狭缝在从所述第一层叠体的层叠方向观察时，在所述第一层叠体与所述第二层叠体之间沿与所述第一狭缝交叉的方向延伸。
6.如权利要求1至5中任一项所述的半导体存储装置，
所述多个第一绝缘层为氧化硅膜层，
所述多个导电层为钨层，
所述多个第二绝缘层为氮化硅膜层。
7.一种半导体存储装置，具备：
基板；
第一层叠体，设于所述基板的上方，交替地层叠多个第一绝缘层与多个导电层而构成，并且该第一层叠体的侧部构成为阶梯状；
多个柱状部，贯通所述第一层叠体而设置；
第四绝缘层，以与所述第一层叠体的侧部对置的方式设于所述基板的外缘部；以及
多个第一狭缝，在从所述第一层叠体的层叠方向观察时，在所述第一层叠体以及所述第四绝缘层的排列方向上设于所述第一层叠体以及所述第四绝缘层，并贯通所述第一层叠体以及所述第四绝缘层。
8.如权利要求7所述的半导体存储装置，
所述半导体存储装置还具备第二狭缝，该第二狭缝在从所述第一层叠体的层叠方向观察时，在所述第一层叠体与所述第四绝缘层之间沿与所述第一狭缝交叉的方向延伸。
9.如权利要求7或8所述的半导体存储装置，
所述多个第一绝缘层为氧化硅膜层，
所述多个导电层为钨层，
所述第四绝缘层为氧化硅膜层。
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