TW202145532A - 半導體記憶裝置 - Google Patents
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Abstract
實施形態提供可以抑制半導體基板之晶體缺陷的半導體記憶裝置。
本實施形態的半導體記憶裝置係具備基板。第1疊層體設置在基板之上方，且將多個第1絕緣層和多個導電層交替疊層而構成。第1疊層體係在其側部以階梯狀構成。多個柱狀部可以設置成貫穿第1疊層體。第2疊層體，係以與第1疊層體之側部呈對向的方式設置在基板之外邊緣部，且將多個第1絕緣層和多個導電層交替疊層而構成。第2疊層體，係在與第1疊層體呈對向的側部中以階梯狀構成。從第1疊層體之疊層方向觀察時，多個第1狹縫沿著第1和第2疊層體之配列方向設置在第1和第2疊層體。多個第1狹縫貫穿第1和第2疊層體。
Description
[關連申請]
本申請主張基於日本專利申請2020-79270號(申請日：2020年4月28日)的基礎申請的優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
本實施形態關於半導體記憶裝置。
近年來，開發的半導體記憶裝置係具有三維地佈置有記憶格(memory cell)的立體型記憶格陣列。在這樣的半導體記憶裝置中，已知在記憶格陣列與其周邊區域(小腿區域(Calf rigion))之間之基板容易產生晶體缺陷。
實施形態提供可以抑制半導體基板之晶體缺陷的半導體記憶裝置。
本實施形態的半導體記憶裝置，係具備基板。第1疊層體，係設置在基板之上方，且將多個第1絕緣層與多個導電層交替疊層而構成。第1疊層體在其側部中以階梯狀構成。多個柱狀部可以設置成貫穿第1疊層體。第2疊層體，係以與第1疊層體之側部呈對向的方式設置在基板之外邊緣部，且將多個第1絕緣層與多個導電層交替疊層而構成。第2疊層體，係在與第1疊層體呈對向的側部中以階梯狀構成。從第1疊層體之疊層方向觀察時，多個第1狹縫沿著第1及第2疊層體之配列方向設置在第1及第2疊層體。多個第1狹縫貫穿第1及第2疊層體。
以下，參照圖面說明本發明的實施形態。本實施形態並非用來限定本發明。在以下的實施形態中，半導體基板之上下方向係表示以設置半導體元件的面為上方之情況下的相對方向，有可能和依循重力加速度之上下方向不同的情況。圖面係示意性或概念性示出者，各部分的比率等未必和實際者相同。說明書和圖面中，和已出現在先前之圖面中者為相同的要素標記為同一符號並適當地省略詳細的說明。
(第1實施形態)
圖1係表示第1實施形態的半導體記憶裝置的構成之一例的立體圖。半導體記憶裝置100例如是NAND型快閃記憶體，其具有以三維方式佈置有記憶格的立體型記憶格陣列MCA。在本實施形態中，以疊層體2之疊層方向作為Z方向。與Z方向交叉(例如是正交)的1個方向作為Y方向。以與Z及Y方向分別交叉(例如是正交)的方向作為X方向。
半導體記憶裝置100包含：基體部1；疊層體2；及多個柱狀部CL。
基體部1包含：基板10；絕緣膜11；導電膜12；及半導體層13。絕緣膜11設置在基板10上。導電膜12設置在絕緣膜11上。半導體層13設置在導電膜12上。基板10係半導體基板，例如是p型矽基板。在基板10的表面區域設置有例如元件分離區域10i。元件分離區域10i例如是包含氧化矽物的絕緣區域，在基板10的表面區域劃分出主動區域AA。在主動區域AA設置有電晶體Tr之源極及汲極區域。電晶體Tr係構成非揮發性記憶體之周邊電路(例如CMOS(Complementary Metal Oxide Semiconductor)電路)。絕緣膜11例如包含氧化矽物(為SiO2
)，用來對電晶體Tr實施絕緣。在絕緣膜11內設置有佈線11a。佈線11a為電連接到電晶體Tr的佈線。導電膜12包含導電性金屬例如鎢(W)。半導體層13例如包含矽。矽之導電型例如是n型。半導體層13的一部分可以包含未摻雜之矽。
疊層體2，係在基板10之上方，相對於半導體層13位在Z方向。疊層體2，沿著Z方向將多個導電層21及多個絕緣層22交替疊層而構成。導電層21包含導電性金屬例如鎢。絕緣層22例如包含氧化矽物。絕緣層22對導電層21彼此實施絕緣。導電層21及絕緣層22之各自的疊層數可以是任意。絕緣層22例如是氣隙亦可。在疊層體2與半導體層13之間例如設置有絕緣膜2g。絕緣膜2g例如包含氧化矽物(為SiO2
)。絕緣膜2g可以包含比介電率高於氧化矽物的高介電體。高介電體例如是金屬氧化物。
導電層21包含至少1個源極側選擇閘極SGS、多條字元線WL、及至少1個汲極側選擇閘極SGD。源極側選擇閘極SGS係源極側選擇電晶體STS之閘極電極。字元線WL係記憶格MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置在疊層體2之下部區域。汲極側選擇閘極SGD設置在疊層體2之上部區域。下部區域指疊層體2之接近基體部1之側之區域，上部區域指疊層體2之遠離基體部1之側之區域。字元線WL設置在源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
多個絕緣層22之中對源極側選擇閘極SGS與字元線WL實施絕緣的絕緣層22之Z方向之厚度，相比例如對字元線WL與字元線WL實施絕緣的絕緣層22之Z軸方向之厚度可以較厚。此外，在最遠離基體部1的最上層的絕緣層22之上可以設置覆蓋絕緣膜。覆蓋絕緣膜例如包含氧化矽物。
半導體記憶裝置100具有串聯連接在源極側選擇電晶體STS與汲極側選擇電晶體STD之間的多個記憶格MC。將由源極側選擇電晶體STS、記憶格MC及汲極側選擇電晶體STD串聯連接而成的結構稱為“記憶串”或“NAND串”。記憶串例如經由接觸部Cb連接到位元線BL。位元線BL，係設置在疊層體2之上方，向Y方向延伸。
在疊層體2內分別設置有多個深的狹縫ST，及多個淺的狹縫SHE。此外，“狹縫”係表示包含溝及填埋在該溝內的導電體及/或絕緣體的部分。深的狹縫ST，係向X方向延伸，從疊層體2之上端至基體部1貫穿疊層體2而設置在疊層體2內。圖1中雖未圖示，在深的狹縫ST內例如填充有氧化矽膜等之絕緣物。或者，在深的狹縫ST內藉由絕緣物與疊層體2實施電性絕緣，並且填充與半導體層13呈電性連接的導電體。亦即，絕緣物覆蓋狹縫ST之內側表面，此外在絕緣物之內側填埋導電體。該導電體例如使用鎢等之低電阻金屬。導電體在狹縫ST內係與半導體層13連接。淺的狹縫SHE，係向X方向延伸，且設置在從疊層體2之上端至疊層體2之中途為止。在淺的狹縫SHE內例如填充有氧化矽膜等之絕緣物。
如上所述，本實施形態的半導體記憶裝置100具有記憶格陣列MCA，及位於記憶格陣列MCA之下方的周邊電路(CMOS電路)。位於記憶格陣列MCA與周邊電路之間的半導體層13，係作為記憶格陣列MCA之源極層而發揮功能。
圖2係表示柱狀部CL之構成之一例的剖面圖。多個柱狀部CL的每一個設置在記憶孔MH內，該記憶孔MH係在疊層體2內以貫穿疊層體2的方式設置。記憶孔MH係沿著Z方向從疊層體2之上端貫穿疊層體2遍及疊層體2內及半導體層13內而設置。多個柱狀部CL分別包含半導體本體210、記憶膜220及核層230。半導體本體210電連接到半導體層13。記憶膜220係在半導體本體210與導電層21之間具有電荷捕獲部。從後述之各手指部分別一個一個地被選擇的多個柱狀部CL，係經由接觸部Cb共通連接到1條位元線BL。柱狀部CL的每一個例如設置在記憶格陣列區域。
圖3係表示柱狀部CL之構成之一例的平面圖。X-Y平面中的記憶孔MH之形狀例如是圓或橢圓。在導電層21與絕緣層22之間可以設置有構成記憶膜220的一部分的塊狀絕緣膜21a。塊狀絕緣膜21a例如是氧化矽物膜或金屬氧化物膜。作為金屬氧化物之1例如可以是鋁氧化物。在導電層21與絕緣層22之間及在導電層21與記憶膜220之間可以設置阻障膜21b。例如導電層21為鎢的情況下，阻障膜21b例如可以選擇氮化鈦與鈦之疊層結構膜。塊狀絕緣膜21a可以抑制電荷從導電層21向記憶膜220側的反向穿隧(Back tunneling)。阻障膜21b可以提升導電層21與塊狀絕緣膜21a之密接性。
半導體本體210的形狀例如是具有底的筒狀。半導體本體210例如包含矽。矽例如可以是使非晶質矽結晶化的多晶矽。半導體本體210例如是未摻雜矽。此外，半導體本體210亦可以是p型矽。半導體本體210成為汲極側選擇電晶體STD、記憶格MC及源極側選擇電晶體STS各自的通道。
記憶膜220中，塊狀絕緣膜21a以外之部分係設置在記憶孔MH之內壁與半導體本體210之間。記憶膜220的形狀例如是筒狀。多個記憶格MC，係在半導體本體210與成為字元線WL的導電層21之間具有記憶區域，且沿著Z方向被疊層。記憶膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體本體210、電荷捕獲膜222及隧道絕緣膜223各自沿著Z方向延伸。
覆蓋絕緣膜221設置在絕緣層22與電荷捕獲膜222之間。覆蓋絕緣膜221例如包含氧化矽物。覆蓋絕緣膜221係在將犠牲膜(未圖示)替換為導電層21時(替換工程)保護電荷捕獲膜222使其不被蝕刻。覆蓋絕緣膜221在替換工程中從導電層21與記憶膜220之間被除去亦可。該情況下，如圖2及圖3所示，在導電層21與電荷捕獲膜222之間例如設置有塊狀絕緣膜21a。此外，在導電層21的形成中不利用替換工程之情況下，可以不要覆蓋絕緣膜221。
電荷捕獲膜222設置在塊狀絕緣膜21a及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222包含例如氮化矽物，且具有將電荷捕獲在膜中的捕獲位點(Trap site)。電荷捕獲膜222之中，被夾持在作為字元線WL的導電層21與半導體本體210之間的部分，係作為電荷捕獲部而構成記憶格MC之記憶區域。記憶格MC之臨界值電壓係根據電荷捕獲部中有無電荷或電荷捕獲部中捕獲的電荷之量而變化。藉此，記憶格MC將資訊予以保持。
隧道絕緣膜223設置在半導體本體210與電荷捕獲膜222之間。隧道絕緣膜223包含例如氧化矽物或氧化矽物與氮化矽物。隧道絕緣膜223係半導體本體210與電荷捕獲膜222之間之電位障。例如從半導體本體210將電子注入電荷捕獲部時(寫入動作)，及從半導體本體210將電洞注入電荷捕獲部時(抹除動作)，電子及電洞分別通過(穿透)隧道絕緣膜223之電位障。
核層230填埋在筒狀之半導體本體210的內部空間。核層230的形狀例如是柱狀。核層230包含例如氧化矽物，係絕緣性。
圖4係表示第1實施形態的半導體記憶裝置的構成之一例的平面圖。圖4中示出1個記憶體晶片。或者，圖4係表示半導體晶圓之1晶片區域。
半導體記憶裝置100係和圖1同樣地，字元線WL向X方向延伸，位元線BL向Y方向延伸。在記憶格陣列MCA之X方向之兩側之側部設置有字元線WL之露台區域TRC。露台區域TRC係以階梯狀加工了字元線WL的區域，為了將接觸栓塞連接到各字元線WL而設置。此外，在記憶格陣列MCA之Y方向之兩側設置有字元線WL之虛擬露台區域TRCd1。和露台區域TRC同樣地，虛擬露台區域TRCd1係以階梯狀加工了字元線WL的區域，利用和露台區域TRC相同的工程形成。但是，虛擬露台區域TRCd1不使用在字元線WL之連接。如圖1所示，在記憶格陣列MCA之下方設置有對記憶格陣列MCA進行控制的周邊電路(例如CMOS電路)。在露台區域TRC及虛擬露台區域TRCd1的周圍有小腿區域KRF。參照圖5詳細說明小腿區域KRF之構成。
圖5係表示圖4之框B1內之構成的平面圖。圖6係表示沿圖5之6-6線的剖面圖。圖7係表示沿圖5之7-7線的剖面圖。
半導體記憶裝置100具備：包含記憶格陣列MCA的格區域(cell rigion)RMC；及設置在格區域RMC的周圍，且不包含記憶格陣列MCA的小腿區域KRF。格區域RMC設置在記憶體晶片的中心部，小腿區域KRF設置在記憶體晶片的端部(基板10的外邊緣部)。小腿區域KRF之外邊緣成為晶片端EDG。在格區域RMC及小腿區域KRF之下設置有CMOS電路的基體部1。小腿區域KRF設置在記憶體晶片的整個外周上，但由於切割其之一部分有可能丟失。
在格區域RMC之記憶格陣列MCA設置有疊層體2。疊層體2之構成係參照圖1如上述所述。
如圖6所示，在格區域RMC之露台區域TRC中，字元線WL以階梯狀構成。此外，省略與字元線WL連接之接觸栓塞之圖示。此外，在格區域RMC及小腿區域KRF的一部分之下配置有導電膜12及半導體層13。
另一方面，在小腿區域KRF，在疊層體2的周圍以與該疊層體2之側部呈對向的方式設置有虛擬疊層體2d_1、2d_2。小腿區域KRF具有虛擬露台區域TRC2d，及其以外之邊緣區域RE。為了方便說明，將虛擬露台區域TRC2d之虛擬疊層體稱為虛擬疊層體2d_1，將邊緣區域RE之虛擬疊層體稱為虛擬疊層體2d_2。
虛擬疊層體2d_1係將多個絕緣層22與多個導電層21交替疊層而構成。絕緣層22例如使用氧化矽膜。導電層21使用和字元線WL相同的材料(例如鎢等之金屬)。導電層21與字元線WL同時被形成。亦即，在格區域RMC中將絕緣層SAC替換為金屬材料時，虛擬露台區域TRC2d之絕緣層SAC亦同時被替換為金屬材料。藉此，在虛擬露台區域TRC2d中形成導電層21。絕緣層SAC係在疊層體2之字元線WL(導電層21)被替換為鎢等之金屬之前佈置在絕緣層22之間的犠牲膜。因此，虛擬疊層體2d_1的絕緣層SAC藉由替換工程被替換為導電層21，因此在圖6之虛擬疊層體2d_1為殘留絕緣層SAC。
替換工程係針對絕緣層22(例如氧化矽膜)與絕緣層SAC(例如氮化矽膜)之疊層體，透過填埋氧化物等之前之狹縫ST之溝對絕緣層SAC進行蝕刻除去，並在該絕緣層SAC之處的位置填充導電體的工程。如上所述，替換工程係透過以絕緣物或導電體填充之前之狹縫ST之溝來執行。在形成狹縫ST之溝時，導電膜12及半導體層13作為阻蝕層而發揮功能。因此，導電膜12及半導體層13以與狹縫ST對應的方式設置在其正下方。在本實施形態中，導電膜12及半導體層13以及狹縫ST不僅設置在格區域RMC，亦設置在小腿區域KRF之虛擬露台區域TRC2d之下。
邊緣區域RE之虛擬疊層體2d_2，係與虛擬疊層體2d_1連續地連接，且是將絕緣層22與絕緣層SAC交替疊層而構成的疊層體。絕緣層SAC例如可以使用氮化矽膜。在虛擬疊層體2d中，絕緣層SAC不被鎢等之金屬替換而殘留。因此，在邊緣區域RE不需要為了替換工程而使用的狹縫ST，狹縫ST未設置在邊緣區域RE之下。伴隨著此，在邊緣區域RE之下亦未設置導電膜12及半導體層13。
此外，虛擬露台區域TRC2d之虛擬疊層體2d_1，在與疊層體2呈對向的側部中係和疊層體2同樣形成為階梯狀。虛擬疊層體2d_1，係與疊層體2之露台區域TRC呈對向，並且相對於露台區域TRC成為鏡像對稱。
此外，如圖5所示，從疊層體2之疊層方向(Z方向)觀察時，多個狹縫ST以在疊層體2與虛擬疊層體2d_1的配列方向(X方向)延伸的方式設置。狹縫ST，亦設置在格區域RMC之記憶格陣列MCA，係遍及從格區域RMC至小腿區域KRF之虛擬疊層體2d_1被設置。另一方面，在小腿區域KRF之晶片端EDG側之虛擬疊層體2d_2未設置有狹縫ST。
如圖7所示，狹縫ST係從疊層體2及虛擬疊層體2d_1之上面貫穿疊層體2及虛擬疊層體2d_1，並到達作為阻蝕層而發揮功能的導電膜12或半導體層13。在本實施形態中，狹縫ST係從格區域RMC至小腿區域KRF連續地設置的板狀構件。狹縫ST，係在貫穿疊層體2及虛擬疊層體2d_1而到達導電膜12或半導體層13的溝中填埋絕緣膜(例如氧化矽膜等)而構成。或者，狹縫ST，係在貫穿疊層體2及虛擬疊層體2d_1的溝之內側表面覆蓋絕緣膜(例如氧化矽膜)，再於絕緣膜之內側填埋導電體(例如鎢、摻雜的多晶矽等)而構成。疊層體2之狹縫ST與虛擬疊層體2d_1的狹縫ST係藉由同一工程形成，且具有同一結構。
以上構成之半導體記憶裝置100，係具備面對格區域RMC之疊層體2的小腿區域KRF之虛擬疊層體2d_1。虛擬疊層體2d_1係與疊層體2之露台區域TRC呈對向，且具有和露台區域TRC大致相同或類似的階梯狀之構成。因此，和未設置虛擬疊層體2d_1、2d_2之情況比較，可以緩和施加於半導體記憶裝置100的格區域RMC與小腿區域KRF的應力。
例如和在小腿區域KRF之整體設置TEOS (TetraEthylOrthoSilicate)膜之情況比較，本實施形態之小腿區域KRF之結構接近格區域RMC之露台區域TRC之結構。因此，依據本實施形態，可以緩和格區域RMC與小腿區域KRF之間之應力。
此外，狹縫ST不僅設置在格區域RMC之疊層體2，亦設置在其周邊之小腿區域KRF之虛擬疊層體2d_1。如圖5所示，狹縫ST在Y方向上大致等間隔地配列，具有吸收施加於格區域RMC與小腿區域KRF的應力的功能。因此，藉由狹縫ST可以進一步緩和施加於格區域RMC及小腿區域KRF的應力。
結果，可以抑制在格區域RMC和小腿區域KRF之邊界處的基板10的晶體缺陷。
(第2實施形態)
圖8係表示第2實施形態的半導體記憶裝置的構成之一例的剖面圖。圖8係表示沿圖5之6-6線的剖面。在第2實施形態的半導體記憶裝置中，和第1實施形態不同點為小腿區域KRF之構成。第2實施形態之虛擬露台區域TRC2d包含疊層體2d_1~2d_3。疊層體2d_1的構成可以是和第1實施形態之彼等構成同樣者。
第2實施形態中，疊層體2d_2基本上和疊層體2d_1為相同的構成，係由多個絕緣層22與多個導電層21交替疊層而構成。此外，疊層體2d_3與疊層體2_2連續地設置。疊層體2d_3基本上和疊層體2d_1為相同的構成，係由多個絕緣層22與多個導電層21交替疊層而構成。疊層體2d_3相對於疊層體2d_1成為大致鏡像對稱。疊層體2d_3亦和疊層體2之露台區域TRC同樣地以階梯狀構成。此外，導電層21係和第1實施形態之導電層同樣地藉由替換工程形成，因此作為阻蝕層而發揮功能的導電膜12及半導體層13亦設置在疊層體2d_2，2d_3之下。
在疊層體2d_3之外側之邊緣區域RE並未設置疊層體，而是設置絕緣膜2d_4以便覆蓋疊層體2d_3之側部。絕緣膜2d_4係與疊層體2d_3連續地連接。絕緣膜2d_4使用和層間絕緣膜ILD同樣的材料，例如可以使用TEOS膜。
如上所述，虛擬露台區域TRC2d之構成在X方向上形成為左右對稱亦可。第2實施形態之其他構成可以和第1實施形態之對應的構成同樣。因此，第2實施形態可以獲得和第1實施形態同樣的有效。
(第3實施形態)
圖9係表示第3實施形態的半導體記憶裝置的構成之一例的平面圖。圖10係沿圖9之10-10線的剖面圖。第3實施形態中，從疊層體2之疊層方向(Z方向)觀察時，如圖9所示，狹縫ST2係在格區域RMC與小腿區域KRF之間以向與狹縫ST交叉(例如大致正交)的Y方向延伸的方式設置。
如圖10所示，狹縫ST2係在疊層體2與虛擬疊層體2d_1之間，成為貫穿層間絕緣膜而直至導電膜12或半導體層13為止被設置。狹縫ST2之構成可以是和狹縫ST相同。第3實施形態之其他構成可以和第1實施形態之構成同樣。
如上所述，藉由設置狹縫ST2將格區域RMC與小腿區域KRF之間分開，如此則可以抑制小腿區域KRF和格區域RMC之任一方之應力傳播到另一方。此外，第3實施形態可以獲得和第1實施形態同樣的構成。
第3實施形態可以與第2實施形態組合。藉此，第3實施形態可以獲得和第2實施形態同樣的有效。
(第4實施形態)
圖11係表示第4實施形態的半導體記憶裝置的構成之一例的平面圖。圖12係沿圖11的12-12線的剖面圖。圖13係沿圖11的13-13線的剖面圖。
如圖11及圖12所示，在第4實施形態中，在小腿區域KRF中未設置虛擬露台區域TRC2d，絕緣膜2d_4被設置在整個小腿區域KRF。因此，絕緣膜2d_4，係設置在疊層體2的周圍，且與疊層體2之側部呈對向的方式而設置。絕緣膜2d_4可以是和第2實施形態之絕緣膜同一的構成，例如由TEOS膜構成。
另一方面，如圖11及圖13所示，狹縫ST不僅設置在格區域RMC，亦設置在小腿區域KRF的一部分。亦即，狹縫ST亦設置在絕緣膜2d_4之格區域RMC側的一部分。狹縫ST，係如圖11所示，從疊層方向(Z方向)觀察時，向疊層體2及絕緣膜2d_4之配列方向延伸，如圖13所示以貫穿疊層體2及絕緣層2d_4的方式而設置。
在第4實施形態的半導體記憶裝置中，不具有與格區域RMC之疊層體2呈對向的虛擬疊層體2d_1。但是，狹縫ST不僅設置在格區域RMC之疊層體2，亦設置在其周邊之小腿區域KRF之絕緣膜2d_4。因此，和第1實施形態同樣地，狹縫ST在Y方向上大致等間隔地配列，具有吸收施加於格區域RMC與小腿區域KRF的應力的功能。因此，藉由狹縫ST可以緩和施加於格區域RMC及小腿區域KRF的應力。結果，某一程度上可以抑制格區域RMC與小腿區域KRF之邊界處的基板10的晶體缺陷。
(第5實施形態)
圖14係表示第5實施形態的半導體記憶裝置的構成之一例的平面圖。圖15係沿圖14之15-15線的剖面圖。第5實施形態係將第3實施形態之狹縫ST2利用於第4實施形態的實施形態。
從疊層方向(Z方向)觀察時，狹縫ST2設置在疊層體2與絕緣膜2d_4之間。狹縫ST2，係在疊層體2與絕緣膜2d_4之間，貫穿絕緣膜2d_4並直至導電膜12或半導體層13為止被設置。狹縫ST2之構成可以和狹縫ST相同。如圖15所示，作為阻蝕層而發揮功能的導電膜12及半導體層13亦設置在狹縫ST2之下。第5實施形態之其他構成可以和第3或第4實施形態之構成同樣。
藉此，第5實施形態可以獲得和第3及第4實施形態同樣的有效。
以上說明了本發明之幾個實施形態，但是這些實施形態僅作為提示之例，並不意圖限定發明之範圍。這些實施形態可以用其他各種形態來實施，在不脫離發明之要旨的範圍內可以進行各種省略、替換、變更。這些實施形態或其變形，係和包含於發明之範圍或要旨同樣地，亦包含於申請專利範圍所記載的發明和其等同之範圍內。
100:半導體記憶裝置
1:基體部
2:疊層體
CL:柱狀部
ST,ST2:狹縫
10:基板
11:絕緣膜
12:導電膜
13:半導體層
RMC:格區域
KRF:小腿區域
2d_1~2d_3:虛擬疊層體
2d_4:絕緣膜
[圖1]表示第1實施形態的半導體記憶裝置的構成之一例的立體圖。
[圖2]表示柱狀部之構成之一例的剖面圖。
[圖3]表示柱狀部之構成之一例的平面圖。
[圖4]表示第1實施形態的半導體記憶裝置的構成之一例的平面圖。
[圖5]表示圖4之框B1內之構成的平面圖。
[圖6]沿圖5之6-6線的剖面圖。
[圖7]沿圖5之7-7線的剖面圖。
[圖8]表示第2實施形態的半導體記憶裝置的構成之一例的剖面圖。
[圖9]表示第3實施形態的半導體記憶裝置的構成之一例的平面圖。
[圖10]沿圖9之10-10線的剖面圖。
[圖11]表示第4實施形態的半導體記憶裝置的構成之一例的平面圖。
[圖12]沿圖11的12-12線的剖面圖。
[圖13]沿圖11的13-13線的剖面圖。
[圖14]表示第5實施形態的半導體記憶裝置的構成之一例的平面圖。
[圖15]沿圖14之15-15線的剖面圖。
1:基體部
2:疊層體
10:基板
12:導電膜
13:半導體層
RMC:格區域
KRF:小腿區域
2d_1~2d_2:虛擬疊層體
TRC:露台區域
WL:字元線
MCA:記憶格陣列
TRC2d:虛擬露台區域
RE:邊緣區域
21:導電層
22:絕緣層
SAC:絕緣層
SGS:源極側選擇閘極
SGD:汲極側選擇閘極
Tr:電晶體
EDG:晶片端
ILD:層間絕緣膜
Claims (9)
- 一種半導體記憶裝置，係具備： 基板； 第1疊層體，其設置在前述基板之上方，係將多個第1絕緣層和多個導電層交替疊層而構成的第1疊層體，且該第1疊層體的側部以階梯狀構成； 多個柱狀部，其貫穿前述第1疊層體而設置； 第2疊層體，其以與前述第1疊層體之側部呈對向的方式設置在前述基板之外邊緣部，係將前述多個第1絕緣層和前述多個導電層交替疊層而構成的第2疊層體，且該第2疊層體之與前述第1疊層體呈對向的側部係以階梯狀構成； 多個第1狹縫，從前述第1疊層體之疊層方向觀察時，其沿著前述第1和第2疊層體之配列方向設置在前述第1和第2疊層體，且貫穿前述第1和第2疊層體。
- 如請求項1之半導體記憶裝置，其中 還具備：第3疊層體，其設置在前述第2疊層體的周圍，且是將前述多個第1絕緣層和前述多個第2絕緣層交替疊層而構成的第3疊層體，且與前述第2疊層體連續地連接。
- 如請求項2之半導體記憶裝置，其中 還具備：第3絕緣層，其設置在前述第3疊層體的周圍。
- 如請求項2之半導體記憶裝置，其中 在前述第3疊層體未設置前述第1狹縫。
- 如請求項1之半導體記憶裝置，其中 還具備：第2狹縫，從前述第1疊層體之疊層方向觀察時，該第2狹縫係在前述第1疊層體與前述第2疊層體之間，向與前述第1狹縫交叉的方向延伸。
- 如請求項1至5之中任一之半導體記憶裝置，其中 前述多個第1絕緣層為氧化矽膜層， 前述多個導電層為鎢層， 前述多個第2絕緣層為氮化矽膜層。
- 一種半導體記憶裝置，係具備： 基板； 第1疊層體，其設置在前述基板之上方，係將多個第1絕緣層和多個導電層交替疊層而構成的第1疊層體，且該第1疊層體的側部以階梯狀構成； 多個柱狀部，其貫穿前述第1疊層體而設置； 第4絕緣層，其以與前述第1疊層體之側部呈對向的方式設置在前述基板之外邊緣部；及 多個第1狹縫，從前述第1疊層體之疊層方向觀察時，該多個第1狹縫係沿著前述第1疊層體和前述第4絕緣層的配列方向設置在前述第1疊層體和前述第4絕緣層，且貫穿前述第1疊層體和前述第4絕緣層。
- 如請求項7之半導體記憶裝置，其中 還具備：第2狹縫，從前述第1疊層體之疊層方向觀察時，該第2狹縫係在前述第1疊層體與前述第4絕緣層之間，向與前述第1狹縫交叉的方向延伸。
- 如請求項7或8之半導體記憶裝置，其中 前述多個第1絕緣層為氧化矽膜層， 前述多個導電層為鎢層， 前述第4絕緣層為氧化矽膜層。
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