CN105810745B - 薄膜晶体管及薄膜晶体管基板 - Google Patents
薄膜晶体管及薄膜晶体管基板 Download PDFInfo
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Abstract
一种薄膜晶体管。所述薄膜晶体管包括第一栅极、第二栅极、通道层、源极、漏极以与栅极绝缘层。所述通道层通过所述栅极绝缘层与所述第一栅极及第二栅极相互绝缘。所述通道层包括第一部分与第二部分。所述第二部分的导电率大于所述第一部分的导电率。所述第一部分包括位于所述第二部分与源极之间的第一区域以及位于所述第二部分与漏极之间的第二区域。所述第一栅极对应所述第一区域设置。所述第二栅极对应所述第二区域设置。所述源极电性连接所述第一区域。所述漏极电性连接所述第二区域。本发明所提供的薄膜晶体管以及薄膜晶体管基板响应速度快，重量轻，能够应用于大尺寸、高分辨率显示面板中。
Description
技术领域
本发明涉及一种薄膜晶体管及薄膜晶体管基板。
背景技术
手机、平板电脑、电视机等电子设备已成为生活中必不可少的消费品。目前手机、平板电脑、电视机等电子设备中的显示面板整体的趋势是朝大尺寸、高分辨率发展。然而，分辨率太高可能会导致显示面板存在拖影或显示不流畅。究其原因，是由于显示面板中的薄膜晶体管的数量越来越多，导致单个薄膜晶体管的响应速度不够。
发明内容
鉴于此，有必要提供一种薄膜晶体管，包括第一栅极、第二栅极、通道层、源极、漏极以与栅极绝缘层，所述通道层通过所述栅极绝缘层与所述第一栅极及第二栅极相互绝缘，所述通道层包括第一部分与第二部分，所述第二部分的导电率大于所述第一部分的导电率，所述第一部分包括位于所述第二部分与源极之间的第一区域以及位于所述第二部分与漏极之间的第二区域，所述第一栅极对应所述第一区域设置，所述第二栅极对应所述第二区域设置，所述源极电性连接所述第一区域，所述漏极电性连接所述第二区域。
还有必要提供一种薄膜晶体管基板，其包括多条扫描线以及与所述扫描线绝缘相交的多条数据线，所述扫描线与数据线相交处包括薄膜晶体管，所述薄膜晶体管包括第一栅极、第二栅极、通道层、源极、漏极以与栅极绝缘层，所述通道层通过所述栅极绝缘层与所述第一栅极及第二栅极相互绝缘，所述通道层包括第一部分与第二部分，所述第二部分的导电率大于所述第一部分的导电率，所述第一部分包括位于所述第二部分与源极之间的第一区域以及位于所述第二部分与漏极之间的第二区域，所述第一栅极对应所述第一区域设置，所述第二栅极对应所述第二区域设置，所述源极电性连接所述第一区域，所述漏极电性连接所述第二区域。
与现有技术相对比，本发明所提供的薄膜晶体管以及薄膜晶体管基板由于由所述第二部分导通所述源极与漏极，响应速度比单纯的采用半导体做通道层更加快速，能够应用于大尺寸、高分辨率显示面板中。并且，将栅极仅对应设置在所述源极与漏极分别与第二部分重叠的位置，能够使得该薄膜晶体管及薄膜晶体管基板的重量更轻。
附图说明
图1是本发明具体实施方式所提供的薄膜晶体管基板的示意图。
图2是图1中区域A的局部放大图。
图3是本发明第一实施方式沿图2中III-III切割线所做的剖视图。
图4是本发明第二实施方式沿图2中III-III切割线所做的剖视图。
图5是本发明第三实施方式沿图2中III-III切割线所做的剖视图。
主要元件符号说明
| 薄膜晶体管基板 | 100 |
| 扫描线 | 110 |
| 数据线 | 120 |
| 像素电极 | 130 |
| 薄膜晶体管 | 140 |
| 基底 | 141 |
| 第一栅极 | 1421 |
| 第二栅极 | 1422 |
| 栅极绝缘层 | 143 |
| 通道层 | 144 |
| 第一部分 | 1441 |
| 第二部分 | 1442 |
| 第一区域 | 1441a |
| 第二区域 | 1441b |
| 源极 | 145 |
| 漏极 | 146 |
| 蚀刻阻挡层 | 147 |
| 通孔 | 147a |
| 像素区域 | P |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图1，为本发明具体实施方式所提供的薄膜晶体管基板100的示意图。所述薄膜晶体管基板100包括多条扫描线110，多条数据线120，所述多条扫描线110与多条数据线120相互垂直。相邻的两条扫描线110与数据线120界定之最小单元定义一像素区域P。一像素区域P对应一次像素，每一次像素包括像素电极130。所述扫描线110与数据线120相交处包括薄膜晶体管140。
请一并参阅图2，所述薄膜晶体管140包括第一栅极1421、第二栅极1422、通道层144、源极145以及漏极146。所述第一栅极1421与第二栅极1422沿同一扫描线110向同一方向延伸长出的凸起。
请一并参阅图3，在本发明第一实施方式中，所述薄膜晶体管140还包括基底141以与栅极绝缘层143。所述第一栅极1421与第二栅极1422设置于所述基底141上。所述栅极绝缘层143覆盖所述第一栅极1421与第二栅极1422。所述通道层144设置于所述栅极绝缘层143上。所述源极145与漏极146形成在所述通道层144与栅极绝缘层143上，且所述源极145与漏极146分别覆盖在所述通道层144相对的两端。可以理解，所述扫描线110与所述第一栅极1421及第二栅极1422电性连接且一并设置于所述基底141上，所述数据线120与所述源极145电性连接且一并设置于所述栅极绝缘层143上，所述扫描线110被该栅极绝缘层143覆盖。
所述通道层144包括第一部分1441与第二部分1442。所述第一部分1441与第二部分1442层叠设置在所述栅极绝缘层143上。其中，所述第二部分1442形成在所述栅极绝缘层143上，所述第一部分1441形成在所述栅极绝缘层143与所述第二部分1442上，覆盖并包围所述第二部分1442。在本实施方式中，所述源极145与漏极146在所述栅极绝缘层143上的正投影至少部分与所述第二部分1442相重叠。所述第一部分1441包括第一区域1441a与第二区域1441b。所述第一区域1441a位于所述源极145与第二部分1442之间。所述第二区域1441b位于所述漏极146与第二部分1442之间。所述第一栅极1421对应所述第一区域1441a设置，所述第二栅极1422对应所述第二区域1441b设置。
在本实施方式中，所述第一部分1441的材质选自氧化半导体、非晶硅或多晶硅等通道层常用的半导体材料。所述第二部分1442的材质选自导体材料，例如铝、钛、钼、钽、铜等金属或氧化铟锡、氧化铟锌等透明导电材料。可以理解，所述第一部分1441在所述第一栅极1421与第二栅极1422施加电压时由绝缘体变为导体。所述第二部分1442的导电率大于所述第一部分1441作为导体时的导电率，所述第二部分1442的电子迁移率亦大于所述第一部分1441作为导体时的电子迁移率。
这样，当所述薄膜晶体管140通电时，由于所述第二部分1442的导电率及电子迁移率比所述第一部分1441导通时的导电率及电子迁移率高，源极145上的电流会依次经由所述第一区域1441a、第二部分1442、第二区域1441b传导至所述漏极146。由于所述第二部分1442的导电率及电子迁移率比所述第一部分1441导通时的导电率及电子迁移率高，第二部分1442能够有效提高所述薄膜晶体管140的导通速度，进而提高所述薄膜晶体管基板100的响应速度。而由于所述源极145与漏极146在所述栅极绝缘层143上的正投影至少部分与所述第二部分1442相重叠，所述源极145和漏极146与所述第二部分1442的距离最短，响应速度最快。此外，由于本发明薄膜晶体管140主要是通过所述第二部分1442导通所述源极145与漏极146，因此将所述第一栅极1421与第二栅极1422仅对应设置在所述源极145与漏极146分别与第二部分1442重叠的位置，在保证第一栅极1421与第二栅极1422被施加电压时能够导通所述源极145与漏极146的前提下，能够使得该薄膜晶体管基板100的重量更轻。
在形成所述通道层144时，可先在所述栅极绝缘层143上形成一导体材料层，然后通过黄光制程刻蚀所述导体材料层以定义出所述第二部分1442的位置，然后在所述第二部分1442上形成一整层覆盖所述第二部分1442与栅极绝缘层143的半导体材料层，再通过黄光制程刻蚀所述半导体材料层以定义出所述第一部分1441的图案，从而形成所述通道层144。
请参阅图4，在本发明第二实施方式中，所述薄膜晶体管140还包括蚀刻阻挡层147。具体地，所述薄膜晶体管140包括基底141、第一栅极1421、第二栅极1422、栅极绝缘层143、通道层144、源极145、漏极146以及蚀刻阻挡层147。所述第一栅极1421与第二栅极1422设置于所述基底141上。所述栅极绝缘层143覆盖所述第一栅极1421与第二栅极1422。所述通道层144设置于所述栅极绝缘层143上。所述蚀刻阻挡层147形成在所述通道层144上。所述源极145与漏极146形成在所述通道层144、蚀刻阻挡层147栅极绝缘层143上，且所述源极145与漏极146分别覆盖在所述通道层144与蚀刻阻挡层147相对的两端。可以理解，所述扫描线110与所述第一栅极1421及第二栅极1422电性连接且一并设置于所述基底141上，所述数据线120与所述源极145电性连接且一并设置于所述栅极绝缘层143上，所述扫描线110被该栅极绝缘层143覆盖。
所述通道层144包括第一部分1441与第二部分1442。所述第一部分1441与第二部分1442层叠设置在所述栅极绝缘层143上。其中，所述第二部分1442形成在所述栅极绝缘层143上，所述第一部分1441形成在所述栅极绝缘层143与所述第二部分1442上，覆盖并包围所述第二部分1442。所述源极145与漏极146在所述栅极绝缘层143上的正投影至少部分与所述第二部分1442相重叠。该第一部分1441的面积大于该蚀刻阻挡层147的面积，且该第一部分1441对应该源极145与漏极146的两端超出该蚀刻阻挡层147的边缘轮廓，该源极145与漏极146经由该第一部分1441未被该蚀刻阻挡层147覆盖的部分与该第一部分1441相接触。所述第一部分1441包括第一区域1441a与第二区域1441b。所述第一区域1441a位于所述源极145与第二部分1442之间。所述第二区域1441b位于所述漏极146与第二部分1442之间。所述第一栅极1421对应所述第一区域1441a设置，所述第二栅极1422对应所述第二区域1441b设置。
在本实施方式中，所述第一部分1441的材质选自氧化半导体、非晶硅或多晶硅等通道层常用的半导体材料。所述第二部分1442的材质选自导体材料，例如铝、钛、钼、钽、铜等金属或氧化铟锡、氧化铟锌等透明导电材料。可以理解，所述第一部分1441在所述第一栅极1421与第二栅极1422施加电压时由绝缘体变为导体。所述第二部分1442的导电率大于所述第一部分1441作为导体时的导电率，所述第二部分1442的电子迁移率亦大于所述第一部分1441作为导体时的电子迁移率。
这样，当所述薄膜晶体管140通电时，由于所述第二部分1442的导电率及电子迁移率比所述第一部分1441导通时的导电率及电子迁移率高，源极145上的电流会依次经由所述第一区域1441a、第二部分1442、第二区域1441b传导至所述漏极146。由于所述第二部分1442的导电率及电子迁移率比所述第一部分1441导通时的导电率及电子迁移率高，第二部分1442能够有效提高所述薄膜晶体管140的导通速度，进而提高所述薄膜晶体管基板100的响应速度。而由于所述源极145与漏极146在所述栅极绝缘层143上的正投影至少部分与所述第二部分1442相重叠，所述源极145和漏极146与所述第二部分1442的距离最短，响应速度最快。此外，由于本发明薄膜晶体管140主要是通过所述第二部分1442导通所述源极145与漏极146，因此将所述第一栅极1421与第二栅极1422仅对应设置在所述源极145与漏极146分别与第二部分1442重叠的位置，在保证第一栅极1421与第二栅极1422被施加电压时能够导通所述源极145与漏极146的前提下，能够使得该薄膜晶体管基板100的重量更轻。
请参阅图5，在本发明第三实施方式中，所述薄膜晶体管140包括基底141、栅极142、栅极绝缘层143、通道层144、源极145、漏极146以及蚀刻阻挡层147。所述第一栅极1421与第二栅极1422设置于所述基底141上。所述栅极绝缘层143覆盖所述第一栅极1421与第二栅极1422。所述通道层144设置于所述栅极绝缘层143上。所述蚀刻阻挡层147形成在所述通道层144上。所述蚀刻阻挡层147上开设有通孔147a，所述源极145与漏极146形成在所述蚀刻阻挡层147上并分别通过所述通孔147a与所述通道层144电性连接。可以理解，所述扫描线110与所述第一栅极1421及第二栅极1422电性连接且一并设置于所述基底141上，所述数据线120与所述源极145电性连接且一并设置于所述栅极绝缘层143上，所述扫描线110被该栅极绝缘层143覆盖。
所述通道层144包括第一部分1441与第二部分1442。所述第一部分1441与第二部分1442层叠设置在所述栅极绝缘层143上。其中，所述第二部分1442形成在所述栅极绝缘层143上，所述第一部分1441形成在所述栅极绝缘层143与所述第二部分1442上，覆盖并包围所述第二部分1442。所述源极145与漏极146在所述栅极绝缘层143上的正投影至少部分与所述第二部分1442相重叠。所述通孔147a对应所述第二部分1442的两端设置，该蚀刻阻挡层147的面积大于该第一部分1441的面积，所述第二部分1442的厚度大于所述第一部分1441的厚度。所述第一部分1441包括第一区域1441a与第二区域1441b。所述第一区域1441a位于所述源极145与第二部分1442之间。所述第二区域1441b位于所述漏极146与第二部分1442之间。所述第一栅极1421对应所述第一区域1441a设置，所述第二栅极1422对应所述第二区域1441b设置。
在本实施方式中，所述第一部分1441的材质选自氧化半导体、非晶硅或多晶硅等通道层常用的半导体材料。所述第二部分1442的材质选自导体材料，例如铝、钛、钼、钽、铜等金属或氧化铟锡、氧化铟锌等透明导电材料。可以理解，所述第一部分1441在所述第一栅极1421与第二栅极1422施加电压时由绝缘体变为导体。所述第二部分1442的导电率大于所述第一部分1441作为导体时的导电率，所述第二部分1442的电子迁移率亦大于所述第一部分1441作为导体时的电子迁移率。
这样，当所述薄膜晶体管140通电时，由于所述第二部分1442的导电率及电子迁移率比所述第一部分1441导通时的导电率及电子迁移率高，源极145上的电流会依次经由所述第一区域1441a、第二部分1442、第二区域1441b传导至所述漏极146。由于所述第二部分1442的导电率及电子迁移率比所述第一部分1441导通时的导电率及电子迁移率高，第二部分1442能够有效提高所述薄膜晶体管140的导通速度，进而提高所述薄膜晶体管基板100的响应速度。而由于所述源极145与漏极146在所述栅极绝缘层143上的正投影至少部分与所述第二部分1442相重叠，所述源极145和漏极146与所述第二部分1442的距离最短，响应速度最快。此外，由于本发明薄膜晶体管140主要是通过所述第二部分1442导通所述源极145与漏极146，因此将所述第一栅极1421与第二栅极1422仅对应设置在所述源极145与漏极146分别与第二部分1442重叠的位置，在保证第一栅极1421与第二栅极1422被施加电压时能够导通所述源极145与漏极146的前提下，能够使得该薄膜晶体管基板100的重量更轻。
以上实施例仅用以说明本发明的技术方案而非限制，图示中出现的上、下、左及右方向仅为了方便理解，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (11)
1.一种薄膜晶体管，包括第一栅极、第二栅极、通道层、源极、漏极以与栅极绝缘层，所述通道层通过所述栅极绝缘层与所述第一栅极及第二栅极相互绝缘，所述通道层包括第一部分与第二部分，所述第二部分的导电率大于所述第一部分的导电率，所述第一部分包括位于所述第二部分与源极之间的第一区域以及位于所述第二部分与漏极之间的第二区域，所述第一栅极对应所述第一区域设置，所述第二栅极对应所述第二区域设置，所述源极电性连接所述第一区域，所述漏极电性连接所述第二区域；
所述薄膜晶体管还包括基底，所述第一栅极与第二栅极设置于所述基底上，所述栅极绝缘层覆盖所述第一栅极与第二栅极，所述第二部分设置于所述栅极绝缘层上，所述第一部分形成在所述栅极绝缘层与所述第二部分上，覆盖并包围所述第二部分，所述源极与漏极形成在所述第一部分与栅极绝缘层上，且所述源极与漏极分别覆盖在所述通道层相对的两端，所述源极与所述第二部分通过所述第一部分得以间隔而不直接接触，所述漏极与所述第二部分通过所述第一部分得以间隔而不直接接触。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述源极与漏极在所述栅极绝缘层上的正投影至少部分与所述第二部分相重叠。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述第一部分的材质选自氧化半导体、非晶硅或多晶硅。
4.如权利要求1所述的薄膜晶体管，其特征在于，所述第二部分的材质选自铝、钛、钼、钽、铜、氧化铟锡或氧化铟锌。
5.如权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括蚀刻阻挡层，所述蚀刻阻挡层形成在所述第一部分上，所述源极与漏极形成在所述第一部分、蚀刻阻挡层栅极绝缘层上，且所述源极与漏极分别覆盖在所述第一部分与蚀刻阻挡层相对的两端。
6.如权利要求5所述的薄膜晶体管，其特征在于，该第一部分的面积大于该蚀刻阻挡层的面积，且该第一部分对应该源极与漏极的两端超出该蚀刻阻挡层的边缘轮廓，该源极与漏极经由该第一部分未被该蚀刻阻挡层覆盖的部分与该第一部分相接触。
7.如权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括蚀刻阻挡层，所述蚀刻阻挡层形成在所述第一部分上，所述蚀刻阻挡层上开设有通孔，所述源极与漏极形成在所述蚀刻阻挡层上并分别通过所述通孔与所述第一部分电性连接。
8.如权利要求7所述的薄膜晶体管，其特征在于，所述通孔对应所述第二部分的两端设置。
9.如权利要求7所述的薄膜晶体管，其特征在于，该蚀刻阻挡层的面积大于该第一部分的面积，所述第二部分的厚度大于所述第一部分的厚度。
10.一种薄膜晶体管基板，其包括多条扫描线以及与所述扫描线绝缘相交的多条数据线，所述扫描线与数据线相交处包括薄膜晶体管，所述薄膜晶体管包括第一栅极、第二栅极、通道层、源极、漏极以与栅极绝缘层，所述通道层通过所述栅极绝缘层与所述第一栅极及第二栅极相互绝缘，所述通道层包括第一部分与第二部分，所述第二部分的导电率大于所述第一部分的导电率，所述第一部分包括位于所述第二部分与源极之间的第一区域以及位于所述第二部分与漏极之间的第二区域，所述第一栅极对应所述第一区域设置，所述第二栅极对应所述第二区域设置，所述源极电性连接所述第一区域，所述漏极电性连接所述第二区域；
所述薄膜晶体管基板还包括基底，所述第一栅极与第二栅极设置于所述基底上，所述栅极绝缘层覆盖所述第一栅极与第二栅极，所述第二部分设置于所述栅极绝缘层上，所述第一部分形成在所述栅极绝缘层与所述第二部分上，覆盖并包围所述第二部分，所述源极与漏极形成在所述第一部分与栅极绝缘层上，且所述源极与漏极分别覆盖在所述通道层相对的两端，所述源极与所述第二部分通过所述第一部分得以间隔而不直接接触，所述漏极与所述第二部分通过所述第一部分得以间隔而不直接接触。
11.如请求项10所述的薄膜晶体管基板，其特征在于，所述第一栅极与第二栅极为沿同一扫描线向同一方向延伸长出的凸起。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410845006.9A CN105810745B (zh) | 2014-12-31 | 2014-12-31 | 薄膜晶体管及薄膜晶体管基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410845006.9A CN105810745B (zh) | 2014-12-31 | 2014-12-31 | 薄膜晶体管及薄膜晶体管基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105810745A CN105810745A (zh) | 2016-07-27 |
| CN105810745B true CN105810745B (zh) | 2019-06-18 |
Family
ID=56420094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410845006.9A Active CN105810745B (zh) | 2014-12-31 | 2014-12-31 | 薄膜晶体管及薄膜晶体管基板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105810745B (zh) |
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| CN101640219A (zh) * | 2008-07-31 | 2010-02-03 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| CN102881688A (zh) * | 2012-09-19 | 2013-01-16 | 北京京东方光电科技有限公司 | 一种阵列基板、显示面板及阵列基板的制造方法 |
| CN203134809U (zh) * | 2012-11-06 | 2013-08-14 | 北京京东方光电科技有限公司 | 一种薄膜晶体管、阵列基板和显示装置 |
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| Publication number | Publication date |
|---|---|
| CN105810745A (zh) | 2016-07-27 |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
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