CN105789217A - 阵列基板及其制作方法 - Google Patents

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Abstract

一种阵列基板及其制作方法，阵列基板包括：一基板；一图案化辅助导电层设置于基板上，包括两个蚀刻阻挡图案；一图案化半导体层设置于基板上，包括一通道区以及两个重掺杂区，通道区位于两个重掺杂区之间，各蚀刻阻挡图案于一垂直投影方向上与一个重掺杂区直接接触且重迭；一栅极介电层设置于图案化半导体层以及图案化辅助导电层上；一第一图案化导电层设置于栅极介电层上，包括一栅极且栅极于垂直投影方向上与通道区对应设置。利用图案化辅助导电层的蚀刻阻挡图案或辅助导电图案与图案化半导体层的重掺杂区对应设置，使得源极/漏极电极可通过蚀刻阻挡图案或辅助导电图案而与重掺杂区形成电性连接，借此达到提升产品良率与电性均匀性等目的。

Description

阵列基板及其制作方法
技术领域
本发明是关于一种阵列基板以及其制作方法，尤指一种利用图案化辅助导电层的蚀刻阻挡图案或辅助导电图案来电性连接源极/漏极电极与重掺杂区的列基板以及其制作方法。
背景技术
低温多晶硅(lowtemperaturepolycrystallinesilicon,LTPS)薄膜晶体管组件由于具有较高电子迁移率(mobility)的特性，因此理论上具有较非晶硅(amorphoussilicon)薄膜晶体管元件更佳的电性表现。在一般的顶栅极(topgate)低温多晶硅薄膜晶体管元件结构中，源极/漏极电极须通过介电层例如氧化硅层中的接触孔而与掺杂的多晶硅直接接触与直接连接。然而，在以蚀刻方式于介电层中形成接触孔时，若采用蚀刻选择比较低的干式蚀刻，容易对掺杂的多晶硅产生破坏，进而影响源极/漏极电极与其直接接触与直接连接状态。另一方面，若使用蚀刻选择比较高的湿式蚀刻来定义介电层中的接触孔，虽然可较不会对多晶硅产生破坏，但此湿式蚀刻仍有不易形成孔径较小的接触孔的缺点而无法应用于高分辨率(例如高PPI(pixelsperinch))的产品。此外，一般用来蚀刻氧化硅的蚀刻液含有氢氟酸，容易于玻璃基板背面产生无法移除的脏污，进而影响到后续工艺例如Cell工艺对准以及可挠式基板的激光掀起(laserlift-off)工艺的进行。
发明内容
本发明的主要目的在于提供一种阵列基板以及其制作方法，图案化辅助导电层的蚀刻阻挡图案或辅助导电图案来电性连接源极/漏极电极与重掺杂区，借此改善重掺杂区被蚀刻破坏所导致的电性不良影响，进而达到改善电性均匀性以及提升产品良率等目的。
为达上述目的，本发明的一实施例提供一种阵列基板，阵列基板包括基板、图案化辅助导电层、图案化半导体层、栅极介电层以及第一图案化导电层。图案化辅助导电层与图案化半导体层设置于基板上，图案化辅助导电层包括两个蚀刻阻挡图案，图案化半导体层包括一通道区以及两个重掺杂区。通道区位于两个重掺杂区之间，各蚀刻阻挡图案于垂直投影方向上与一个重掺杂区直接接触且重迭。栅极介电层设置于图案化半导体层以及图案化辅助导电层上。第一图案化导电层设置于栅极介电层上，第一图案化导电层包括一栅极，且栅极于垂直投影方向上与通道区对应设置。
其中，该图案化辅助导电层设置于该基板与该图案化半导体层之间。
其中，该图案化半导体层设置于该基板与该图案化辅助导电层之间。
其中，该阵列基板更包括：
一层间介电层，设置于该栅极介电层以及该第一图案化导电层上；
多个第一开孔，其中各该第一开孔与一个该蚀刻阻挡图案对应设置，各该第一开孔贯穿该层间介电层以及该栅极介电层而至少部分暴露出对应的该蚀刻阻挡图案；以及
一第二图案化导电层，设置于该层间介电层上以及该等第一开孔中，该第二图案化导电层包括两个源极/漏极电极，各该源极/漏极电极与一个该蚀刻阻挡图案对应设置，且各该源极/漏极电极通过至少一个该第一开孔与对应的该蚀刻阻挡图案接触而形成电性连接。
其中，该图案化辅助导电层设置于该基板与该图案化半导体层之间，且各该第一开孔更贯穿该图案化半导体层。
其中，该图案化半导体层更包括一第一电极，该第一图案化导电层更包括一第二电极，该第一电极与该第二电极于该垂直投影方向上互相重迭，且部分的该栅极介电层设置于该第一电极与该第二电极之间而形成一储存电容。
其中，该图案化辅助导电层更包括一第三电极，且该第三电极于该垂直投影方向上与该第一电极直接接触且重迭。
其中，该第三电极设置于该第一电极与该基板之间。
其中，该第一电极设置于该第三电极与该基板之间。
其中，该图案化辅助导电层包括一金属导电层。
其中，该阵列基板更包括：
一平坦层，设置于该第二图案化导电层以及该层间介电层上；
一第二开孔，与一个该源极/漏极电极对应设置，该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
一像素电极，设置于该平坦层上，且该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
为达上述目的，本发明的另一实施例提供一种阵列基板，阵列基板包括基板、图案化半导体层、栅极介电层、第一图案化导电层、层间介电层、多个第一开孔、图案化辅助导电层以及第二图案化导电层。图案化半导体层设置于基板上，图案化半导体层包括一通道区以及两个重掺杂区，通道区位于两个重掺杂区之间。栅极介电层设置于基板以及图案化半导体层上。第一图案化导电层设置于栅极介电层上，第一图案化导电层包括一栅极，且栅极于垂直投影方向上与通道区对应设置。层间介电层设置于栅极介电层以及第一图案化导电层上。各第一开孔与一个重掺杂区对应设置，各第一开孔贯穿层间介电层、栅极介电层以及对应的重掺杂区。图案化辅助导电层设置于层间介电层上以及第一开孔中，图案化辅助导电层包括两个辅助导电图案，各辅助导电图案共形地(conformally)设置于一个第一开孔中，各辅助导电图案与被对应的第一开孔暴露出的重掺杂区接触而形成电性连接。第二图案化导电层设置于图案化辅助导电层上，第二图案化导电层包括两个源极/漏极电极，各源极/漏极电极填入一个第一开孔，且各源极/漏极电极通过对应的第一开孔中的辅助导电图案与一个重掺杂区形成电性连接。
其中，该图案化辅助导电层包括一重掺杂的多晶硅层、微晶硅层或非晶硅层。
其中，该阵列基板更包括：
一平坦层，设置于该第二图案化导电层以及该层间介电层上；
一第二开孔，与一个该源极/漏极电极对应设置，该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
一像素电极，设置于该平坦层上，且该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
为达上述目的，本发明的另一实施例提供一种阵列基板的制作方法，包括下列步骤。于基板上形成图案化辅助导电层，图案化辅助导电层包括两个蚀刻阻挡图案。于基板上形成图案化半导体层，图案化半导体层包括一通道区以及两个重掺杂区，通道区位于两个重掺杂区之间，各蚀刻阻挡图案于垂直投影方向上与一个重掺杂区直接接触且重迭。于图案化半导体层以及图案化辅助导电层上形成栅极介电层。于栅极介电层上形成一第一图案化导电层，第一图案化导电层包括一栅极，且栅极于垂直投影方向上与通道区对应。
其中，该图案化辅助导电层于该图案化半导体层之前形成，而各该蚀刻阻挡图案于该垂直投影方向上位于对应的该重掺杂区与该基板之间。
其中，该图案化辅助导电层于该图案化半导体层之后形成，而各该重掺杂区于该垂直投影方向上位于对应的该蚀刻阻挡图案与该基板之间。
其中，该方法更包括：
于该栅极介电层以及该第一图案化导电层上形成一层间介电层；
形成多个第一开孔，其中各该第一开孔与一个该蚀刻阻挡图案对应，各该第一开孔贯穿该层间介电层以及该栅极介电层而至少部分暴露出对应的该蚀刻阻挡图案；以及
于该层间介电层上以及该等第一开孔中形成一第二图案化导电层，其中该第二图案化导电层包括两个源极/漏极电极，各该源极/漏极电极与一个该蚀刻阻挡图案对应，且各该源极/漏极电极通过至少一个该第一开孔与对应的该蚀刻阻挡图案接触而形成电性连接。
其中，该图案化辅助导电层于该图案化半导体层之前形成，且各该第一开孔更贯穿该图案化半导体层。
其中，该图案化辅助导电层包括一金属导电层。
其中，该方法更包括：
于该第二图案化导电层以及该层间介电层上形成一平坦层；
形成一第二开孔，其中该第二开孔与一个该源极/漏极电极对应，且该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
于该平坦层上形成一像素电极，其中该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
为达上述目的，本发明的另一实施例提供一种阵列基板的制作方法，包括下列步骤。于基板上形成图案化半导体层，图案化半导体层包括一通道区以及两个重掺杂区，通道区位于两个重掺杂区之间。于基板以及图案化半导体层上形成栅极介电层。于栅极介电层上形成第一图案化导电层，第一图案化导电层包括一栅极，且栅极于垂直投影方向上与通道区对应。于栅极介电层以及第一图案化导电层上形成层间介电层。形成多个第一开孔，各第一开孔与一个重掺杂区对应，各第一开孔贯穿层间介电层、栅极介电层以及对应的重掺杂区。于层间介电层上以及第一开孔中形成一图案化辅助导电层，图案化辅助导电层包括两个辅助导电图案，各辅助导电图案共形地(conformally)形成于一个第一开孔中，各辅助导电图案与被对应的第一开孔暴露出的重掺杂区接触而形成电性连接。于图案化辅助导电层上形成一第二图案化导电层，第二图案化导电层包括两个源极/漏极电极，各源极/漏极电极填入一个第一开孔，且各源极/漏极电极通过对应的第一开孔中的辅助导电图案与一个重掺杂区形成电性连接。
其中，该图案化辅助导电层包括一重掺杂的多晶硅层、微晶硅层、非晶硅层。
其中，该方法更包括：
于该第二图案化导电层以及该层间介电层上一平坦层；
形成一第二开孔，其中该第二开孔与一个该源极/漏极电极对应，该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
于该平坦层上形成一像素电极，其中该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1至图5绘示了本发明第一实施例的阵列基板的制作方法示意图，其中
图2绘示了图1之后的制作方法示意图；
图3绘示了图2之后的制作方法示意图；
图4绘示了图3之后的制作方法示意图；
图5绘示了图4之后的制作方法示意图。
图6绘示了本发明第二实施例的阵列基板的示意图。
图7至图9绘示了本发明第三实施例的阵列基板的制作方法示意图，其中
图8绘示了图7之后的制作方法示意图；
图9绘示了图8之后的制作方法示意图。
图10绘示了本发明第四实施例的阵列基板的示意图。
图11与图12绘示了本发明第五实施例的阵列基板的制作方法示意图。
其中，附图标记：
101-105阵列基板
10基板
11缓冲层
20、21图案化辅助导电层
20A蚀刻阻挡图案
20B第三电极
21A辅助导电图案
21B第五电极
30图案化半导体层
30A通道区
30B重掺杂区
30C轻掺杂区
30D第一电极
30P半导体图案
40栅极介电层
50第一图案化导电层
50A栅极
50B第二电极
60层间介电层
V1第一开孔
70第二图案化导电层
70A源极/漏极电极
70B第四电极
CS储存电容
80平坦层
V2第二开孔
90像素电极
Z垂直投影方向
具体实施方式
为使本发明所属技术领域技术人员能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
请参考图1至图5。图1至图5绘示了本发明第一实施例的阵列基板的制作方法示意图。为了方便说明，本发明的各图式仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。本实施例的阵列基板的制作方法包括下列步骤。首先，如图1所示，提供一基板10，基板10可包括硬质基板例如玻璃基板与陶瓷基板或可挠式基板(flexiblesubstrate)例如塑料基板或其它适合材料所形成的基板。于基板10上形成一图案化辅助导电层20，图案化辅助导电层20可包括至少两个蚀刻阻挡图案20A。此外，本实施例的图案化辅助导电层20可更包括一第三电极20B与蚀刻阻挡图案20A互相分离设置，其中，两个蚀刻阻挡图案20A也互相分离设置。本实施例的图案化辅助导电层可为单层或多层结构，且其材料包括一金属、合金、透明导电材料、半导体材料(例如：多晶硅、微晶硅、非晶硅、氧化物半导体或其它合适的材料)、或其它适合的导电材料、或前述至少二种材料组合。上述的金属材料可包括例如铝、铜、银、铬、钛、钼的其中至少一者、上述材料的复合层、或上述材料的金属氮化物、或上述材料的金属氧化物、或上述材料的金属氮氧化物，但并不以此为限。值得说明的是，于图案化辅助导电层20形成之前，可选择性地先于基板10上形成一缓冲层11，但并不以此为限。缓冲层11的材料可包括氧化硅、氮化硅、氮氧化硅或其它适合的绝缘材料。
然后，如图2所示，于基板10上形成一图案化半导体层30，图案化半导体层30可包括一半导体图案30P与蚀刻阻挡图案20A对应设置。在本实施例中，半导体图案30P覆盖对应的蚀刻阻挡图案20A且覆盖两蚀刻阻挡图案20A之间的部分区域。换句话说，两蚀刻阻挡图案20A分隔开来所暴露出基板10表面的区域会被半导体图案30P所覆盖，且半导体图案30P会延伸覆盖两蚀刻阻挡图案20A。此外，图案化半导体层30可更包括一第一电极30D形成于上述的图案化辅助导电层20的第三电极20B上，且第三电极20B于一垂直投影方向Z上与第一电极30D直接接触且重迭，但并不以此为限。其中，第一电极30D会与图案化半导体层30分隔开来。值得说明的是，第一电极30D可为图案化半导体层30经局部处理之后而具有较高导电性的图案。举例来说，图案化半导体层30可包括多晶硅半导体材料、氧化物半导体材料、或其它适合的半导体材料、或其述材料的组合，而第一电极30D可为经由局部掺杂工艺或局部电浆处理等方式所形成的导电图案。上述的氧化物半导体材料可包括II-VI族化合物(例如氧化锌，ZnO)、II-VI族化合物掺杂碱土金属(例如氧化锌镁，ZnMgO)、II-VI族化合物掺杂IIIA族元素(例如氧化铟镓锌，IGZO)、II-VI族化合物掺杂VA族元素(例如氧化锡锑，SnSbO2)、II-VI族化合物掺杂VIA族元素(例如氧化硒化锌，ZnSeO)、II-VI族化合物掺杂过渡金属(例如氧化锌锆，ZnZrO)，或其它的藉由以上提及的元素总类混合搭配形成的具有半导体特性的氧化物，但并不以此为限。
接着，如图2至图3所示，于图案化半导体层30以及图案化辅助导电层20上形成一栅极介电层40，并于栅极介电层40上形成一第一图案化导电层50。栅极介电层40可包括由氧化硅、氮化硅、氮氧化硅、或其它适合的绝缘材料所形成的单层或多层堆栈的结构。第一图案化导电层50包括一栅极50A与位于两蚀刻阻挡图案20A之间的半导体图案30P对应设置。然后，进行另一局部处理而于半导体图案30P中形成两个重掺杂区30B，而未被此局部处理影响的半导体图案30P成为一通道区30A，且通道区30A位于两个重掺杂区30B之间。各蚀刻阻挡图案20A于垂直投影方向Z上与一个重掺杂区30B直接接触且重迭。举例来说，当图案化半导体层30为多晶硅层时，重掺杂区30B可包括掺杂有P型掺质例如硼离子或N型掺质例如磷离子的重掺杂区，但并不以此为限。此外，于重掺杂区30B形成之后，可选择性的再利用另一局部处理而于重掺杂区30B与通道区30A之间形成轻掺杂区30C，而栅极50A于垂直投影方向Z上与通道区30A对应与重迭。其中，重掺杂区的掺杂浓度大于轻掺杂区，且通道区一般为本征区(intrinsic)，但并不以此为限。在本实施例中，图案化辅助导电层20于图案化半导体层30之前形成，故各蚀刻阻挡图案20A于一垂直投影方向Z上位于对应的重掺杂区30B与基板10之间。此外，本实施例的第一图案化导电层50可为单层或多层结构，且其包括金属、合金、透明导电材料、或其它适合的导电材料、或前述至少二种材料的组合，且此金属可包括例如铝、铜、银、铬、钛、钼的其中至少一者、上述材料的复合层、或上述材料的金属氮化物、或上述材料的金属氧化物、或上述材料的金属氮氧化物，但并不以此为限。值得说明的是，第一图案化导电层50可更包括一第二电极50B，第一电极30D与第二电极50B于垂直投影方向Z上互相重迭，且部分的栅极介电层40设置于第一电极30D与该第二电极50B之间而形成一储存电容CS。
然后，如图4所示，于栅极介电层40以及第一图案化导电层50上形成一层间介电层60。层间介电层60可包括氧化硅、氮化硅、氮氧化硅或其它适合的介电材料所形成的单层或多层堆栈的结构。接着，可利用例如一微影蚀刻工艺而形成多个第一开孔V1，且各第一开孔V1与一个蚀刻阻挡图案20A对应。在本实施例中，各第一开孔V1贯穿层间介电层60、栅极介电层40以及图案化半导体层30而至少部分暴露出对应的蚀刻阻挡图案20A。值得说明的是，本实施例的各第一开孔V1较佳以干式蚀刻方式形成，但并不以此为限。之后，于层间介电层60上以及第一开孔V1中形成一第二图案化导电层70，第二图案化导电层70包括至少两个源极/漏极电极70A，各源极/漏极电极70与一个蚀刻阻挡图案20A对应，且各源极/漏极电极70A通过至少一个第一开孔V1与对应的蚀刻阻挡图案20A接触而形成电性连接。其中，两个源极/漏极电极70A分隔开来。本实施例的第二图案化导电层70可为单层或多层结构，且其包括金属、合金、透明导电材料、或其它适合的导电材料层、或前述至少二种材料的组合，且此金属可包括例如铝、铜、银、铬、钛、钼的其中至少一者、上述材料的复合层、或上述材料的金属氮化物、或上述材料的金属氧化物、或上述材料的金属氮氧化物，但并不以此为限。值得说明的是，第二图案化导电层70可选择性地更包括一第四电极70B，第四电极70B与第二电极50B于垂直投影方向Z上对应设置，借此可利用第四电极70B、第二电极50B以及夹设于其间的层间介电层60形成另一储存电容，但并不以此为限。
接着，如图5所示，于第二图案化导电层70以及层间介电层60上形成一平坦层80。平坦层80单层或多层材料，且其可包括无机材料(例如氮化硅、氧化硅与氮氧化硅、或其它适合的材料)、有机材料(例如丙烯酸类树脂(acrylicresin)、光刻胶、彩色滤光材料、或其它适合的材料)、或其它适合的材料。然后，形成一第二开孔V2，第二开孔V2与源极/漏极电极70A其中一个对应，且第二开孔V2贯穿平坦层80而暴露出至少部分的对应的源极/漏极电极70A。之后，于平坦层80上形成一像素电极90，像素电极90与被第二开孔V2暴露出的源极/漏极电极70A接触而连接。经由上述的制作方法，可形成如图5所示的阵列基板101。在本实施例中，像素电极90的材料可视所应用的显示装置性质而有所不同。举例来说，当阵列基板101应用于穿透式显示装置，像素电极90较佳为透明导电材料例如氧化铟锡所形成，当阵列基板101应用于非穿透式显示装置，像素电极90可由非透明导电材料例如金属或合金所形成，而阵列基板101应用于半穿透式显示装置，像素电极90可由部份非透明导电材料例如金属或合金所形成且另一部份由透明导电材料所形成，但并不以此为限。其中，不论穿透式显示装置、非穿透式显示装置与半穿透式显示装置为何类型皆可运用，例如：液晶显示面板、有机发光显示面板、或其它合适的显示装置、或上述至少二种显示装置的组合。在本实施例中，由于在图案化半导体层30的重掺杂区30B下方对应设置了具有导电能力的蚀刻阻挡图案20A，故在形成第一开孔V1时可较不需顾虑图案化半导体层30被蚀刻工艺破坏的程度，而可使第一开孔V1直接贯穿图案化半导体层30而直接暴露出蚀刻阻挡图案20A表面，且源极/漏极电极70A可通过具有导电能力的蚀刻阻挡图案20A与重掺杂区30B形成电性连接(例如：蚀刻阻挡图案20A与重掺杂区30B之间可形成奥姆接触)，故本实施例的制作方法可达到改善电性均匀性、增加工艺容许度(processwindow)以及提升产品良率等目的。
如图5所示，本实施例的阵列基板101包括基板10、图案化辅助导电层20、图案化半导体层30、栅极介电层40以及第一图案化导电层50。图案化辅助导电层20与图案化半导体层30设置于基板10上，图案化辅助导电层20包括两个蚀刻阻挡图案20A，图案化半导体层30包括一通道区30A以及两个重掺杂区30B。通道区30A位于两个重掺杂区30B之间，各蚀刻阻挡图案20A于垂直投影方向Z上与一个重掺杂区30B直接接触且重迭。栅极介电层40设置于图案化半导体层30以及图案化辅助导电层20上。第一图案化导电层50设置于栅极介电层40上，第一图案化导电层50包括一栅极50A，且栅极50A于垂直投影方向Z上与通道区30A对应设置。在本实施例中，图案化辅助导电层20设置于基板10与图案化半导体层30之间，而蚀刻阻挡图案20A设置于重掺杂区30B与基板10之间。此外，阵列基板101可更包括层间介电层60、第一开孔V1、第二图案化导电层70、平坦层80、第二开孔V2以及像素电极90。层间介电层60设置于栅极介电层40以及第一图案化导电层50上，各第一开孔V1与一个蚀刻阻挡图案20A对应设置，各第一开孔V1贯穿层间介电层60、栅极介电层40以及图案化半导体层30而至少部分暴露出对应的蚀刻阻挡图案20A。第二图案化导电层70设置于层间介电层60上以及第一开孔V1中，第二图案化导电层70包括两个源极/漏极电极70A，各源极/漏极电极70A与一个蚀刻阻挡图案20A对应设置，且各源极/漏极电极70A通过至少一个第一开孔V1与对应的蚀刻阻挡图案20A接触而形成电性连接。平坦层80设置于第二图案化导电层70以及层间介电层60上，第二开孔V2与一个源极/漏极电极70A对应设置，且第二开孔V2贯穿平坦层80而暴露出至少部分的对应的源极/漏极电极70A。像素电极90设置于平坦层80上，且像素电极90与被第二开孔V2暴露出的源极/漏极电极70A接触而形成电性连接。阵列基板101中的各部件的材料特性已于上述制作方法中说明，故在此并不再赘述。值得说明的是，由于本实施例的图案化半导体层30于图案化辅助导电层20之后形成，故图案化辅助导电层20的第三电极20B设置于第一电极30D与基板10之间。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参考图6。图6绘示了本发明第二实施例的阵列基板的示意图。如图6所示，本实施例的阵列基板102与上述第一实施例不同的地方在于，阵列基板102的图案化辅助导电层20并未具有上述第一实施例的第三电极20B，故本实施例的储存电容CS可仅由图案化半导体层30的第一电极30D、第二电极50B以及夹设于其间的部分的栅极介电层40所形成。
请参考图7至图9。图7至图9绘示了本发明第三实施例的阵列基板的制作方法示意图。与上述第一实施例不同的地方在于，如图7所示，本实施例的图案化辅助导电层20于图案化半导体层30之后形成，而各重掺杂区30B于垂直投影方向Z上位于对应的蚀刻阻挡图案20A与基板10之间。此外，本实施例的重掺杂区30B与第一电极30D可视需要藉由同一局部处理例如离子植入工艺而一并形成，但并不以此为限。接着，如图8所示，形成栅极介电层40与第一图案化导电层50，并可再利用另一局部处理而于重掺杂区30B与通道区30A之间形成轻掺杂区30C。然后，如图9所示，接着形成层间介电层60、第一开孔V1、第二图案化导电层70、平坦层80、第二开孔V2以及像素电极90，进而形成如图9所示的阵列基板103。与上述第一实施例的阵列基板不同的地方在于，在本实施例的阵列基板103中，由于图案化辅助导电层20于图案化半导体层30之后形成，故图案化半导体层30设置于基板10与图案化辅助导电层20之间，而蚀刻阻挡图案20A设置于重掺杂区30B上。因此，本实施例的形成第一开孔V1的蚀刻工艺仅会停留在蚀刻阻挡图案20A而不会蚀刻到图案化半导体层30的重掺杂区30B，故重掺杂区30B可被蚀刻阻挡图案20A保护而不被破坏。此外，第一电极30D设置于图案化辅助导电层20的第三电极20B与基板10之间，故本实施例的储存电容CS可由依序互相堆栈的第一电极30D、第三电极20B、栅极介电层40以及第二电极50B所形成。
请参考图10。图10绘示了本发明第四实施例的阵列基板的示意图。如图10所示，本实施例的阵列基板104与上述第三实施例不同的地方在于，阵列基板104的图案化辅助导电层20并未具有上述第三实施例的第三电极20B，故本实施例的储存电容CS可仅由图案化半导体层30的第一电极30D、第二电极50B以及夹设于其间的部分的栅极介电层40所形成。
请参考图11与图12。图11与图12绘示了本发明第五实施例的阵列基板的制作方法示意图。本实施例的阵列基板的制作方法包括下列步骤。首先，如图11所示，于基板10上形成图案化半导体层30，图案化半导体层30包括一通道区30A以及两个重掺杂区30B，通道区30A位于两个重掺杂区30B之间。此外，图案化半导体层30可更包括一第一电极30D形成于基板10上，且第一电极30D可为图案化半导体层30经局部处理之后而具有较高导电性的图案。举例来说，图案化半导体层30可包括多晶硅半导体材料、氧化物半导体材料、或其它适合的半导体材料、或其述材料的组合，而第一电极30D可为经由局部掺杂工艺或局部电浆处理等方式所形成的导电图案。值得说明的是，于图案化辅助导电层20形成之前，可选择性地先于基板10上形成一缓冲层11，但并不以此为限。缓冲层11的材料可包括氧化硅、氮化硅、氮氧化硅或其它适合的绝缘材料。接着，于基板10以及图案化半导体层30上形成栅极介电层40，并于栅极介电层40上形成第一图案化导电层50。必需说明的是，栅极介电层40可更覆盖第一电极30D。第一图案化导电层50包括一栅极50A，且栅极50A于垂直投影方向Z上与通道区30A对应与重迭。接着，可再利用另一局部处理而于重掺杂区30B与通道区30A之间形成轻掺杂区30C。其中，重掺杂区的掺杂浓度大于轻掺杂区，且通道区一般为本征区(intrinsic)，但并不以此为限。值得说明的是，第一图案化导电层50可更包括一第二电极50B，第一电极30D与第二电极50B于垂直投影方向Z上互相重迭，且部分的栅极介电层40设置于第一电极30D与第二电极50B之间而形成一储存电容CS。然后，于栅极介电层40以及第一图案化导电层50上形成层间介电层60，并形成多个第一开孔V1，各第一开孔V1与一个重掺杂区30B对应，各第一开孔V1贯穿层间介电层60、栅极介电层40以及对应的重掺杂区30B，以暴露出基板10表面。必需说明的是，层间介电层60可更覆盖第二电极50B。
接着，如图12所示，于层间介电层60上以及第一开孔V1中形成一图案化辅助导电层21，并于图案化辅助导电层21上形成一第二图案化导电层70。其中，第二图案化导电层70直接接触图案化辅助导电层21上表面。在本实施例中，图案化辅助导电层21包括两个辅助导电图案21A，各辅助导电图案21A共形地(conformally)形成于一个第一开孔V1中，且各辅助导电图案21A与被对应的第一开孔V1暴露出的重掺杂区30B接触而形成电性连接。第二图案化导电层70包括两个源极/漏极电极70A，各源极/漏极电极70A填入一个第一开孔V1，且各源极/漏极电极70A通过对应的第一开孔V1中的辅助导电图案21A与一个重掺杂区30B形成电性连接。在本实施例中，图案化辅助导电层21较佳可包括一重掺杂的多晶硅层、微晶硅层、非晶硅层、或其它适合的导电材料、或前述材料至少二种的组合，且图案化辅助导电层21与第二图案化导电层70可利用同一图案化工艺例如黄光蚀刻工艺而一并形成，借此达到简化工艺的效果，但并不以此为限。在本发明的其它实施例中，亦可视需要以不同的图案化工艺分别形成图案化辅助导电层21与第二图案化导电层70。此外，当图案化辅助导电层21与第二图案化导电层70由同一黄光蚀刻工艺一并形成时，图案化辅助导电层21与第二图案化导电层70于垂直投影方向Z上的形状大体上彼此相同。在此状况下，图案化辅助导电层21可更包括一第五电极21B设置于第二图案化导电层70的第四电极70B与层间介电层60之间，即第四电极70B直接接触第五电极21B上表面。因此，层间介电层60设置于第五电极21B与第二电极50B之间而形成另一储存电容CS。
接着，可再形成平坦层80、第二开孔V2以及像素电极90，进而形成如图12所示的阵列基板105。平坦层80形成于第二图案化导电层70以及层间介电层60上，第二开孔V2与一个源极/漏极电极70A对应，且第二开孔V2贯穿平坦层80而暴露出至少部分的对应的源极/漏极电极70A。像素电极90形成于平坦层80上，且像素电极90与被第二开孔V2暴露出的源极/漏极电极70A接触而形成电性连接。必需说明的是，平坦层80可更覆盖第四电极70B。
如图12所示，本实施例的阵列基板105包括基板10、缓冲层11、图案化半导体层30、栅极介电层40、第一图案化导电层50、层间介电层60、多个第一开孔V1、图案化辅助导电层21以及第二图案化导电层70。图案化半导体层30设置于基板10上，图案化半导体层30包括一通道区30A以及两个重掺杂区30B，通道区30A位于两个重掺杂区30B之间。栅极介电层40设置于基板10以及图案化半导体层30上。第一图案化导电层50设置于栅极介电层40上，第一图案化导电层50包括一栅极50A，且栅极50A于垂直投影方向Z上与通道区30A对应设置。层间介电层60设置于栅极介电层40以及第一图案化导电层50上。各第一开孔V1与一个重掺杂区30B对应设置，各第一开孔V1贯穿层间介电层60、栅极介电层40以及对应的重掺杂区30B。图案化辅助导电层21设置于层间介电层60上以及第一开孔V1中，图案化辅助导电层21包括两个辅助导电图案21A，各辅助导电图案21A共形地设置于一个第一开孔V1中，各辅助导电图案21A与被对应的第一开孔V1暴露出的重掺杂区30B接触而形成电性连接。第二图案化导电层70设置于图案化辅助导电层21上，第二图案化导电层70包括两个源极/漏极电极70A，各源极/漏极电极70A填入一个第一开孔V1，且各源极/漏极电极70A通过对应的第一开孔V1中的辅助导电图案21A与一个重掺杂区30B形成电性连接。此外，阵列基板105可更包括平坦层80、第二开孔V2与像素电极90。平坦层80设置于第二图案化导电层70以及层间介电层60上，第二开孔V2与一个源极/漏极电极70A对应设置，且第二开孔V2贯穿平坦层80而暴露出至少部分的对应的源极/漏极电极70A。像素电极90设置于平坦层80上，且像素电极90与被第二开孔V2暴露出的源极/漏极电极70A接触而形成电性连接。此外，阵列基板105可更包括一储存电容CS，且此储存电容CS由图案化半导体层30的第一电极30D、第一图案化导电层50的第二电极50B以及夹设于第一电极30D与第二电极50B之间的栅极介电层40所形成，但并不以此为限。必需说明的是，层间介电层60设置于第五电极21B与第二电极50B之间而形成另一储存电容CS。
在本实施例中，由于源极/漏极电极70A通过辅助导电图案21A与重掺杂区30B形成电性连接，而辅助导电图案21A较佳可与重掺杂区30B为相同的导电材料例如经重掺杂的多晶硅层，故即使重掺杂区30B于形成第一开孔V1的蚀刻工艺时遭到蚀刻，辅助导电图案21A与重掺杂区30B之间仍能具有良好的导通状况。此外，由于图案化辅助导电层21与第二图案化导电层70由同一黄光蚀刻工艺一并形成，故源极/漏极电极70A与辅助导电图案21A的接触面亦未受到蚀刻破坏而可维持良好的接触状态(例如奥姆接触)。换句话说，本实施例可藉由辅助导电图案21A的设置来确保源极/漏极电极70A与重掺杂区30B的电性连接状态，而可在形成第一开孔V1时较不需顾虑图案化半导体层30被蚀刻工艺破坏的程度，故本实施例的制作方法可达到改善电性均匀性、增加工艺容许度以及提升产品良率等目的。
综上所述，在本发明的阵列基板以及其制作方法中，利用图案化辅助导电层的蚀刻阻挡图案或辅助导电图案来电性连接源极/漏极电极与重掺杂区，借此改善重掺杂区被蚀刻破坏所导致的电性不良影响，进而达到改善电性均匀性、增加工艺容许度以及提升产品良率等目的。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (24)

1.一种阵列基板，其特征在于，包括：
一基板；
一图案化辅助导电层，设置于该基板上，该图案化辅助导电层包括两个蚀刻阻挡图案；
一图案化半导体层，设置于该基板上，该图案化半导体层包括一通道区以及两个重掺杂区，该通道区位于该两个重掺杂区之间，各该蚀刻阻挡图案于一垂直投影方向上与一个该重掺杂区直接接触且重迭；
一栅极介电层，设置于该图案化半导体层以及该图案化辅助导电层上；以及
一第一图案化导电层，设置于该栅极介电层上，该第一图案化导电层包括一栅极，且该栅极于该垂直投影方向上与该通道区对应设置。
2.根据权利要求1所述的阵列基板，其特征在于，该图案化辅助导电层设置于该基板与该图案化半导体层之间。
3.根据权利要求1所述的阵列基板，其特征在于，该图案化半导体层设置于该基板与该图案化辅助导电层之间。
4.根据权利要求1所述的阵列基板，更包括：
一层间介电层，设置于该栅极介电层以及该第一图案化导电层上；
多个第一开孔，其中各该第一开孔与一个该蚀刻阻挡图案对应设置，各该第一开孔贯穿该层间介电层以及该栅极介电层而至少部分暴露出对应的该蚀刻阻挡图案；以及
一第二图案化导电层，设置于该层间介电层上以及该等第一开孔中，该第二图案化导电层包括两个源极/漏极电极，各该源极/漏极电极与一个该蚀刻阻挡图案对应设置，且各该源极/漏极电极通过至少一个该第一开孔与对应的该蚀刻阻挡图案接触而形成电性连接。
5.根据权利要求4所述的阵列基板，其特征在于，该图案化辅助导电层设置于该基板与该图案化半导体层之间，且各该第一开孔更贯穿该图案化半导体层。
6.根据权利要求1所述的阵列基板，其特征在于，该图案化半导体层更包括一第一电极，该第一图案化导电层更包括一第二电极，该第一电极与该第二电极于该垂直投影方向上互相重迭，且部分的该栅极介电层设置于该第一电极与该第二电极之间而形成一储存电容。
7.根据权利要求6所述的阵列基板，其特征在于，该图案化辅助导电层更包括一第三电极，且该第三电极于该垂直投影方向上与该第一电极直接接触且重迭。
8.根据权利要求7所述的阵列基板，其特征在于，该第三电极设置于该第一电极与该基板之间。
9.根据权利要求7所述的阵列基板，其特征在于，该第一电极设置于该第三电极与该基板之间。
10.根据权利要求1所述的阵列基板，其特征在于，该图案化辅助导电层包括一金属导电层。
11.根据权利要求1所述的阵列基板，其特征在于，更包括：
一平坦层，设置于该第二图案化导电层以及该层间介电层上；
一第二开孔，与一个该源极/漏极电极对应设置，该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
一像素电极，设置于该平坦层上，且该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
12.一种阵列基板，其特征在于，包括：
一基板；
一图案化半导体层，设置于该基板上，该图案化半导体层包括一通道区以及两个重掺杂区，该通道区位于该两个重掺杂区之间；
一栅极介电层，设置于该基板以及该图案化半导体层上；
一第一图案化导电层，设置于该栅极介电层上，该第一图案化导电层包括一栅极，且该栅极于一垂直投影方向上与该通道区对应设置；
一层间介电层，设置于该栅极介电层以及该第一图案化导电层上；
多个第一开孔，其中各该第一开孔与一个该重掺杂区对应设置，各该第一开孔贯穿该层间介电层、该栅极介电层以及对应的该重掺杂区；
一图案化辅助导电层，设置于该层间介电层上以及该等第一开孔中，该图案化辅助导电层包括两个辅助导电图案，各该辅助导电图案共形地设置于一个该第一开孔中，各该辅助导电图案与被对应的该第一开孔暴露出的该重掺杂区接触而形成电性连接；以及
一第二图案化导电层，设置于该图案化辅助导电层上，该第二图案化导电层包括两个源极/漏极电极，各该源极/漏极电极填入一个该第一开孔，且各该源极/漏极电极通过对应的该第一开孔中的该辅助导电图案与一个该重掺杂区形成电性连接。
13.根据权利要求12所述的阵列基板，其特征在于，该图案化辅助导电层包括一重掺杂的多晶硅层、微晶硅层或非晶硅层。
14.根据权利要求12所述的阵列基板，其特征在于，更包括：
一平坦层，设置于该第二图案化导电层以及该层间介电层上；
一第二开孔，与一个该源极/漏极电极对应设置，该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
一像素电极，设置于该平坦层上，且该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
15.一种阵列基板的制作方法，其特征在于，包括：
于一基板上形成一图案化辅助导电层，其中该图案化辅助导电层包括两个蚀刻阻挡图案；
于该基板上形成一图案化半导体层，其中该图案化半导体层包括一通道区以及两个重掺杂区，该通道区位于该两个重掺杂区之间，各该蚀刻阻挡图案于一垂直投影方向上与一个该重掺杂区直接接触且重迭；
于该图案化半导体层以及该图案化辅助导电层上形成一栅极介电层；以及
于该栅极介电层上形成一第一图案化导电层，其中该第一图案化导电层包括一栅极，且该栅极于该垂直投影方向上与该通道区对应。
16.根据权利要求15所述的阵列基板的制作方法，其特征在于，该图案化辅助导电层于该图案化半导体层之前形成，而各该蚀刻阻挡图案于该垂直投影方向上位于对应的该重掺杂区与该基板之间。
17.根据权利要求15所述的阵列基板的制作方法，其特征在于，该图案化辅助导电层于该图案化半导体层之后形成，而各该重掺杂区于该垂直投影方向上位于对应的该蚀刻阻挡图案与该基板之间。
18.根据权利要求15所述的阵列基板的制作方法，其特征在于，更包括：
于该栅极介电层以及该第一图案化导电层上形成一层间介电层；
形成多个第一开孔，其中各该第一开孔与一个该蚀刻阻挡图案对应，各该第一开孔贯穿该层间介电层以及该栅极介电层而至少部分暴露出对应的该蚀刻阻挡图案；以及
于该层间介电层上以及该等第一开孔中形成一第二图案化导电层，其中该第二图案化导电层包括两个源极/漏极电极，各该源极/漏极电极与一个该蚀刻阻挡图案对应，且各该源极/漏极电极通过至少一个该第一开孔与对应的该蚀刻阻挡图案接触而形成电性连接。
19.根据权利要求18所述的阵列基板的制作方法，其特征在于，该图案化辅助导电层于该图案化半导体层之前形成，且各该第一开孔更贯穿该图案化半导体层。
20.根据权利要求15所述的阵列基板的制作方法，其特征在于，该图案化辅助导电层包括一金属导电层。
21.根据权利要求15所述的阵列基板的制作方法，其特征在于，更包括：
于该第二图案化导电层以及该层间介电层上形成一平坦层；
形成一第二开孔，其中该第二开孔与一个该源极/漏极电极对应，且该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
于该平坦层上形成一像素电极，其中该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
22.一种阵列基板的制作方法，其特征在于，包括：
于一基板上形成一图案化半导体层，其中该图案化半导体层包括一通道区以及两个重掺杂区，该通道区位于该两个重掺杂区之间；
于该基板以及该图案化半导体层上形成一栅极介电层；
于该栅极介电层上形成一第一图案化导电层，其中该第一图案化导电层包括一栅极，且该栅极于一垂直投影方向上与该通道区对应；
于该栅极介电层以及该第一图案化导电层上形成一层间介电层；
形成多个第一开孔，其中各该第一开孔与一个该重掺杂区对应，各该第一开孔贯穿该层间介电层、该栅极介电层以及对应的该重掺杂区；
于该层间介电层上以及该等第一开孔中形成一图案化辅助导电层，其中该图案化辅助导电层包括两个辅助导电图案，各该辅助导电图案共形地形成于一个该第一开孔中，各该辅助导电图案与被对应的该第一开孔暴露出的该重掺杂区接触而形成电性连接；以及
于该图案化辅助导电层上形成一第二图案化导电层，其中该第二图案化导电层包括两个源极/漏极电极，各该源极/漏极电极填入一个该第一开孔，且各该源极/漏极电极通过对应的该第一开孔中的该辅助导电图案与一个该重掺杂区形成电性连接。
23.根据权利要求22所述的阵列基板的制作方法，其特征在于，该图案化辅助导电层包括一重掺杂的多晶硅层、微晶硅层、非晶硅层。
24.根据权利要求22所述的阵列基板的制作方法，其特征在于，更包括：
于该第二图案化导电层以及该层间介电层上一平坦层；
形成一第二开孔，其中该第二开孔与一个该源极/漏极电极对应，该第二开孔贯穿该平坦层而暴露出至少部分的对应的该源极/漏极电极；以及
于该平坦层上形成一像素电极，其中该像素电极与被该第二开孔暴露出的该源极/漏极电极接触而形成电性连接。
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