JP2003031776A - マグネチックラム及びその形成方法 - Google Patents

マグネチックラム及びその形成方法

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JP2003031776A JP2002138288A JP2002138288A JP2003031776A JP 2003031776 A JP2003031776 A JP 2003031776A JP 2002138288 A JP2002138288 A JP 2002138288A JP 2002138288 A JP2002138288 A JP 2002138288A JP 2003031776 A JP2003031776 A JP 2003031776A
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Abstract

(57)【要約】 【課題】 ゲート酸化膜なしに半導体基板とワードライ
ンの間にＭＴＪセルを形成し、ビットラインのコンタク
ト工程を容易にし、素子の生産性及び特性を向上させる
ことができるマグネチックラム及びその形成方法を提供
する。 【解決手段】 本発明はマグネチックラム（ＭＲＡＭ）
に関し、バイポーラ接合トランジスタのベースの役割を
果たす半導体基板と、前記半導体基板の活性領域に備え
られるバイポーラ接合トランジスタのエミッター及びコ
クターと、前記エミッターとコレクターの間に一定距離
隔離された活性領域に備えられるＭＴＪセルと、前記Ｍ
ＴＪセルの上部に備えられるワードラインと、前記コレ
クターに接続されるビットラインと、前記エミッターに
接続される基準電圧線とを含むＭＲＡＭを形成してその
構成及び形成工程を単純化することにより、素子の生産
性及び特性を向上させることができる技術である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマグネチックラム及
びその形成方法に関し、特に、ＳＲＡＭより速い速度、
ＤＲＡＭのような集積度、そしてフラッシュメモリ（fl
ash memory）のような非揮発性メモリの特性を有するマ
グネチックラム（magnetic ＲＡＭ：以下、ＭＲＡＭと
記す）を製造する技術に関する。
【０００２】
【従来の技術】大部分の半導体メモリ製造会社等は、次
世代記憶素子の１つに強磁性体物質を利用するＭＲＡＭ
の開発を行っている。前記ＭＲＡＭは、強磁性薄膜を多
層に形成して各薄膜の磁化方向に伴う電流変化を感知す
ることにより情報をリード及びライトすることができる
記憶素子であり、磁性薄膜固有の特性により高速、低電
力及び高集積化を可能にするだけでなく、フラッシュメ
モリのように非揮発性メモリ動作が可能な素子である。
【０００３】前記ＭＲＡＭは、スピンが電子の伝達現象
に多大な影響を及ぼすため発生する巨大磁気抵抗（Gian
t Magnetoresistive、ＧＭＲ）現象や、スピン偏極磁気
透過現象を利用してメモリ素子を具現する方法がある。
前記巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭ
は、非磁性層を挟んだ２つの磁性層でスピン方向におい
て同じ場合より異なる場合の抵抗が大きく異なる現象を
利用し、ＧＭＲ磁気メモリ素子を具現するものである。
前記スピン偏極磁気透過現象を利用したＭＲＡＭは、絶
縁層を挟んだ２つの磁性層でスピン方向が同じ場合が異
なる場合より電流透過が遥かによく発生するという現象
を利用し、磁気透過接合メモリ素子を具現するものであ
る。
【０００４】しかし、前記ＭＲＡＭに対する研究は現在
初期段階にあり、主に多層磁性薄膜の形成に集中されて
おり、単位セル構造及び周辺感知回路等に対する研究は
未だ整っていないのが実情である。図１は、従来の技術
の第１の実施の形態に係るマグネチックラムでＭＲＡＭ
を工程順に形成したものを示す断面図である。図１に示
されているように、半導体基板３１上部にゲート電極３
３、即ち第１ワードラインを形成する。このとき、前記
ゲート電極３３には前記半導体基板３１との界面にゲー
ト酸化膜３２が設けられている。そして、前記ワードラ
イン３３の両側の半導体基板３１にソース／ドレイン接
合領域３５ａ、３５ｂを形成し、それに接続される接地
線３７ａと第１導電層３７ｂを形成する。このとき、前
記基準電圧線である接地線３７ａは前記第１導電層３７
ｂの形成工程時に形成する。
【０００５】その次に、全体表面上部を平坦化させる第
１層間絶縁膜３９を形成し、前記第１導電層４１と接続
される第１コンタクトプラグ４１を形成する。そして、
前記第１コンタクトプラグ４１に接続される下部リード
層４３の第２導電層をパターニングする。全体表面上部
を平坦化させる第２層間絶縁膜４５を形成し、前記第２
層間絶縁膜４５上部にライトライン４７である第２ワー
ドラインを形成する。そして、前記ライトライン４７で
ある第２ワードライン上部を平坦化させる第３層間絶縁
膜４８を形成する。さらに、前記第２導電層４３と接続
される第２コンタクトプラグ４９を形成する。そして、
第４層間絶縁膜５３、及び前記第２コンタクトプラグ４
９に接続されるシード層５１を形成する。このとき、前
記シード層５１は前記第２コンタクトプラグ４９の上側
から前記ライトライン４７上側まで重なるように形成す
る。
【０００６】その次に、前記シード層５１上部に反強磁
性層（図示省略）、固定強磁性層（pinned ferromagnet
ic）５５、トンネル障壁層（tunnel barrier layer）５
７及び自由強磁性層（free ferromagnetic）５９を積層
してＭＴＪ（magnetic tunnel junction）セル１００を
形成する。このＭＴＪセル１００は、前記ライトライン
４７と重なるように、かつ、同程度の大きさにパターン
形成する。ここで、前記反強磁性層は固定層の磁化方向
が変わらないようにする役割を果たし、これに従う前記
固定強磁性層５５は磁化方向が一方向に固定されている
ものである。そして、前記自由強磁性層５９は発生した
磁場により磁化方向が変化し、前記自由強磁性層５９の
磁化方向に従い“０”又は“１”の情報を記憶すること
ができる。その次に、全体表面上部に第５層間絶縁膜６
０を形成して平坦になるようにエッチングすることによ
り前記自由強磁性層５９を露出させ、前記自由強磁性層
５９に接続される上部リード層、即ちビットライン６１
を形成する。
【０００７】一方、前記図１を参照し、前記ＭＲＡＭの
構造及び動作を説明すると次の通りである。先ず、ＭＲ
ＡＭの単位セルは、情報をリードするときに用いられる
リードラインの第１ワードライン３３が備えられる電界
効果トランジスタ１つと、ＭＴＪセル１００、電流を加
えて外部磁場を形成し、ＭＴＪセル１００に磁化方向を
定めるライトラインの第２ワードライン４７、ＭＴＪセ
ル１００に垂直方向に電流を加えて自由層の磁化方向を
知るための上部リード層のビットライン６１で構成され
ている。ここで、前記ＭＴＪセル１００内の情報をリー
ドする動作は、前記リードラインの第１ワードライン３
３に電圧を加えて電界効果トランジスタを動作させ、前
記ビットライン６１に電流を加えるときに流れる電流の
大きさを感知することにより、ＭＴＪセル１００内の自
由強誘電層の磁化方向をチェックするものである。
【０００８】前記ＭＴＪセル１００内に情報を記憶させ
る動作は、電界効果トランジスタをオフ（off）状態に
維持したまま、前記ライトラインの第２ワードライン４
７とビットライン６１に電流を加えて発生する磁場によ
って、自由強磁性層５９の磁化方向を制御するものであ
る。このとき、前記ビットライン６１とライトライン４
７に同時に電流を加える理由は、２つの金属線が上下方
向から見て直交する地点の１つのセルを選択することが
できるためである。
【０００９】さらに、リード時の前記ＭＲＡＭ内部での
ＭＴＪセル１００の動作を説明すると、次の通りであ
る。先ず、前記ＭＴＪセル１００に垂直方向に電流が流
れる場合、絶縁層を介したトンネリング電流が流れるこ
とになり、トンネル障壁層５７と自由強磁性層５９の磁
化方向が同じであれば、このトンネリング電流が大きく
なり、トンネル障壁層と自由強磁性層の磁化方向が逆で
あれば、トンネリング電流が小さくなる。これをＴＭＲ
（Tunneling Magnetoresistance）効果という。そし
て、前記ＴＭＲ効果による電流の大きさを感知して自由
強磁性層の磁化方向を感知し、それに従ってセルに貯蔵
された情報が分かる。
【００１０】図２は、従来の技術の第２の実施の形態に
基づき形成されるマグネチックラムを示す断面図であ
る。図２に示されているように、半導体基板１１１に活
性領域を定義する素子分離膜（図示省略）を形成する。
さらに、前記半導体基板１１１の活性領域上にゲート酸
化膜１１２を有するゲート電極１１３を形成して、その
側壁に絶縁膜スペーサ（図示省略）を形成し、前記半導
体基板１１１の活性領域不純物を注入してソース／ドレ
イン接合領域１１５ａ、１１５ｂを形成することにより
トランジスタを形成する。このとき、前記ゲート電極１
１３には前記半導体基板１１１との界面にゲート酸化膜
１１２が設けられている。
【００１１】ここで、ＭＲＡＭ素子のＭＴＪセルとライ
トラインに用いられるゲート電極１１３との距離が近い
ほど磁場の影響が増加するので、後続工程で形成される
層間絶縁膜の厚さをなるべく薄くなるように形成する。
なお、前記ゲート電極１１３は、ポリシリコン膜／金属
膜の積層構造、ポリシリコン膜／金属膜／ポリシリコン
膜の積層構造、ポリシリコン膜／シリサイド（ＣｏＳｉ
ｘ、ＴｉＳｉｘ、…）膜の積層構造、又はポリシリコン
膜／シリサイド（ＣｏＳｉｘ、ＴｉＳｉｘ、…）／ポリ
シリコン膜の積層構造で形成し、ゲート電極１１３上部
に絶縁物質の形成が円滑になるようにする。
【００１２】その次に、全体表面上部を平坦化させる第
１層間絶縁膜１２１を形成する。このとき、前記ソース
接合領域１１５ａに接続される基準電圧線１１７と、前
記ドレイン接合領域１１５ｂに接続される下部リード層
１１９も設ける。その次に、前記第１層間絶縁膜１２１
の上部に第２層間絶縁膜１２３を形成し、前記第２層間
絶縁膜１２３に前記下部リード層１１９に接続されるコ
ンタクトプラグ１２５を形成する。さらに、前記コンタ
クトプラグ１２５、即ち下部リード層１１９に接続され
るシード層１２７を形成する。このとき、前記シード層
１２７は前記第１ワードライン１１３と十分重なるよう
に前記第１ワードライン１１３の上側まで形成する。そ
して、前記シード層１２７を露出させるように第３層間
絶縁膜１２９を形成する。
【００１３】その次に、前記シード層１２７の上側にＭ
ＴＪセル１３７を形成するが、前記第１ワードライン１
１３の上側に形成する。このとき、前記ＭＴＪセル１３
７は、前記シード層１２７に接続される反強磁性層（図
示省略）、固定強磁性層１３１、トンネル障壁層１３３
及び自由強磁性層１３５の積層構造を形成してなり、Ｍ
ＴＪセル１３７を形成するためのマスクを利用しパター
ニングして形成したものである。その次に、前記ＭＴＪ
セル１３７を露出させる平坦化された第４層間絶縁膜１
３９を形成し、前記ＭＴＪセル１３７の自由強磁性層１
３５に接続されるビットライン、即ち上部リード層１４
１を形成することにより、本発明に係るＭＲＡＭセルを
形成する。
【００１４】従来の技術の第２の実施の形態に係るＭＲ
ＡＭのデータ記憶動作は、次の通りである。先ず、第１
ワードライン１１３であるゲート電極とビットライン１
４１に電流を流して発生する磁場を利用し自由強磁性層
１３５の磁化方向を変更するが、第１ワードライン１１
３がハイ（high）になりＭＴＪセル１３７を介した電流
がトランジスタを介して基準電圧線１１７に抜け出るよ
うになる。これを防ぐため、基準電圧線１１７に基準電
圧を印加して基準電圧電位を高めることにより、ＭＴＪ
セル１３７を通した電流がトランジスタを介して基準電
圧線に抜け出ることができないようにする。このとき、
前記基準電圧線１１７にＶｓｓ基準電圧を印加すると共
に、前記半導体基板１１１にＶｂｓ基板電圧を印加する
こともできる。なお、前記基準電圧線１１７に接地電圧
に代えて基板電圧を印加することもできる。
【００１５】
【発明が解決しようとする課題】前述のように、図１及
び図２に示す従来の技術に係るマグネチックラム及びそ
の形成方法は、ビットラインへのコンタクトがＭＴＪセ
ルを介して行われるので工程が複雑であり、セル面積が
増加して素子の生産性を低下させ、それに伴う半導体素
子の高集積化を困難にする問題点がある。
【００１６】本発明は、前述のような従来の技術の問題
点を解消するため、ゲート酸化膜なしに半導体基板とワ
ードラインの間にＭＴＪセルを形成し、ビットラインの
コンタクト工程を容易に行うことができるようにその構
造及び形成方法を簡単にすることにより、素子の生産性
及び特性を向上させることができる、マグネチックラム
及びその形成方法を提供することにその目的がある。
【００１７】
【課題を解決するための手段】本発明の請求項１に記載
の発明は、バイポーラ接合トランジスタを利用したマグ
ネチックラムにおいて、半導体基板とビットライン、ワ
ードライン、電気又は磁気信号によりその抵抗が変化す
る磁気抵抗素子、及びバイポーラ接合トランジスタで構
成されていることを特徴とする。
【００１８】請求項２に記載の発明は、請求項１に記載
のマグネチックラムにおいて、ワードラインと半導体基
板の間に磁気抵抗素子としてＭＴＪセルが挿入されたこ
とを特徴とする。
【００１９】請求項３に記載の発明は、請求項１に記載
のマグネチックラムにおいて、前記ＭＴＪセルは、バイ
ポーラ接合トランジスタの入力端子と接続されているこ
とを特徴とする。
【００２０】請求項４に記載の発明は、マグネチックラ
ムにおいて、バイポーラ接合トランジスタのベースの役
割を果たす半導体基板と、前記半導体基板の活性領域に
備えられるバイポーラ接合トランジスタのエミッター及
びコレクターと、前記エミッターとコレクターの間に一
定距離隔離された活性領域に備えられるＭＴＪセルと、
前記ＭＴＪセル上部に備えられるワードラインと、前記
コレクターに接続されるビットラインと、前記エミッタ
ーに接続される基準電圧線とを含んでいることを特徴と
する。
【００２１】請求項５に記載の発明は、請求項４に記載
のマグネチックラムにおいて、前記ＭＴＪセルは、自由
強磁性層、トンネル障壁層及び固定強磁性層の積層構造
を有することを特徴とする。
【００２２】請求項６に記載の発明は、請求項４に記載
のマグネチックラムにおいて、前記ビットラインは、前
記コレクターに接続される連結線及びビットラインコン
タクトプラグを介してコンタクトされることを特徴とす
る。
【００２３】請求項７に記載の発明は、請求項４に記載
のマグネチックラムにおいて、前記ワードラインの側壁
に絶縁膜スペーサが備えられていることを特徴とする。
【００２４】請求項８に記載の発明は、マグネチックラ
ムの形成方法において、半導体基板の活性領域にインプ
ラント工程でエミッターとコレクターを形成する工程
と、全体表面上部に固定強磁性層、トンネル障壁層及び
自由強磁性層の積層構造を形成する工程と、前記固定強
磁性層、トンネル障壁層及び自由強磁性層の積層構造を
ＭＴＪセルマスクを利用したリソグラフィ工程及びエッ
チング工程でパターニングして島状のＭＴＪセルを形成
する工程と、全体表面上部にワードライン用導電層を形
成する工程と、前記ワードライン用導電層をワードライ
ンマスクを利用したリソグラフィ工程及びエッチング工
程でパターニングしてＭＴＪセル上にワードライン積層
構造を形成する工程と、全体表面上部に前記ワードライ
ンの上側を露出させる第１層間絶縁膜を形成する工程
と、前記第１層間絶縁膜に前記エミッターとコレクター
にそれぞれ接続される連結線と基準電圧線を形成する工
程と、全体表面上部に第２層間絶縁膜を形成する工程
と、前記第２層間絶縁膜上に、前記連結線に接続される
ビットラインを形成する工程とを含んでいることを特徴
とする。
【００２５】請求項９に記載の発明は、請求項８に記載
のマグネチックラムの形成方法において、前記ワードラ
インのパターニング工程後、前記ワードラインの側壁に
絶縁膜スペーサを形成することを特徴とする。
【００２６】本発明の原理は次の通りである。ゲート酸
化膜なしにワードラインと半導体基板の間にＭＴＪセル
を形成するが、ソース／ドレイン接合領域と一定距離隔
離させて活性領域に形成し、前記ソース／ドレイン接合
領域に接続される基準電圧線とビットラインを形成する
ことにより、半導体基板をベースにしてドレイン接合領
域をコレクター電極にし、ソース接合領域をエミッター
電極にするバイポーラ接合トランジスタの入力電極にＭ
ＴＪセルを用いる。データの記憶工程は、ワードライン
とビットラインに必要な電流を同時に印加して磁場を発
生させる。この磁場がＭＴＪセルの自由強磁性層で磁化
反転を起こしてデータを記憶できるようにする。データ
の読出工程は、ワードラインに電流ではなく電圧を印加
することで、入力電極になるＭＴＪセルの抵抗はＭＴＪ
セルに記憶された情報に従って異なるようになり、前記
ＭＴＪセルの抵抗値の変化に伴いバイポーラ接合トラン
ジスタへの入力信号を調節できるようになってトランジ
スタからの出力信号を変化させる。このとき、この出力
信号を感知してデータを読み出す。
【００２７】
【発明の実施の形態】以下、図面を参照し、本発明を詳
しく説明する。図３は、本発明に係り形成されるマグネ
チックラム及びその形成方法を示す断面図である。図３
に示されているように、前記マグネチックラムはバイポ
ーラ接合トランジスタのベース（base）に用いられる半
導体基板２１１と、前記半導体基板２１１の活性領域に
不純物インプラント工程で形成されるエミッター２１３
ａ及びコレクター２１３ｂと、前記エミッター２１３ａ
とコレクター２１３ｂの間の活性領域に前記エミッター
２１３ａとコレクター２１３ｂと一定距離隔離されて形
成されるＭＴＪセル２２１及びワードライン２２３の積
層構造と、前記コレクター２１３ｂに接続されるビット
ライン２３５と前記エミッター２１３ａに接続される基
準電圧線２２７で構成されている。ここで、前記ＭＴＪ
セル２２１やワードライン２２３の下部にゲート酸化膜
は形成されない。
【００２８】このとき、前記エミッター／コレクター２
１３ａ、２１３ｂは、マスクを利用したインプラント工
程で形成されたものである。なお、前記ＭＴＪセル２２
１は固定強磁性層２１５、トンネル障壁層２１７及び自
由強磁性層２１９の積層構造から構成されている。ここ
で、前記自由強磁性層２１９を前記固定強磁性層２１５
に対し同じ方向、反対方向、又は任意の角度で磁化方向
を設けることにより、メモリ素子の１つのセル内で
“０”や“１”と共に３つ以上の多重データ記録状態を
有することができるようにする。そして、前記ビットラ
イン２３５は連結線２２９とコンタクトプラグ２３３で
前記コレクター２１３ｂに接続される。
【００２９】前記図３を参照し、前記マグネチックラム
の形成方法を説明すると、次の通りである。先ず、半導
体基板２１１の活性領域のうちエミッターとコレクター
に予定されている領域を露出させるマスク層（図示省
略）を形成し、前記半導体基板２１１に不純物をインプ
ラントしてエミッター２１３ａとコレクター２１３ｂを
形成した後、前記マスク層を除去する。さらに、全体表
面上部にＭＴＪセルを形成することができる固定強磁性
層２１５、トンネル障壁層２１７及び自由強磁性層２１
９の積層構造を形成する。そして、ＭＴＪセルマスク
（図示省略）を利用したフォトリソグラフィ（photolit
hography）工程及びエッチング工程で固定強磁性層２１
５、トンネル障壁層２１７及び自由強磁性層２１９の積
層構造をパターニングし、島形状（island type）のＭ
ＴＪセル２２１を形成する。
【００３０】全体表面上部にワードライン用導電層を形
成し、ワードラインマスク（図示省略）を利用したフォ
トリソグラフィ工程及びエッチング工程で前記ワードラ
イン用導電層をパターニングしてワードライン２２３を
形成することにより、ＭＴＪセル２２１及びワードライ
ン２２３が積層された構造を形成する。ここで、前記ワ
ードライン２２３は上側にマスク絶縁膜が形成されて絶
縁特性が向上したものである。このとき、前記ＭＴＪセ
ル２２１及びワードライン２２３の積層構造は、前記エ
ミッター２１３ｂとコレクター２１３ａの間の活性領域
にそれぞれ一定距離隔離されて形成される。
【００３１】その次に、全体表面上部を平坦化させる第
１層間絶縁膜２２５を形成する。このとき、前記第１層
間絶縁膜２２５は前記ワードライン２２３の上側が露出
するように平坦化されたものである。なお、前記第１層
間絶縁膜２２５に前記エミッター２１３ａとコレクター
２１３ｂにそれぞれ接続される連結線２２９と基準電圧
線２２７を形成する。その次に、全体表面上部に第２層
間絶縁膜２３１を形成しエッチングして上部表面を平坦
化させる。
【００３２】さらに、前記第２層間絶縁膜２３１に前記
連結線２２９に接続されるビットラインコンタクトプラ
グ２３３を形成する。このとき、前記ビットラインコン
タクトプラグ２３３はビットラインコンタクトマスク
（図示省略）を利用したフォトリソグラフィ工程及びエ
ッチング工程で前記第２層間絶縁膜２３１をエッチング
し、前記連結線２２９を露出させて前記連結線２２９に
接続されるビットラインコンタクトプラグ用導電層を蒸
着し、前記第２層間絶縁膜２３１が露出するように平坦
にエッチングして形成する。その次に、前記ビットライ
ンコンタクトプラグ２３３に接続されるビットライン２
３５を形成する。このとき、前記ビットライン２３５は
前記ビットラインコンタクトプラグ２３３に接続される
ビットライン用導電層を形成し、これをパターニングし
て形成する。
【００３３】前記図３を参照し、マグネチックラムの動
作を説明すると、次の通りである。先ず、データの記憶
（write）動作は、トランジスタと係わりなくワードラ
イン２２３とビットライン２３５に電流を流すことによ
り行われる。前記ワードライン２２３に電流を流すと、
ＭＴＪセル２２１内部の固定強磁性層２１５と自由強磁
性層２１９の間に形成されるトンネル障壁層２１７の抵
抗成分によりトランジスタ側に電流が流れることができ
ず、ワードライン２２３にのみ電流が流れることにな
る。前記ビットライン２３５に流す電流もまた、バイポ
ーラ接合トランジスタのコレクターからベース又はエミ
ッターに流れることができないので、ビットライン２３
５自体にのみ流れる。
【００３４】上下方向から見て垂直又は任意の角度で交
差することになる前記ワードライン２２３とビットライ
ン２３５での電流量及び電流の方向調節は、ＭＴＪセル
２２１の自由強磁性層２１９の磁化方向を望む方向に設
けることができるようにし、データ記憶のための動作を
可能にする。記憶動作を行ったあと前記ＭＴＪセル２２
１の自由強磁性層２１９の磁化方向は、固定強磁性層２
１５の磁化方向に対し同じ方向、反対方向、又は任意の
角度をなす方向に設けられる。前記自由強磁性層２１９
と固定強磁性層２１５がなす角度に応じてＭＴＪ抵抗値
が異なる現象が表われるが、これを利用してデータ記憶
を行う。
【００３５】データの読出動作は、ビットライン２３５
とワードライン２２３に電圧を印加する。このとき、電
流は流さない。前記ワードライン２２３に印加された電
圧により電流がＭＴＪセル２２１を介して流れると、Ｍ
ＴＪセル２２１の抵抗による電圧降下を形成してトラン
ジスタの入力端子、即ちベースである半導体基板２１１
にかかる電圧をＭＴＪセル２２１の抵抗値に従って変化
させることができるようになる。入力端子にかかる電圧
と電流が異なることになると、出力端子としてコレクタ
ー２１３ｂを用いればコレクター２１３ｂに、又はエミ
ッター２１３ｂを用いればエミッター２１３ｂに表われ
る信号が異なることになり、これをトランジスタの出力
端子に連結されたビットラインでセンシングして記憶さ
れた情報を読み出すことができる。
【００３６】本発明の他の実施の形態は、前記ＭＴＪセ
ル２２１に代えてＡＭＲ（anisotropic magneto resist
ance）、ＧＭＲ、スピン弁（spin valve）、強磁性体／
金属・半導体ハイブリッド構造、III−Ｖ族磁性半導体
複合構造、金属（準金属）／半導体複合構造、ＣＭＲ
（Colossal Magneto-Resistance）等のような磁化又は
磁性により抵抗値が変化する全ての種類の磁気抵抗素子
を適用することもでき、電気信号による物質の像変換に
伴い抵抗値が変化する像変換素子を適用することもでき
る。
【００３７】本発明のさらに他の実施の形態は、前記Ｍ
ＴＪセル２２１をトランジスタに直接挿入せず、電気的
にのみ連結された形に構成することである。さらに、本
発明は図３に示した水平型バイポーラ接合トランジスタ
だけでなく垂直型バイポーラ接合トランジスタにも適用
可能であるため、トランジスタの構造と係わりなく適用
することができる。併せて、ＧａＡｓ等のIII−Ｖ族元
素を導入したＨＢＴ（Heterojunction Bipolar Transis
tor）を適用することもできる。なお、本発明はＭＴＪ
セル２２１及びワードライン２２３の側壁に絶縁膜スペ
ーサを形成して絶縁特性を向上させることもできる。図
３の基準電圧線２２７は、上部に形成して基準電圧をか
けることもでき、トランジスタの下部に抜き出して形成
させることもできる。併せて、本発明をマグネチックハ
ードディスクヘッド（magnetic hard disk head）とマ
グネチックセンサー（magnetic sensor）のように磁場
を検出する素子に応用することもできる。
【００３８】
【発明の効果】上述のように、本発明に係るマグネチッ
クラム及びその形成方法は、既存のＭＲＡＭセルの構成
を単純化させてＭＴＪセルをバイポーラ接合トランジス
タの入力端子に形成し、それによって、製造工程を単純
化させて素子の生産性、特性及び信頼性を向上させるこ
とができる効果が得られる。
【図面の簡単な説明】
【図１】従来の技術の第１実施の形態に係るマグネチッ
クラムを示す断面図である。
【図２】従来の技術の第２の形態に係るマグネチックラ
ムを示す断面図である。
【図３】本発明の実施の形態に係るマグネチックラムを
示す断面図である。
【符号の説明】
３１、１１１、２１１ 半導体基板 ３３、１１３、２２３ ゲート電極、第２ワードライ
ン ３５ａ、１１５ａ ソース接合領域 ３５ｂ、１１５ｂ ドレイン接合領域 ３７ａ、１１７、２２７ 基準電圧線 ３７ｂ 第１導電層 １１９ 下部リード層 ２２９ 連結線 ３９、１２１、２２５ 第１層間絶縁膜 ４１ 第１コンタクトプラグ ４５、１２３、２３１ 第２層間絶縁膜 ４７ 第２ワードライン（ライトライン） ４８、１２９ 第３層間絶縁膜 ４９ 第２コンタクトプラグ ５１、１２７ シード層 ５３、１３９ 第４層間絶縁膜 ５５、１３１、２１５ 固定強磁性層 ５７、１３３、２１７ トンネル障壁層 ５９、１３５、２１９ 自由強磁性層 ６０ 第５層間絶縁膜 ６１、１４１、２３５ ビットライン、上部リード層 １００、１３７、２２１ ＭＴＪセル １２５、２３３ コンタクトプラグ ２１３ａ エミッター（emmitter） ２１３ｂ コレクター（collector）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 善佶 大韓民国京畿道城南市盆唐区野塔洞 ジャ ンミマウル現代アパート823−1303 Ｆターム(参考） 5F083 FZ10 KA01 KA05 MA06 MA16 MA19

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】バイポーラ接合トランジスタを利用したマ
    グネチックラムにおいて、 半導体基板とビットライン、ワードライン、電気又は磁
    気信号によりその抵抗が変化する磁気抵抗素子、及びバ
    イポーラ接合トランジスタで構成されていることを特徴
    とするマグネチックラム。
  2. 【請求項２】ワードラインと半導体基板の間に磁気抵抗
    素子としてＭＴＪセルが挿入されたことを特徴とする請
    求項１に記載のマグネチックラム。
  3. 【請求項３】前記ＭＴＪセルは、バイポーラ接合トラン
    ジスタの入力端子と接続されていることを特徴とする請
    求項１に記載のマグネチックラム。
  4. 【請求項４】マグネチックラムにおいて、 バイポーラ接合トランジスタのベースの役割を果たす半
    導体基板と、 前記半導体基板の活性領域に備えられるバイポーラ接合
    トランジスタのエミッター及びコレクターと、 前記エミッターとコレクターの間に一定距離隔離された
    活性領域に備えられるＭＴＪセルと、 前記ＭＴＪセル上部に備えられるワードラインと、 前記コレクターに接続されるビットラインと、 前記エミッターに接続される基準電圧線とを含んでいる
    ことを特徴とするマグネチックラム。
  5. 【請求項５】前記ＭＴＪセルは、自由強磁性層、トンネ
    ル障壁層及び固定強磁性層の積層構造を有することを特
    徴とする請求項４に記載のマグネチックラム。
  6. 【請求項６】前記ビットラインは、前記コレクターに接
    続される連結線及びビットラインコンタクトプラグを介
    してコンタクトされることを特徴とする請求項４に記載
    のマグネチックラム。
  7. 【請求項７】前記ワードラインの側壁に絶縁膜スペーサ
    が備えられていることを特徴とする請求項４に記載のマ
    グネチックラム。
  8. 【請求項８】マグネチックラムの形成方法において、 半導体基板の活性領域にインプラント工程でエミッター
    とコレクターを形成する工程と、 全体表面上部に固定強磁性層、トンネル障壁層及び自由
    強磁性層の積層構造を形成する工程と、 前記固定強磁性層、トンネル障壁層及び自由強磁性層の
    積層構造をＭＴＪセルマスクを利用したリソグラフィ工
    程及びエッチング工程でパターニングして島状のＭＴＪ
    セルを形成する工程と、 全体表面上部にワードライン用導電層を形成する工程
    と、 前記ワードライン用導電層をワードラインマスクを利用
    したリソグラフィ工程及びエッチング工程でパターニン
    グしてＭＴＪセル上にワードライン積層構造を形成する
    工程と、 全体表面上部に前記ワードラインの上側を露出させる第
    １層間絶縁膜を形成する工程と、 前記第１層間絶縁膜に前記エミッターとコレクターにそ
    れぞれ接続される連結線と基準電圧線を形成する工程
    と、 全体表面上部に第２層間絶縁膜を形成する工程と、 前記第２層間絶縁膜上に、前記連結線に接続されるビッ
    トラインを形成する工程とを含んでいることを特徴とす
    るマグネチックラムの形成方法。
  9. 【請求項９】前記ワードラインのパターニング工程後、
    前記ワードラインの側壁に絶縁膜スペーサを形成するこ
    とを特徴とする請求項８に記載のマグネチックラムの形
    成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002839B2 (en) 2003-04-23 2006-02-21 Keio University Magnetic ring unit and magnetic memory device

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772797B1 (ko) * 2001-06-30 2007-11-01 주식회사 하이닉스반도체 자기저항램과 그의 셀 및 셀 어레이
JP4539007B2 (ja) * 2002-05-09 2010-09-08 日本電気株式会社 半導体記憶装置
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
KR100492797B1 (ko) * 2002-10-23 2005-06-07 주식회사 하이닉스반도체 자기저항 램 및 그 제조 방법
KR100492798B1 (ko) * 2002-10-31 2005-06-07 주식회사 하이닉스반도체 자기저항 램
KR100493161B1 (ko) * 2002-11-07 2005-06-02 삼성전자주식회사 Ｍｒａｍ과 그 제조 및 구동방법
JP2004214459A (ja) * 2003-01-06 2004-07-29 Sony Corp 不揮発性磁気メモリ装置及びその製造方法
KR100923298B1 (ko) * 2003-01-18 2009-10-23 삼성전자주식회사 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법
US6784510B1 (en) * 2003-04-16 2004-08-31 Freescale Semiconductor, Inc. Magnetoresistive random access memory device structures
FR2867300B1 (fr) * 2004-03-05 2006-04-28 Commissariat Energie Atomique Memoire vive magnetoresistive a haute densite de courant
US7502248B2 (en) * 2004-05-21 2009-03-10 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device
EP1890296B1 (en) * 2004-05-21 2010-11-17 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device and methods of operating and sensing the same
US7611912B2 (en) * 2004-06-30 2009-11-03 Headway Technologies, Inc. Underlayer for high performance magnetic tunneling junction MRAM
US20070258170A1 (en) * 2004-08-27 2007-11-08 Shinji Yuasa Magnetic Tunnel Junction Device and Method of Manufacturing the Same
KR100733782B1 (ko) * 2005-01-19 2007-07-02 고려대학교 산학협력단 ＣｏＦｅＺｒ을 포함하는 거대 자기 저항 소자의 제조 방법
JP2006210391A (ja) * 2005-01-25 2006-08-10 Japan Science & Technology Agency 磁気抵抗素子及びその製造方法
KR100601994B1 (ko) * 2005-03-02 2006-07-18 삼성전자주식회사 외부 자기장 발생수단을 구비하는 메모리 장치와 그 동작및 제조 방법
US7903090B2 (en) 2005-06-10 2011-03-08 Qsi Corporation Force-based input device
US7337085B2 (en) * 2005-06-10 2008-02-26 Qsi Corporation Sensor baseline compensation in a force-based touch device
WO2008147917A2 (en) * 2007-05-22 2008-12-04 Qsi Corporation Touch-based input device with boundary defining a void
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US7881096B2 (en) * 2008-10-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation
US8564039B2 (en) 2010-04-07 2013-10-22 Micron Technology, Inc. Semiconductor devices including gate structures comprising colossal magnetocapacitive materials
US8803266B2 (en) * 2010-12-07 2014-08-12 Samsung Electronics Co., Ltd. Storage nodes, magnetic memory devices, and methods of manufacturing the same
KR102113802B1 (ko) 2013-03-14 2020-05-21 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
WO2015050982A1 (en) 2013-10-01 2015-04-09 E1023 Corporation Magnetically enhanced energy storage system and methods
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height
JP2020043223A (ja) * 2018-09-11 2020-03-19 キオクシア株式会社 磁気メモリ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329486A (en) * 1992-04-24 1994-07-12 Motorola, Inc. Ferromagnetic memory device
US5372016A (en) * 1993-02-08 1994-12-13 Climate Master, Inc. Ground source heat pump system comprising modular subterranean heat exchange units with multiple parallel secondary conduits
US5659499A (en) * 1995-11-24 1997-08-19 Motorola Magnetic memory and method therefor
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US6060723A (en) * 1997-07-18 2000-05-09 Hitachi, Ltd. Controllable conduction device
JP4095200B2 (ja) * 1998-05-19 2008-06-04 キヤノン株式会社 巨大磁気抵抗効果を利用したメモリ素子
KR20000050426A (ko) * 1999-01-08 2000-08-05 김영환 평면 홀 효과를 이용한 자기 메모리 기본 소자
JP2001076479A (ja) * 1999-09-02 2001-03-23 Sanyo Electric Co Ltd 磁気メモリ素子
DE10020128A1 (de) * 2000-04-14 2001-10-18 Infineon Technologies Ag MRAM-Speicher
JP3800925B2 (ja) * 2000-05-15 2006-07-26 日本電気株式会社 磁気ランダムアクセスメモリ回路
US6413788B1 (en) * 2001-02-28 2002-07-02 Micron Technology, Inc. Keepers for MRAM electrodes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002839B2 (en) 2003-04-23 2006-02-21 Keio University Magnetic ring unit and magnetic memory device

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