JP4074127B2 - マグネチックラム及びその形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はマグネチックラム及びその形成方法に関し、特に、ＳＲＡＭより速い速度、ＤＲＡＭのような集積度、そしてフラッシュメモリ（flash memory）のような非揮発性メモリの特性を有するマグネチックラム（magnetic ＲＡＭ：以下、ＭＲＡＭと記す）を製造する技術に関する。
【０００２】
【従来の技術】
大部分の半導体メモリ製造会社等は、次世代記憶素子の１つに強磁性体物質を利用するＭＲＡＭの開発を行っている。
前記ＭＲＡＭは、強磁性薄膜を多層に形成して各薄膜の磁化方向に伴う電流変化を感知することにより情報をリード及びライトすることができる記憶素子であり、磁性薄膜固有の特性により高速、低電力及び高集積化を可能にするだけでなく、フラッシュメモリのように非揮発性メモリ動作が可能な素子である。
【０００３】
前記ＭＲＡＭには、スピンが電子の伝達現象に多大な影響を及ぼすため発生する巨大磁気抵抗（Giant Magnetoresistive、ＧＭＲ）現象や、スピン偏極磁気透過現象を利用してメモリ素子を具現する方法がある。
前記巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭは、非磁性層を挟んだ２つの磁性層でスピン方向において同じ場合より異なる場合の抵抗が大きく異なる現象を利用し、ＧＭＲ磁気メモリ素子を具現するものである。
【０００４】
前記スピン偏極磁気透過現象を利用したＭＲＡＭは、絶縁層を挟んだ２つの磁性層でスピン方向が同じ場合が異なる場合より電流透過が遥かによく発生するという現象を利用し、磁気透過接合メモリ素子を具現するものである。
しかし、前記ＭＲＡＭに対する研究は現在初期段階にあり、主に多層磁性薄膜の形成に集中されており、単位セル構造及び周辺感知回路等に対する研究は未だ整っていないのが実情である。
【０００５】
図１は、従来の技術の第１の実施の形態に係るマグネチックラム（ＭＲＡＭ）を示す断面図であり、以下に製造工程を説明する。
図１に示されているように、半導体基板３１上部にゲート電極３３、即ち第１ワードラインを形成する。このとき、前記ゲート電極３３と前記半導体基板３１との界面にゲート酸化膜３２が設けられている。
【０００６】
そして、前記ゲート電極３３の両側の半導体基板３１にソース／ドレイン接合領域３５ａ、３５ｂを形成し、それに接続される基準電圧線３７ａと第１導電層３７ｂを形成する。このとき、前記基準電圧線３７ａは前記第１導電層３７ｂの形成工程時に形成する。
その次に、全体表面上部を平坦化させる第１層間絶縁膜３９を形成し、前記第１導電層３７ｂに接続される第１コンタクトプラグ４１を形成する。
【０００７】
そして、前記第１コンタクトプラグ４１に接続される下部リード層４３を形成するように第２導電層をパターニングする。
全体表面上部を平坦化させる第２層間絶縁膜４５を形成し、前記第２層間絶縁膜４５上部にライトライン４７である第２ワードラインを形成する。
そして、前記ライトライン４７である第２ワードライン上部を平坦化させる第３層間絶縁膜４８を形成する。
【０００８】
さらに、前記下部リード層４３に接続される第２コンタクトプラグ４９を形成する。
そして、前記第２コンタクトプラグ４９に接続されるシード層５１を形成する。このとき、前記シード層５１は前記第２コンタクトプラグ４９の上側から前記ライトライン４７上側まで重なるように形成する。
【０００９】
その次に、前記シード層５１上部を露出させる第４層間絶縁膜５３を形成し、前記シード層５１上部に反強磁性層（図示省略）、固定強磁性層（pinned ferromagnetic）５５、トンネル障壁層（tunnel barrier layer）５７及び自由強磁性層（free ferromagnetic）５９を積層してＭＴＪ（magnetic tunnel junction）セル１００を形成する。このＭＴＪセル１００は、前記ライトライン４７と重なるように、かつ、同程度の大きさにパターン形成する。
【００１０】
ここで、前記反強磁性層は固定層の磁化方向が変わらないようにする役割を果たし、これに重なる前記固定強磁性層５５は磁化方向が一方向に固定されているものである。そして、前記自由強磁性層５９は発生した磁場により磁化方向が変化し、前記自由強磁性層５９の磁化方向に従い“０”又は“１”の情報を記憶することができる。
【００１１】
その次に、全体表面上部に第５層間絶縁膜６０を形成し平坦になるようにエッチングして前記自由強磁性層５９を露出させ、前記自由強磁性層５９に接続される上部リード層、即ちビットライン６１を形成する。
【００１２】
一方、前記図１を参照し、前記ＭＲＡＭの構造及び動作を説明すると次の通りである。
先ず、ＭＲＡＭの単位セルは、情報をリードするときに用いられるリードラインであるゲート電極３３（第１ワードライン）を有する電界効果トランジスタ１つと、ＭＴＪセル１００、電流を加えて外部磁場を形成し、ＭＴＪセル１００に磁化方向を定めるライトライン４７（第２ワードライン）、ＭＴＪセル１００に垂直方向に電流を加えて自由層の磁化方向を知るための上部リード層であるビットライン６１で構成されている。
【００１３】
ここで、前記ＭＴＪセル１００内の情報をリードする動作は、前記リードラインであるゲート電極３３（第１ワードライン）に電圧を加えて電界効果トランジスタを動作させ、前記ビットライン６１に電流を加えるとき流れる電流の大きさを感知することにより、ＭＴＪセル１００内の自由強磁性層５９（自由強誘電層）の磁化方向をチェックするものである。
【００１４】
前記ＭＴＪセル１００内に情報を記憶させる動作は、電界効果トランジスタをオフ（off）状態に維持したまま、前記ライトライン４７（第２ワードライン）とビットライン６１に電流を加えて発生する磁場によって、自由強磁性層５９（自由強誘電層）の磁化方向を制御するものである。
このとき、前記ビットライン６１とライトライン４７に同時に電流を加える理由は、２つの金属線が図１中の上下方向から見て直交する地点の１つのセルを選択することができるためである。
【００１５】
さらに、リード時の前記ＭＲＡＭ内部でのＭＴＪセル１００の動作を説明すると、次の通りである。
先ず、前記ＭＴＪセル１００に垂直方向に電流が流れる場合、絶縁層を介したトンネリング（トンネル）電流が流れることになり、トンネル障壁層５７と自由強磁性層５９の磁化方向が同じであれば、このトンネリング電流が大きくなり、トンネル障壁層５７と自由強磁性層５９の磁化方向が逆であれば、トンネリング電流が小さくなる。これをＴＭＲ（Tunneling Magnetoresistance）効果という。
そして、前記ＴＭＲ効果による電流の大きさを感知して自由強磁性層５９の磁化方向を感知し、それによりセルに貯蔵された情報が分かる。
【００１６】
図２は、従来の技術の第２の実施の形態に基づき形成されるマグネチックラムを示す断面図である。
図２に示される半導体基板１１１に活性領域を定義する素子分離膜（図示省略）を形成する。
【００１７】
さらに、前記半導体基板１１１の活性領域上にゲート酸化膜１１２を有するゲート電極１１３を形成して、その側壁に絶縁膜スペーサ（図示省略）を形成する。そして、前記半導体基板１１１の活性領域に不純物を注入してソース／ドレイン接合領域１１５ａ、１１５ｂを形成することによりトランジスタを形成する。このとき、前記ゲート酸化膜１１２は、前記半導体基板１１１との界面に設けられている。
【００１８】
ここで、ＭＲＡＭ素子のＭＴＪセルとライトラインとして用いられるゲート電極１１３との距離が近いほど磁場の影響が増加するので、後続工程で形成される層間絶縁膜の厚さをなるべく薄くなるように形成する。
なお、前記ゲート電極１１３は、ポリシリコン膜／金属膜の積層構造、ポリシリコン膜／金属膜／ポリシリコン膜の積層構造、ポリシリコン膜／シリサイド（ＣｏＳｉｘ、ＴｉＳｉｘ、…）膜の積層構造、又はポリシリコン膜／シリサイド（ＣｏＳｉｘ、ＴｉＳｉｘ、…）／ポリシリコン膜の積層構造に形成し、ゲート電極１１３上部に絶縁物質の形成が円滑になるようにする。
【００１９】
その次に、全体表面上部を平坦化させる第１層間絶縁膜１２１を形成する。このとき、前記ソース接合領域１１５ａに接続される基準電圧線１１７と、前記ドレイン接合領域１１５ｂに接続される下部リード層１１９も設ける。
その次に、前記第１層間絶縁膜１２１の上部に第２層間絶縁膜１２３を形成し、前記第２層間絶縁膜１２３に前記下部リード層１１９に接続されるコンタクトプラグ１２５を形成する。
【００２０】
さらに、前記コンタクトプラグ１２５、即ち下部リード層１１９に接続されるシード層１２７を形成する。このとき、前記シード層１２７は前記ゲート電極１１３（第１ワードライン）と十分重なるように前記ゲート電極１１３（第１ワードライン）の上側まで形成する。
そして、前記シード層１２７を露出させるように第３層間絶縁膜１２９を形成する。
【００２１】
その次に、前記シード層１２７上部にＭＴＪセル１３７を、ゲート電極１１３（第１ワードライン）の上側に形成する。
このとき、前記ＭＴＪセル１３７は、前記シード層１２７に接続される反強磁性層（図示省略）、固定強磁性層１３１、トンネル障壁層１３３及び自由強磁性層１３５の積層構造を形成してなり、ＭＴＪセル１３７を形成するためのマスクを利用しパターニングして形成したものである。
【００２２】
その次に、前記ＭＴＪセル１３７を露出させるように、平坦化された第４層間絶縁膜１３９を形成し、前記ＭＴＪセル１３７の自由強磁性層１３５に接続される上部リード層、即ちビットライン１４１を形成することにより、本発明に係るＭＲＡＭセルを形成する。
【００２３】
従来の技術の第２の実施の形態に係るＭＲＡＭのデータ記憶動作は、次の通りである。
先ず、第１ワードラインであるゲート電極１１３とビットライン１４１に電流を流して発生する磁場を利用し、自由強磁性層１３５の磁化方向を変更するが、このままであるとゲート電極１１３（第１ワードライン）がハイ（high）になりＭＴＪセル１３７を介した電流がトランジスタを介して基準電圧線１１７に抜け出るようになる。これを防ぐため、基準電圧線１１７に基準電圧を印加して基準電圧電位を高めることにより、ＭＴＪセル１３７を介した電流がトランジスタを介して基準電圧線１１７に抜け出ることができないようにする。
【００２４】
このとき、前記基準電圧線１１７にＶｓｓ基準電圧を印加すると共に、前記半導体基板１１１にＶｂｓ基板電圧を印加することもできる。
なお、前記基準電圧線１１７に接地電圧に代えて、基板電圧を印加することもできる。
【００２５】
【発明が解決しようとする課題】
前述のように、図１及び図２に示す従来の技術に係るマグネチックラム及びその形成方法は、ビットラインへのコンタクトがＭＴＪセルを介して行われるので、工程が複雑であり、セル面積が増加して素子の生産性を低下させ、それに伴う半導体素子の高集積化を困難にするという問題点がある。
【００２６】
本発明は、前述のような従来の技術の問題点を解消するため、ＭＴＪセルをゲート酸化膜とワードラインの間に形成してビットラインのコンタクト工程を容易に行うことができるように、その構造及び形成方法を簡単にすることにより生産性及び特性を向上させることができる、マグネチックラム及びその形成方法を提供することにその目的がある。
【００２７】
【課題を解決するための手段】
すなわち、請求項１に記載の発明は、
半導体基板と、
前記半導体基板の活性領域に備えられるソース／ドレイン接合領域及びチャンネル領域と、
前記チャンネル領域上部に形成されるゲート酸化膜と、
前記ゲート酸化膜とワードラインとの間で、島状に設けられる磁気抵抗素子と、
前記ソース接合領域に接続される基準電圧線と、
前記ドレイン接合領域に接続されるビットラインとを含んでいることを特徴とするマグネチックラムである。
【００２９】
請求項２に記載の発明は、請求項１に記載のマグネチックラムにおいて、前記磁気抵抗素子は、ＡＭＲ（Anisotropic Magnetoresistance）、ＧＭＲ、スピン弁（Spin Valve）、ＣＭＲを含む群から選択される磁気抵抗素子を用いることを特徴とする。
【００３１】
請求項３に記載の発明は、
半導体基板と、
前記半導体基板の活性領域に備えられるソース／ドレイン接合領域及びチャンネル領域と、
前記チャンネル領域上部に形成されるゲート酸化膜、ＭＴＪセル及びワードラインの積層パターンと、
前記ソース接合領域に接続される基準電圧線と、
前記ドレイン接合領域に接続されるビットラインとを含むことを特徴とするマグネチックラムである。
【００３２】
請求項４に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ゲート酸化膜は、３０オングストローム（Å）以下の厚さに設けられていることを特徴とする。
【００３３】
請求項５に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ＭＴＪセルは、自由強磁性層、トンネル障壁層及び固定強磁性層の積層構造を有することを特徴とする。
【００３４】
請求項６に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ビットラインは、前記ドレイン接合領域に接続される連結線及びビットラインコンタクトプラグを介してコンタクトされていることを特徴とする。
【００３５】
請求項７に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ワードラインの側壁に絶縁膜スペーサが備えられていることを特徴とする。
【００３６】
請求項８に記載の発明は、半導体基板の活性領域にソース／ドレイン接合領域を形成する工程と、
全体表面上部にゲート用酸化膜、固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造を形成する工程と、
前記固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造をＭＴＪセルマスクを利用したフォトリソグラフィー工程及びエッチング工程でパターニングして島状のＭＴＪセルを形成する工程と、
全体表面上部にワードライン用導電層を形成する工程と、
前記ワードライン用導電層とゲート用酸化膜を、ワードラインマスクを利用したフォトリソグラフィー工程及びエッチング工程でパターニングしてゲート酸化膜、ＭＴＪセル及びワードラインの積層構造を形成する工程と、
全体表面上部に前記ワードラインの上側を露出させるように平坦化された第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、前記ソース／ドレイン接合領域にそれぞれ接続される基準電圧線と連結線を形成する工程と、
全体表面上部に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、前記連結線に接続されるビットラインを形成する工程とを含んでいることを特徴とするマグネチックラムの形成方法である。
【００３７】
請求項９に記載の発明は、請求項８に記載のマグネチックラムの形成方法において、前記ワードラインのパターニング工程後、前記ワードラインの側壁に絶縁膜スペーサを形成することを特徴とする。
【００３８】
本発明の原理は次の通りである。
ワードラインとゲート酸化膜の間にＭＴＪセルを挿入し、ソース／ドレイン接合領域のそれぞれに接続される基準電圧線とビットラインを形成することにより、データ記憶工程時に、ワードラインとビットラインに同時に必要な電流を印加して磁場を発生させ、この磁場によりＭＴＪセルの磁化自由層（自由強磁性層）の磁化反転が生じてデータを記憶できるようになる。
【００３９】
また、データの読出工程時に、ワードラインに電流ではなく電圧を印加すると、ＭＴＪセルに記憶された情報に従ってＭＴＪセルの抵抗値が異なることになるので、一定の抵抗値を有するゲート酸化膜とＭＴＪセルの全抵抗値が前記ＭＴＪセルに記憶した情報によって異なることになる。
そして、ＭＴＪセルとゲート酸化膜を通過することになる調節可能な電流が存在することになると共に、ゲート酸化膜に電圧がかかるため、チャンネルが形成される。ＭＴＪセルの抵抗値の変化に伴うＭＯＳトランジスタの閾値電圧が異なることになるので、これをビットラインを介し感知してデータを読み出すことになるのである。
このとき、前記ゲート酸化膜は、電流のトンネリングが容易であるように３０オングストローム（Å）以下の薄い薄膜で形成する。
【００４０】
【発明の実施の形態】
以下、図面を参照し、本発明を詳しく説明する。
図３は、本発明に基づき形成されるマグネチックラム及びその形成方法を示す断面図である。
【００４１】
図３に示されているように、前記マグネチックラムは半導体基板２１１と、半導体基板２１１の活性領域に形成されるソース／ドレイン接合領域２１２ａ、２１２ｂと、前記ソース／ドレイン接合領域２１２ａ、２１２ｂに亘ってチャンネル領域上部に設けられるゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３の積層構造と、前記ソース接合領域２１２ａに接続される基準電圧線２２７と、前記ドレイン接合領域２１２ｂに接続されるビットライン２３５で構成されている。
【００４２】
このとき、前記ソース／ドレイン接合領域２１２ａ、２１２ｂは、マスクを利用したインプラント工程で予定されている領域に不純物をインプラントして形成する。
なお、前記ゲート酸化膜２１３は、ゲート酸化膜自体を介して流れ出る調節可能な電流を生成することができる程度の抵抗値を有するよう、３０オングストローム（Å）以下の薄い厚さに形成する。
【００４３】
そして、前記ＭＴＪセル２２１は固定強磁性層２１５、トンネル障壁層２１７及び自由強磁性層２１９の積層構造を有する。ここで、前記自由強磁性層２１９を前記固定強磁性層２１５に対し同じ方向、反対方向、又は任意の角度で磁化方向を設けることにより、メモリ素子の１つのセル内で“０”や“１”と共に３つ以上の多重データ記録状態を有するようにすることができる。
そして、前記ビットライン２３５は前記ドレイン接合領域２１２ｂに連結線２２９とビットラインコンタクトプラグ２３３を介して接続される。
【００４４】
前記図３を参照し、前記マグネチックラムの形成方法を説明すると、次の通りである。
先ず、半導体基板２１１の活性領域のうち、ソース／ドレイン接合領域に予定されている領域を露出させるマスク層（図示省略）を形成し、前記半導体基板２１１に不純物をインプラントしてソース／ドレイン接合領域２１２ａ、２１２ｂを形成した後、前記マスク層を除去する。
図３に示されているように、基板がＰ＋、ソースがＮ＋、ドレインがＮ＋になるようにインプラントしてもよく、代りに、基板がＮ＋、ソースがＰ＋、ドレインがＰ＋になるようにインプラントすることもできる。
【００４５】
さらに、全体表面上部に３０オングストローム（Å）以下の厚さのゲート用酸化膜を蒸着し、その上部にＭＴＪセルを形成することができるように、固定強磁性層２１５、トンネル障壁層２１７及び自由強磁性層２１９の積層構造を形成する。
そして、前記積層構造をＭＴＪセルマスク（図示省略）を利用したフォトリソグラフィー（photolithography）工程及びエッチング工程でパターニングし、島状（island type）のＭＴＪセル２２１を形成する。
【００４６】
全体表面上部にワードライン用導電層を形成し、ワードラインマスク（図示省略）を利用したフォトリソグラフィー工程及びエッチング工程で前記ゲート用酸化膜とワードライン用導電層をパターニングしてゲート酸化膜２１３及びワードライン２２３を形成することにより、ゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３が積層された構造に形成する。ここで、前記ワードライン２２３は上側にマスク絶縁膜が形成されて絶縁特性が向上したものである。
【００４７】
このとき、前記ゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３の積層構造は、前記ゲート酸化膜２１３のエッジ部が前記ソース接合領域２１２ａとドレイン接合領域２１２ｂのエッジ部と一定領域重なるように形成し、前記ソース接合領域２１２ａとドレイン接合領域２１２ｂの間のチャンネル領域を全て被うように形成されたものである。又は、ゲート酸化膜のエッジ部がソース接合領域とドレイン接合領域のエッジ部と全く重ならないように形成し、前記チャンネル領域の一部のみを被うようにすることもできる。
【００４８】
なお、前記ゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３積層構造の側壁に絶縁膜スペーサ（図示省略）を形成して素子の絶縁特性を向上させることもできる。
【００４９】
その次に、全体表面上部を平坦化させる第１層間絶縁膜２２５を形成する。このとき、前記第１層間絶縁膜２２５は前記ワードライン２２３の上側が露出するように平坦化されたものである。
そして、前記第１層間絶縁膜２２５に、前記ソース接合領域２１２ａに接続される基準電圧線２２７を形成すると共に、前記ドレイン接合領域２１２ｂに接続される連結線２２９を形成する。
【００５０】
その次に、全体表面上部に第２層間絶縁膜２３１を形成し、エッチングして上部表面を平坦化させる。
さらに、前記第２層間絶縁膜２３１に、前記連結線２２９に接続されるビットラインコンタクトプラグ２３３を形成する。
【００５１】
このとき、前記ビットラインコンタクトプラグ２３３は、ビットラインコンタクトマスク（図示省略）を利用したフォトリソグラフィー工程及びエッチング工程で前記第２層間絶縁膜２３１をエッチングして前記連結線２２９を露出させ、前記連結線２２９に接続されるビットラインコンタクトプラグ用導電層を蒸着し、前記第２層間絶縁膜２３１が露出するように平坦にエッチングして形成する。その次に、前記ビットラインコンタクトプラグ２３３に接続されるビットライン２３５を形成する。
【００５２】
前記図３を参照し、マグネチックラムの動作を説明すると次の通りである。
先ず、データの記憶（write）動作は、ＭＯＳトランジスタをターンオフ（turn-off）させた状態で、ワードライン２２３とビットライン２３５に電流を流すことにより行われる。
【００５３】
前記ワードライン２２３に電流を流すと、ＭＴＪセル２２１内部の固定強磁性層２１５と自由強磁性層２１９の間に形成されたトンネル障壁層２１７の抵抗とゲート酸化膜２１３の抵抗成分により、ＭＯＳトランジスタのチャンネル側には電流が流れることができず、ワードライン２２３にのみ電流が流れることになる。
前記ビットライン２３５に流す電流もまた、前記ＭＯＳトランジスタがターンオフ（turn-off）されているので、ビットライン２３５自体にのみ流れる。
【００５４】
図３中の上下方向から見て垂直又は任意の角度で交差することになる前記ワードライン２２３とビットライン２３５に対しての電流量及び電流の方向は、ＭＴＪセル２２１の自由強磁性層２１９の磁化方向を望む任意の方向に設けることができるように調節し、データ記憶のための動作が可能になる。
【００５５】
記憶動作を行ったあと、前記ＭＴＪセル２２１の自由強磁性層２１９の磁化方向は、固定強磁性層２１５の磁化方向に対し同じ方向、反対方向又は任意の角度をなす方向に設けられる。
前記自由強磁性層２１９と固定強磁性層２１５がなす角度により、ＭＴＪセル２２１の抵抗値が異なる現象が表れるが、これを利用してデータ記憶を行う。
【００５６】
データの読出動作は、ＭＯＳトランジスタをターンオン（turn-on）させるためワードライン２２３に電圧を印加する。このとき、電流は流さない。
【００５７】
また、前記ワードライン２２３に印加された電圧は、ＭＴＪセル２２１及びゲート酸化膜２１３を経てＭＯＳトランジスタに印加される。このときの抵抗値は、直列に連結させたＭＴＪセル２２１とゲート酸化膜２１３の各抵抗値を合わせたものである。ＭＴＪセル２２１の抵抗は、記憶動作時に設けられた自由強磁性層２１９の磁化方向に応じて異なる値を有する。
【００５８】
したがって、前記ゲート酸化膜２１３は、既存のゲート酸化膜より低い抵抗値を有するように薄く形成させるが、ＭＴＪセル２２１とゲート酸化膜２１３を介して流れる漏洩電流以上の値を有するような厚さに形成させ、好ましくは約３０オングストローム（Å）以下の厚さに形成させる。
【００５９】
前記ワードライン２２３に印加された電圧は、ＭＴＪセル２２１とゲート酸化膜２１３とを経る。このとき電圧降下現象が発生するので、前記ゲート酸化膜２１３にかかる電圧はＭＴＪセル２２１の抵抗値に従って異なり、その結果ＭＯＳトランジスタをターンオンさせる閾値電圧も異なる。
したがって、閾値電圧をＭＯＳトランジスタに連結させたビットラインでセンシングすると、ＭＴＪセル２２１に記憶された情報を読み出すことができる。
【００６０】
本発明の他の実施の形態は、前記ＭＴＪセル２２１をトランジスタに直接挿入せず、電気的にのみ接続された形に構成することである。
【００６１】
本発明のさらに他の実施の形態は、前記ＭＴＪセル２２１に代えてＡＭＲ、ＧＭＲ、スピン弁（spin valve）、強磁性体／金属・半導体ハイブリッド構造、III−Ｖ族磁性半導体複合構造、金属（準金属）／半導体複合構造、ＣＭＲ（Colossal Magneto-Resistance）等のような磁化又は磁性により抵抗値が変化する全ての種類の磁気抵抗素子を適用することもでき、電気信号による物質の像変換に伴い抵抗値が変化する像変換抵抗素子を適用することもできる。
【００６２】
図３の基準電圧線２２７は、上部に形成して基準電圧をかけることもでき、トランジスタの下部に抜き出して形成させることもできる。
併せて、本発明をマグネチックハードディスクヘッド（magnetic hard disk head）とマグネチックセンサー（magnetic sensor）のように磁場を検出する素子に応用することもできる。
【００６３】
さらに、本発明では、トランジスタの構造と係わりなく適用することができ、特に、垂直型ＭＯＳトランジスタの構造にも適用することができる。
そして、本発明では、ゲート酸化膜、ＭＴＪセル及びワードラインの側壁に絶縁膜スペーサを形成して絶縁特性を向上させることもできる。
【００６４】
【発明の効果】
前述のように、本発明に係るマグネチックラム及びその形成方法は、ライトラインに用いられるワードラインとゲート酸化膜の間にＭＴＪセルを挿入する構造でＭＲＡＭを形成する。そして、ソース接合領域に基準電圧線が備えられ、ドレイン接合領域に連結線が備えられるＭＲＡＭを形成して、ＭＲＡＭの構成及び製造（形成）工程を単純化させて、それに伴う素子の生産性及び信頼性を向上させることができる効果が得られる。
【図面の簡単な説明】
【図１】従来の技術の第１実施の形態に係るマグネチックラムを示す断面図である。
【図２】従来の技術の第２実施の形態に係るマグネチックラムを示す断面図である。
【図３】本発明の実施の形態に係るマグネチックラムを示す断面図である。
【符号の説明】
３１、１１１、２１１ 半導体基板
３２、１１２、２１３ ゲート酸化膜
３３、１１３、２２３ ゲート電極、第１ワードライン
３５ａ、１１５ａ、２１２ａ ソース接合領域
３５ｂ、１１５ｂ、２１２ｂ ドレイン接合領域
３７ａ、１１７、２２７ 基準電圧線
３７ｂ 第１導電層
３９、１２１、２２５ 第１層間絶縁膜
４１ 第１コンタクトプラグ
４３、１１９ 下部リード層
４５、１２３、２３１ 第２層間絶縁膜
４７ ライトライン、第２ワードライン
４８、１２９ 第３層間絶縁膜
４９ 第２コンタクトプラグ
５１、１２７ シード層
５３、１３９ 第４層間絶縁膜
５５、１３１、２１５ 固定強磁性層
５７、１３３、２１７ トンネル障壁層
５９、１３５、２１９ 自由強磁性層
６０ 第５層間絶縁膜
６１、１４１、２３５ ビットライン、上部リード層
１００、１３７、２２１ ＭＴＪセル
１２５、２３３ コンタクトプラグ
２２９ 連結線
【発明の属する技術分野】
本発明はマグネチックラム及びその形成方法に関し、特に、ＳＲＡＭより速い速度、ＤＲＡＭのような集積度、そしてフラッシュメモリ（flash memory）のような非揮発性メモリの特性を有するマグネチックラム（magnetic ＲＡＭ：以下、ＭＲＡＭと記す）を製造する技術に関する。
【０００２】
【従来の技術】
大部分の半導体メモリ製造会社等は、次世代記憶素子の１つに強磁性体物質を利用するＭＲＡＭの開発を行っている。
前記ＭＲＡＭは、強磁性薄膜を多層に形成して各薄膜の磁化方向に伴う電流変化を感知することにより情報をリード及びライトすることができる記憶素子であり、磁性薄膜固有の特性により高速、低電力及び高集積化を可能にするだけでなく、フラッシュメモリのように非揮発性メモリ動作が可能な素子である。
【０００３】
前記ＭＲＡＭには、スピンが電子の伝達現象に多大な影響を及ぼすため発生する巨大磁気抵抗（Giant Magnetoresistive、ＧＭＲ）現象や、スピン偏極磁気透過現象を利用してメモリ素子を具現する方法がある。
前記巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭは、非磁性層を挟んだ２つの磁性層でスピン方向において同じ場合より異なる場合の抵抗が大きく異なる現象を利用し、ＧＭＲ磁気メモリ素子を具現するものである。
【０００４】
前記スピン偏極磁気透過現象を利用したＭＲＡＭは、絶縁層を挟んだ２つの磁性層でスピン方向が同じ場合が異なる場合より電流透過が遥かによく発生するという現象を利用し、磁気透過接合メモリ素子を具現するものである。
しかし、前記ＭＲＡＭに対する研究は現在初期段階にあり、主に多層磁性薄膜の形成に集中されており、単位セル構造及び周辺感知回路等に対する研究は未だ整っていないのが実情である。
【０００５】
図１は、従来の技術の第１の実施の形態に係るマグネチックラム（ＭＲＡＭ）を示す断面図であり、以下に製造工程を説明する。
図１に示されているように、半導体基板３１上部にゲート電極３３、即ち第１ワードラインを形成する。このとき、前記ゲート電極３３と前記半導体基板３１との界面にゲート酸化膜３２が設けられている。
【０００６】
そして、前記ゲート電極３３の両側の半導体基板３１にソース／ドレイン接合領域３５ａ、３５ｂを形成し、それに接続される基準電圧線３７ａと第１導電層３７ｂを形成する。このとき、前記基準電圧線３７ａは前記第１導電層３７ｂの形成工程時に形成する。
その次に、全体表面上部を平坦化させる第１層間絶縁膜３９を形成し、前記第１導電層３７ｂに接続される第１コンタクトプラグ４１を形成する。
【０００７】
そして、前記第１コンタクトプラグ４１に接続される下部リード層４３を形成するように第２導電層をパターニングする。
全体表面上部を平坦化させる第２層間絶縁膜４５を形成し、前記第２層間絶縁膜４５上部にライトライン４７である第２ワードラインを形成する。
そして、前記ライトライン４７である第２ワードライン上部を平坦化させる第３層間絶縁膜４８を形成する。
【０００８】
さらに、前記下部リード層４３に接続される第２コンタクトプラグ４９を形成する。
そして、前記第２コンタクトプラグ４９に接続されるシード層５１を形成する。このとき、前記シード層５１は前記第２コンタクトプラグ４９の上側から前記ライトライン４７上側まで重なるように形成する。
【０００９】
その次に、前記シード層５１上部を露出させる第４層間絶縁膜５３を形成し、前記シード層５１上部に反強磁性層（図示省略）、固定強磁性層（pinned ferromagnetic）５５、トンネル障壁層（tunnel barrier layer）５７及び自由強磁性層（free ferromagnetic）５９を積層してＭＴＪ（magnetic tunnel junction）セル１００を形成する。このＭＴＪセル１００は、前記ライトライン４７と重なるように、かつ、同程度の大きさにパターン形成する。
【００１０】
ここで、前記反強磁性層は固定層の磁化方向が変わらないようにする役割を果たし、これに重なる前記固定強磁性層５５は磁化方向が一方向に固定されているものである。そして、前記自由強磁性層５９は発生した磁場により磁化方向が変化し、前記自由強磁性層５９の磁化方向に従い“０”又は“１”の情報を記憶することができる。
【００１１】
その次に、全体表面上部に第５層間絶縁膜６０を形成し平坦になるようにエッチングして前記自由強磁性層５９を露出させ、前記自由強磁性層５９に接続される上部リード層、即ちビットライン６１を形成する。
【００１２】
一方、前記図１を参照し、前記ＭＲＡＭの構造及び動作を説明すると次の通りである。
先ず、ＭＲＡＭの単位セルは、情報をリードするときに用いられるリードラインであるゲート電極３３（第１ワードライン）を有する電界効果トランジスタ１つと、ＭＴＪセル１００、電流を加えて外部磁場を形成し、ＭＴＪセル１００に磁化方向を定めるライトライン４７（第２ワードライン）、ＭＴＪセル１００に垂直方向に電流を加えて自由層の磁化方向を知るための上部リード層であるビットライン６１で構成されている。
【００１３】
ここで、前記ＭＴＪセル１００内の情報をリードする動作は、前記リードラインであるゲート電極３３（第１ワードライン）に電圧を加えて電界効果トランジスタを動作させ、前記ビットライン６１に電流を加えるとき流れる電流の大きさを感知することにより、ＭＴＪセル１００内の自由強磁性層５９（自由強誘電層）の磁化方向をチェックするものである。
【００１４】
前記ＭＴＪセル１００内に情報を記憶させる動作は、電界効果トランジスタをオフ（off）状態に維持したまま、前記ライトライン４７（第２ワードライン）とビットライン６１に電流を加えて発生する磁場によって、自由強磁性層５９（自由強誘電層）の磁化方向を制御するものである。
このとき、前記ビットライン６１とライトライン４７に同時に電流を加える理由は、２つの金属線が図１中の上下方向から見て直交する地点の１つのセルを選択することができるためである。
【００１５】
さらに、リード時の前記ＭＲＡＭ内部でのＭＴＪセル１００の動作を説明すると、次の通りである。
先ず、前記ＭＴＪセル１００に垂直方向に電流が流れる場合、絶縁層を介したトンネリング（トンネル）電流が流れることになり、トンネル障壁層５７と自由強磁性層５９の磁化方向が同じであれば、このトンネリング電流が大きくなり、トンネル障壁層５７と自由強磁性層５９の磁化方向が逆であれば、トンネリング電流が小さくなる。これをＴＭＲ（Tunneling Magnetoresistance）効果という。
そして、前記ＴＭＲ効果による電流の大きさを感知して自由強磁性層５９の磁化方向を感知し、それによりセルに貯蔵された情報が分かる。
【００１６】
図２は、従来の技術の第２の実施の形態に基づき形成されるマグネチックラムを示す断面図である。
図２に示される半導体基板１１１に活性領域を定義する素子分離膜（図示省略）を形成する。
【００１７】
さらに、前記半導体基板１１１の活性領域上にゲート酸化膜１１２を有するゲート電極１１３を形成して、その側壁に絶縁膜スペーサ（図示省略）を形成する。そして、前記半導体基板１１１の活性領域に不純物を注入してソース／ドレイン接合領域１１５ａ、１１５ｂを形成することによりトランジスタを形成する。このとき、前記ゲート酸化膜１１２は、前記半導体基板１１１との界面に設けられている。
【００１８】
ここで、ＭＲＡＭ素子のＭＴＪセルとライトラインとして用いられるゲート電極１１３との距離が近いほど磁場の影響が増加するので、後続工程で形成される層間絶縁膜の厚さをなるべく薄くなるように形成する。
なお、前記ゲート電極１１３は、ポリシリコン膜／金属膜の積層構造、ポリシリコン膜／金属膜／ポリシリコン膜の積層構造、ポリシリコン膜／シリサイド（ＣｏＳｉｘ、ＴｉＳｉｘ、…）膜の積層構造、又はポリシリコン膜／シリサイド（ＣｏＳｉｘ、ＴｉＳｉｘ、…）／ポリシリコン膜の積層構造に形成し、ゲート電極１１３上部に絶縁物質の形成が円滑になるようにする。
【００１９】
その次に、全体表面上部を平坦化させる第１層間絶縁膜１２１を形成する。このとき、前記ソース接合領域１１５ａに接続される基準電圧線１１７と、前記ドレイン接合領域１１５ｂに接続される下部リード層１１９も設ける。
その次に、前記第１層間絶縁膜１２１の上部に第２層間絶縁膜１２３を形成し、前記第２層間絶縁膜１２３に前記下部リード層１１９に接続されるコンタクトプラグ１２５を形成する。
【００２０】
さらに、前記コンタクトプラグ１２５、即ち下部リード層１１９に接続されるシード層１２７を形成する。このとき、前記シード層１２７は前記ゲート電極１１３（第１ワードライン）と十分重なるように前記ゲート電極１１３（第１ワードライン）の上側まで形成する。
そして、前記シード層１２７を露出させるように第３層間絶縁膜１２９を形成する。
【００２１】
その次に、前記シード層１２７上部にＭＴＪセル１３７を、ゲート電極１１３（第１ワードライン）の上側に形成する。
このとき、前記ＭＴＪセル１３７は、前記シード層１２７に接続される反強磁性層（図示省略）、固定強磁性層１３１、トンネル障壁層１３３及び自由強磁性層１３５の積層構造を形成してなり、ＭＴＪセル１３７を形成するためのマスクを利用しパターニングして形成したものである。
【００２２】
その次に、前記ＭＴＪセル１３７を露出させるように、平坦化された第４層間絶縁膜１３９を形成し、前記ＭＴＪセル１３７の自由強磁性層１３５に接続される上部リード層、即ちビットライン１４１を形成することにより、本発明に係るＭＲＡＭセルを形成する。
【００２３】
従来の技術の第２の実施の形態に係るＭＲＡＭのデータ記憶動作は、次の通りである。
先ず、第１ワードラインであるゲート電極１１３とビットライン１４１に電流を流して発生する磁場を利用し、自由強磁性層１３５の磁化方向を変更するが、このままであるとゲート電極１１３（第１ワードライン）がハイ（high）になりＭＴＪセル１３７を介した電流がトランジスタを介して基準電圧線１１７に抜け出るようになる。これを防ぐため、基準電圧線１１７に基準電圧を印加して基準電圧電位を高めることにより、ＭＴＪセル１３７を介した電流がトランジスタを介して基準電圧線１１７に抜け出ることができないようにする。
【００２４】
このとき、前記基準電圧線１１７にＶｓｓ基準電圧を印加すると共に、前記半導体基板１１１にＶｂｓ基板電圧を印加することもできる。
なお、前記基準電圧線１１７に接地電圧に代えて、基板電圧を印加することもできる。
【００２５】
【発明が解決しようとする課題】
前述のように、図１及び図２に示す従来の技術に係るマグネチックラム及びその形成方法は、ビットラインへのコンタクトがＭＴＪセルを介して行われるので、工程が複雑であり、セル面積が増加して素子の生産性を低下させ、それに伴う半導体素子の高集積化を困難にするという問題点がある。
【００２６】
本発明は、前述のような従来の技術の問題点を解消するため、ＭＴＪセルをゲート酸化膜とワードラインの間に形成してビットラインのコンタクト工程を容易に行うことができるように、その構造及び形成方法を簡単にすることにより生産性及び特性を向上させることができる、マグネチックラム及びその形成方法を提供することにその目的がある。
【００２７】
【課題を解決するための手段】
すなわち、請求項１に記載の発明は、
半導体基板と、
前記半導体基板の活性領域に備えられるソース／ドレイン接合領域及びチャンネル領域と、
前記チャンネル領域上部に形成されるゲート酸化膜と、
前記ゲート酸化膜とワードラインとの間で、島状に設けられる磁気抵抗素子と、
前記ソース接合領域に接続される基準電圧線と、
前記ドレイン接合領域に接続されるビットラインとを含んでいることを特徴とするマグネチックラムである。
【００２９】
請求項２に記載の発明は、請求項１に記載のマグネチックラムにおいて、前記磁気抵抗素子は、ＡＭＲ（Anisotropic Magnetoresistance）、ＧＭＲ、スピン弁（Spin Valve）、ＣＭＲを含む群から選択される磁気抵抗素子を用いることを特徴とする。
【００３１】
請求項３に記載の発明は、
半導体基板と、
前記半導体基板の活性領域に備えられるソース／ドレイン接合領域及びチャンネル領域と、
前記チャンネル領域上部に形成されるゲート酸化膜、ＭＴＪセル及びワードラインの積層パターンと、
前記ソース接合領域に接続される基準電圧線と、
前記ドレイン接合領域に接続されるビットラインとを含むことを特徴とするマグネチックラムである。
【００３２】
請求項４に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ゲート酸化膜は、３０オングストローム（Å）以下の厚さに設けられていることを特徴とする。
【００３３】
請求項５に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ＭＴＪセルは、自由強磁性層、トンネル障壁層及び固定強磁性層の積層構造を有することを特徴とする。
【００３４】
請求項６に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ビットラインは、前記ドレイン接合領域に接続される連結線及びビットラインコンタクトプラグを介してコンタクトされていることを特徴とする。
【００３５】
請求項７に記載の発明は、請求項３に記載のマグネチックラムにおいて、前記ワードラインの側壁に絶縁膜スペーサが備えられていることを特徴とする。
【００３６】
請求項８に記載の発明は、半導体基板の活性領域にソース／ドレイン接合領域を形成する工程と、
全体表面上部にゲート用酸化膜、固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造を形成する工程と、
前記固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造をＭＴＪセルマスクを利用したフォトリソグラフィー工程及びエッチング工程でパターニングして島状のＭＴＪセルを形成する工程と、
全体表面上部にワードライン用導電層を形成する工程と、
前記ワードライン用導電層とゲート用酸化膜を、ワードラインマスクを利用したフォトリソグラフィー工程及びエッチング工程でパターニングしてゲート酸化膜、ＭＴＪセル及びワードラインの積層構造を形成する工程と、
全体表面上部に前記ワードラインの上側を露出させるように平坦化された第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、前記ソース／ドレイン接合領域にそれぞれ接続される基準電圧線と連結線を形成する工程と、
全体表面上部に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、前記連結線に接続されるビットラインを形成する工程とを含んでいることを特徴とするマグネチックラムの形成方法である。
【００３７】
請求項９に記載の発明は、請求項８に記載のマグネチックラムの形成方法において、前記ワードラインのパターニング工程後、前記ワードラインの側壁に絶縁膜スペーサを形成することを特徴とする。
【００３８】
本発明の原理は次の通りである。
ワードラインとゲート酸化膜の間にＭＴＪセルを挿入し、ソース／ドレイン接合領域のそれぞれに接続される基準電圧線とビットラインを形成することにより、データ記憶工程時に、ワードラインとビットラインに同時に必要な電流を印加して磁場を発生させ、この磁場によりＭＴＪセルの磁化自由層（自由強磁性層）の磁化反転が生じてデータを記憶できるようになる。
【００３９】
また、データの読出工程時に、ワードラインに電流ではなく電圧を印加すると、ＭＴＪセルに記憶された情報に従ってＭＴＪセルの抵抗値が異なることになるので、一定の抵抗値を有するゲート酸化膜とＭＴＪセルの全抵抗値が前記ＭＴＪセルに記憶した情報によって異なることになる。
そして、ＭＴＪセルとゲート酸化膜を通過することになる調節可能な電流が存在することになると共に、ゲート酸化膜に電圧がかかるため、チャンネルが形成される。ＭＴＪセルの抵抗値の変化に伴うＭＯＳトランジスタの閾値電圧が異なることになるので、これをビットラインを介し感知してデータを読み出すことになるのである。
このとき、前記ゲート酸化膜は、電流のトンネリングが容易であるように３０オングストローム（Å）以下の薄い薄膜で形成する。
【００４０】
【発明の実施の形態】
以下、図面を参照し、本発明を詳しく説明する。
図３は、本発明に基づき形成されるマグネチックラム及びその形成方法を示す断面図である。
【００４１】
図３に示されているように、前記マグネチックラムは半導体基板２１１と、半導体基板２１１の活性領域に形成されるソース／ドレイン接合領域２１２ａ、２１２ｂと、前記ソース／ドレイン接合領域２１２ａ、２１２ｂに亘ってチャンネル領域上部に設けられるゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３の積層構造と、前記ソース接合領域２１２ａに接続される基準電圧線２２７と、前記ドレイン接合領域２１２ｂに接続されるビットライン２３５で構成されている。
【００４２】
このとき、前記ソース／ドレイン接合領域２１２ａ、２１２ｂは、マスクを利用したインプラント工程で予定されている領域に不純物をインプラントして形成する。
なお、前記ゲート酸化膜２１３は、ゲート酸化膜自体を介して流れ出る調節可能な電流を生成することができる程度の抵抗値を有するよう、３０オングストローム（Å）以下の薄い厚さに形成する。
【００４３】
そして、前記ＭＴＪセル２２１は固定強磁性層２１５、トンネル障壁層２１７及び自由強磁性層２１９の積層構造を有する。ここで、前記自由強磁性層２１９を前記固定強磁性層２１５に対し同じ方向、反対方向、又は任意の角度で磁化方向を設けることにより、メモリ素子の１つのセル内で“０”や“１”と共に３つ以上の多重データ記録状態を有するようにすることができる。
そして、前記ビットライン２３５は前記ドレイン接合領域２１２ｂに連結線２２９とビットラインコンタクトプラグ２３３を介して接続される。
【００４４】
前記図３を参照し、前記マグネチックラムの形成方法を説明すると、次の通りである。
先ず、半導体基板２１１の活性領域のうち、ソース／ドレイン接合領域に予定されている領域を露出させるマスク層（図示省略）を形成し、前記半導体基板２１１に不純物をインプラントしてソース／ドレイン接合領域２１２ａ、２１２ｂを形成した後、前記マスク層を除去する。
図３に示されているように、基板がＰ＋、ソースがＮ＋、ドレインがＮ＋になるようにインプラントしてもよく、代りに、基板がＮ＋、ソースがＰ＋、ドレインがＰ＋になるようにインプラントすることもできる。
【００４５】
さらに、全体表面上部に３０オングストローム（Å）以下の厚さのゲート用酸化膜を蒸着し、その上部にＭＴＪセルを形成することができるように、固定強磁性層２１５、トンネル障壁層２１７及び自由強磁性層２１９の積層構造を形成する。
そして、前記積層構造をＭＴＪセルマスク（図示省略）を利用したフォトリソグラフィー（photolithography）工程及びエッチング工程でパターニングし、島状（island type）のＭＴＪセル２２１を形成する。
【００４６】
全体表面上部にワードライン用導電層を形成し、ワードラインマスク（図示省略）を利用したフォトリソグラフィー工程及びエッチング工程で前記ゲート用酸化膜とワードライン用導電層をパターニングしてゲート酸化膜２１３及びワードライン２２３を形成することにより、ゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３が積層された構造に形成する。ここで、前記ワードライン２２３は上側にマスク絶縁膜が形成されて絶縁特性が向上したものである。
【００４７】
このとき、前記ゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３の積層構造は、前記ゲート酸化膜２１３のエッジ部が前記ソース接合領域２１２ａとドレイン接合領域２１２ｂのエッジ部と一定領域重なるように形成し、前記ソース接合領域２１２ａとドレイン接合領域２１２ｂの間のチャンネル領域を全て被うように形成されたものである。又は、ゲート酸化膜のエッジ部がソース接合領域とドレイン接合領域のエッジ部と全く重ならないように形成し、前記チャンネル領域の一部のみを被うようにすることもできる。
【００４８】
なお、前記ゲート酸化膜２１３、ＭＴＪセル２２１及びワードライン２２３積層構造の側壁に絶縁膜スペーサ（図示省略）を形成して素子の絶縁特性を向上させることもできる。
【００４９】
その次に、全体表面上部を平坦化させる第１層間絶縁膜２２５を形成する。このとき、前記第１層間絶縁膜２２５は前記ワードライン２２３の上側が露出するように平坦化されたものである。
そして、前記第１層間絶縁膜２２５に、前記ソース接合領域２１２ａに接続される基準電圧線２２７を形成すると共に、前記ドレイン接合領域２１２ｂに接続される連結線２２９を形成する。
【００５０】
その次に、全体表面上部に第２層間絶縁膜２３１を形成し、エッチングして上部表面を平坦化させる。
さらに、前記第２層間絶縁膜２３１に、前記連結線２２９に接続されるビットラインコンタクトプラグ２３３を形成する。
【００５１】
このとき、前記ビットラインコンタクトプラグ２３３は、ビットラインコンタクトマスク（図示省略）を利用したフォトリソグラフィー工程及びエッチング工程で前記第２層間絶縁膜２３１をエッチングして前記連結線２２９を露出させ、前記連結線２２９に接続されるビットラインコンタクトプラグ用導電層を蒸着し、前記第２層間絶縁膜２３１が露出するように平坦にエッチングして形成する。その次に、前記ビットラインコンタクトプラグ２３３に接続されるビットライン２３５を形成する。
【００５２】
前記図３を参照し、マグネチックラムの動作を説明すると次の通りである。
先ず、データの記憶（write）動作は、ＭＯＳトランジスタをターンオフ（turn-off）させた状態で、ワードライン２２３とビットライン２３５に電流を流すことにより行われる。
【００５３】
前記ワードライン２２３に電流を流すと、ＭＴＪセル２２１内部の固定強磁性層２１５と自由強磁性層２１９の間に形成されたトンネル障壁層２１７の抵抗とゲート酸化膜２１３の抵抗成分により、ＭＯＳトランジスタのチャンネル側には電流が流れることができず、ワードライン２２３にのみ電流が流れることになる。
前記ビットライン２３５に流す電流もまた、前記ＭＯＳトランジスタがターンオフ（turn-off）されているので、ビットライン２３５自体にのみ流れる。
【００５４】
図３中の上下方向から見て垂直又は任意の角度で交差することになる前記ワードライン２２３とビットライン２３５に対しての電流量及び電流の方向は、ＭＴＪセル２２１の自由強磁性層２１９の磁化方向を望む任意の方向に設けることができるように調節し、データ記憶のための動作が可能になる。
【００５５】
記憶動作を行ったあと、前記ＭＴＪセル２２１の自由強磁性層２１９の磁化方向は、固定強磁性層２１５の磁化方向に対し同じ方向、反対方向又は任意の角度をなす方向に設けられる。
前記自由強磁性層２１９と固定強磁性層２１５がなす角度により、ＭＴＪセル２２１の抵抗値が異なる現象が表れるが、これを利用してデータ記憶を行う。
【００５６】
データの読出動作は、ＭＯＳトランジスタをターンオン（turn-on）させるためワードライン２２３に電圧を印加する。このとき、電流は流さない。
【００５７】
また、前記ワードライン２２３に印加された電圧は、ＭＴＪセル２２１及びゲート酸化膜２１３を経てＭＯＳトランジスタに印加される。このときの抵抗値は、直列に連結させたＭＴＪセル２２１とゲート酸化膜２１３の各抵抗値を合わせたものである。ＭＴＪセル２２１の抵抗は、記憶動作時に設けられた自由強磁性層２１９の磁化方向に応じて異なる値を有する。
【００５８】
したがって、前記ゲート酸化膜２１３は、既存のゲート酸化膜より低い抵抗値を有するように薄く形成させるが、ＭＴＪセル２２１とゲート酸化膜２１３を介して流れる漏洩電流以上の値を有するような厚さに形成させ、好ましくは約３０オングストローム（Å）以下の厚さに形成させる。
【００５９】
前記ワードライン２２３に印加された電圧は、ＭＴＪセル２２１とゲート酸化膜２１３とを経る。このとき電圧降下現象が発生するので、前記ゲート酸化膜２１３にかかる電圧はＭＴＪセル２２１の抵抗値に従って異なり、その結果ＭＯＳトランジスタをターンオンさせる閾値電圧も異なる。
したがって、閾値電圧をＭＯＳトランジスタに連結させたビットラインでセンシングすると、ＭＴＪセル２２１に記憶された情報を読み出すことができる。
【００６０】
本発明の他の実施の形態は、前記ＭＴＪセル２２１をトランジスタに直接挿入せず、電気的にのみ接続された形に構成することである。
【００６１】
本発明のさらに他の実施の形態は、前記ＭＴＪセル２２１に代えてＡＭＲ、ＧＭＲ、スピン弁（spin valve）、強磁性体／金属・半導体ハイブリッド構造、III−Ｖ族磁性半導体複合構造、金属（準金属）／半導体複合構造、ＣＭＲ（Colossal Magneto-Resistance）等のような磁化又は磁性により抵抗値が変化する全ての種類の磁気抵抗素子を適用することもでき、電気信号による物質の像変換に伴い抵抗値が変化する像変換抵抗素子を適用することもできる。
【００６２】
図３の基準電圧線２２７は、上部に形成して基準電圧をかけることもでき、トランジスタの下部に抜き出して形成させることもできる。
併せて、本発明をマグネチックハードディスクヘッド（magnetic hard disk head）とマグネチックセンサー（magnetic sensor）のように磁場を検出する素子に応用することもできる。
【００６３】
さらに、本発明では、トランジスタの構造と係わりなく適用することができ、特に、垂直型ＭＯＳトランジスタの構造にも適用することができる。
そして、本発明では、ゲート酸化膜、ＭＴＪセル及びワードラインの側壁に絶縁膜スペーサを形成して絶縁特性を向上させることもできる。
【００６４】
【発明の効果】
前述のように、本発明に係るマグネチックラム及びその形成方法は、ライトラインに用いられるワードラインとゲート酸化膜の間にＭＴＪセルを挿入する構造でＭＲＡＭを形成する。そして、ソース接合領域に基準電圧線が備えられ、ドレイン接合領域に連結線が備えられるＭＲＡＭを形成して、ＭＲＡＭの構成及び製造（形成）工程を単純化させて、それに伴う素子の生産性及び信頼性を向上させることができる効果が得られる。
【図面の簡単な説明】
【図１】従来の技術の第１実施の形態に係るマグネチックラムを示す断面図である。
【図２】従来の技術の第２実施の形態に係るマグネチックラムを示す断面図である。
【図３】本発明の実施の形態に係るマグネチックラムを示す断面図である。
【符号の説明】
３１、１１１、２１１ 半導体基板
３２、１１２、２１３ ゲート酸化膜
３３、１１３、２２３ ゲート電極、第１ワードライン
３５ａ、１１５ａ、２１２ａ ソース接合領域
３５ｂ、１１５ｂ、２１２ｂ ドレイン接合領域
３７ａ、１１７、２２７ 基準電圧線
３７ｂ 第１導電層
３９、１２１、２２５ 第１層間絶縁膜
４１ 第１コンタクトプラグ
４３、１１９ 下部リード層
４５、１２３、２３１ 第２層間絶縁膜
４７ ライトライン、第２ワードライン
４８、１２９ 第３層間絶縁膜
４９ 第２コンタクトプラグ
５１、１２７ シード層
５３、１３９ 第４層間絶縁膜
５５、１３１、２１５ 固定強磁性層
５７、１３３、２１７ トンネル障壁層
５９、１３５、２１９ 自由強磁性層
６０ 第５層間絶縁膜
６１、１４１、２３５ ビットライン、上部リード層
１００、１３７、２２１ ＭＴＪセル
１２５、２３３ コンタクトプラグ
２２９ 連結線
Claims (9)
- 半導体基板と、
前記半導体基板の活性領域に備えられるソース／ドレイン接合領域及びチャンネル領域と、
前記チャンネル領域上部に形成されるゲート酸化膜と、
前記ゲート酸化膜とワードラインとの間で、島状に設けられる磁気抵抗素子と、
前記ソース接合領域に接続される基準電圧線と、
前記ドレイン接合領域に接続されるビットラインとを含んでいることを特徴とするマグネチックラム。 - 前記磁気抵抗素子は、ＡＭＲ（Anisotropic Magnetoresistance）、ＧＭＲ、スピン弁（Spin Valve）、ＣＭＲを含む群から選択される磁気抵抗素子を用いることを特徴とする請求項１に記載のマグネチックラム。
- 半導体基板と、
前記半導体基板の活性領域に備えられるソース／ドレイン接合領域及びチャンネル領域と、
前記チャンネル領域上部に形成されるゲート酸化膜、ＭＴＪセル及びワードラインの積層パターンと、
前記ソース接合領域に接続される基準電圧線と、
前記ドレイン接合領域に接続されるビットラインとを含むことを特徴とするマグネチックラム。 - 前記ゲート酸化膜は、３０オングストローム（Å）以下の厚さに設けられていることを特徴とする請求項３に記載のマグネチックラム。
- 前記ＭＴＪセルは、自由強磁性層、トンネル障壁層及び固定強磁性層の積層構造を有することを特徴とする請求項３に記載のマグネチックラム。
- 前記ビットラインは、前記ドレイン接合領域に接続される連結線及びビットラインコンタクトプラグを介してコンタクトされていることを特徴とする請求項３に記載のマグネチックラム。
- 前記ワードラインの側壁に絶縁膜スペーサが備えられていることを特徴とする請求項３に記載のマグネチックラム。
- 半導体基板の活性領域にソース／ドレイン接合領域を形成する工程と、
全体表面上部にゲート用酸化膜、固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造を形成する工程と、
前記固定強磁性層、トンネル障壁層及び自由強磁性層の積層構造をＭＴＪセルマスクを利用したフォトリソグラフィー工程及びエッチング工程でパターニングして島状のＭＴＪセルを形成する工程と、
全体表面上部にワードライン用導電層を形成する工程と、
前記ワードライン用導電層とゲート用酸化膜を、ワードラインマスクを利用したフォトリソグラフィー工程及びエッチング工程でパターニングしてゲート酸化膜、ＭＴＪセル及びワードラインの積層構造を形成する工程と、
全体表面上部に前記ワードラインの上側を露出させるように平坦化された第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、前記ソース／ドレイン接合領域にそれぞれ接続される基準電圧線と連結線を形成する工程と、
全体表面上部に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、前記連結線に接続されるビットラインを形成する工程とを含んでいることを特徴とするマグネチックラムの形成方法。 - 前記ワードラインのパターニング工程後、前記ワードラインの側壁に絶縁膜スペーサを形成することを特徴とする請求項８に記載のマグネチックラムの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-28133 | 2001-05-22 | ||
| KR10-2001-0028133A KR100442959B1 (ko) | 2001-05-22 | 2001-05-22 | 마그네틱 램 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046069A JP2003046069A (ja) | 2003-02-14 |
| JP4074127B2 true JP4074127B2 (ja) | 2008-04-09 |
Family
ID=19709796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002132856A Expired - Fee Related JP4074127B2 (ja) | 2001-05-22 | 2002-05-08 | マグネチックラム及びその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6664579B2 (ja) |
| JP (1) | JP4074127B2 (ja) |
| KR (1) | KR100442959B1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772797B1 (ko) * | 2001-06-30 | 2007-11-01 | 주식회사 하이닉스반도체 | 자기저항램과 그의 셀 및 셀 어레이 |
| KR100756771B1 (ko) * | 2001-06-30 | 2007-09-07 | 주식회사 하이닉스반도체 | 마그네틱 램 |
| KR100519751B1 (ko) * | 2001-07-05 | 2005-10-07 | 삼성전자주식회사 | 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법 |
| KR100486708B1 (ko) * | 2001-11-24 | 2005-05-03 | 삼성전자주식회사 | 자기 랜덤 액세스 메모리 및 그 작동 방법 |
| KR100513369B1 (ko) * | 2001-12-07 | 2005-09-07 | 주식회사 하이닉스반도체 | 자기저항 램 |
| KR100513368B1 (ko) * | 2001-12-07 | 2005-09-07 | 주식회사 하이닉스반도체 | 자기저항 램 |
| KR100513370B1 (ko) * | 2001-12-07 | 2005-09-07 | 주식회사 하이닉스반도체 | 자기 저항 램 |
| KR100516691B1 (ko) * | 2001-12-07 | 2005-09-22 | 주식회사 하이닉스반도체 | 자기저항 램 |
| JP2003243631A (ja) * | 2002-02-18 | 2003-08-29 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム |
| US6870717B2 (en) * | 2002-05-16 | 2005-03-22 | Hitachi Global Storage Technologies Netherlands B.V. | Semiconductor slider with an integral spin valve transistor structure and method for making same without a bonding step |
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| KR100604752B1 (ko) * | 2002-07-18 | 2006-07-26 | 주식회사 하이닉스반도체 | 마그네틱 램의 제조방법 |
| US6862215B1 (en) * | 2002-10-28 | 2005-03-01 | Silicon Magnetic Systems | MRAM data line configuration and method of operation |
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| JP4399211B2 (ja) * | 2002-12-21 | 2010-01-13 | 株式会社ハイニックスセミコンダクター | バイオセンサー |
| KR100966958B1 (ko) * | 2002-12-30 | 2010-06-30 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
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| US7522446B2 (en) * | 2003-10-31 | 2009-04-21 | Samsung Electronics Co., Ltd. | Heating MRAM cells to ease state switching |
| US7009903B2 (en) * | 2004-05-27 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Sense amplifying magnetic tunnel device |
| US7200032B2 (en) * | 2004-08-20 | 2007-04-03 | Infineon Technologies Ag | MRAM with vertical storage element and field sensor |
| US7092284B2 (en) * | 2004-08-20 | 2006-08-15 | Infineon Technologies Ag | MRAM with magnetic via for storage of information and field sensor |
| TWI266413B (en) * | 2004-11-09 | 2006-11-11 | Ind Tech Res Inst | Magnetic random access memory with lower bit line current and manufacture method thereof |
| US7629182B2 (en) * | 2007-04-17 | 2009-12-08 | Freescale Semiconductor, Inc. | Space and process efficient MRAM and method |
| US20090121259A1 (en) * | 2007-11-13 | 2009-05-14 | Iben Icko E T | Paired magnetic tunnel junction to a semiconductor field-effect transistor |
| US8217380B2 (en) * | 2008-01-09 | 2012-07-10 | International Business Machines Corporation | Polysilicon emitter BJT access device for PCRAM |
| US9715925B2 (en) * | 2014-09-30 | 2017-07-25 | Sandisk Technologies Llc | Methods and apparatus for vertical cross point re-RAM array bias calibration |
| KR102406722B1 (ko) * | 2015-09-25 | 2022-06-09 | 삼성전자주식회사 | 자기 메모리 장치 및 그 제조 방법 |
| US9595323B1 (en) * | 2016-02-04 | 2017-03-14 | Sandisk Technologies Llc | Word line compensation for memory arrays |
| US11398596B2 (en) * | 2018-06-28 | 2022-07-26 | Intel Corporation | Magnetic tunnel junction (MTJ) integration on backside of silicon |
| CN116209281B (zh) * | 2022-09-30 | 2024-02-23 | 北京超弦存储器研究院 | 存储器的形成方法及存储器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372016A (en) * | 1993-02-08 | 1994-12-13 | Climate Master, Inc. | Ground source heat pump system comprising modular subterranean heat exchange units with multiple parallel secondary conduits |
| US5659499A (en) * | 1995-11-24 | 1997-08-19 | Motorola | Magnetic memory and method therefor |
| JP4095200B2 (ja) * | 1998-05-19 | 2008-06-04 | キヤノン株式会社 | 巨大磁気抵抗効果を利用したメモリ素子 |
| KR20000050426A (ko) * | 1999-01-08 | 2000-08-05 | 김영환 | 평면 홀 효과를 이용한 자기 메모리 기본 소자 |
| JP2001076479A (ja) * | 1999-09-02 | 2001-03-23 | Sanyo Electric Co Ltd | 磁気メモリ素子 |
| JP2001084758A (ja) * | 1999-09-17 | 2001-03-30 | Fujitsu Ltd | 強磁性トンネル接合ランダムアクセスメモリ、スピンバルブランダムアクセスメモリ、単一強磁性膜ランダムアクセスメモリ、およびこれらをつかったメモリセルアレイ |
-
2001
- 2001-05-22 KR KR10-2001-0028133A patent/KR100442959B1/ko not_active IP Right Cessation
-
2002
- 2002-05-06 US US10/139,890 patent/US6664579B2/en not_active Expired - Lifetime
- 2002-05-08 JP JP2002132856A patent/JP4074127B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020175357A1 (en) | 2002-11-28 |
| KR100442959B1 (ko) | 2004-08-04 |
| KR20020089017A (ko) | 2002-11-29 |
| JP2003046069A (ja) | 2003-02-14 |
| US6664579B2 (en) | 2003-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070816 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080124 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140201 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |