KR100513370B1 - 자기 저항 램 - Google Patents

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Abstract

본 발명은 자기저항 램에 관한 것으로서, 워드라인 전압의 크기에 따라 MRAM 셀의 MTJ를 통해 흐르는 전류와 드레인 영역에서 소오스 영역으로 흐르는 전류를 제어하여 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공하여 자기 저항 램의 셀 사이즈를 줄이는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 자기 저항 램은, 비트라인에 연결되는 복수개의 MRAM셀과, 상기 비트라인에 연결되고 상기 복수개의 MRAM 셀로부터 전달되는 전류를 전압으로 변환하여 상기 전류의 크기에 따라 서로 다른 레벨을 갖는 복수개의 전압신호를 출력함으로써, 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한다.

Description

자기 저항 램{Magnetoresistive RAM}
본 발명은 자기 저항 램(Magnetroresistive Random Access Memory, 이하 'MRAM'이라고 칭함)에 관한 것으로서, 보다 상세하게는, 게이트 메탈 전극과 서브 채널 사이에 MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라고 칭함)을 구비하여, MRAM 셀의 워드라인 전압의 크기에 따라 MTJ를 통해서 흐르는 전류와 드레인 영역에서 소오스 영역으로 흐르는 전류를 제어함으로써 2개 이상의 다중 데이터를 판독 및 기록하도록 구성된 자기 저항 램에 관한 것이다.
휴대용 기기와 통신용 기기의 수요가 급증함에 따라 전원이 차단되면 데이터를 잃어버리는 휘발성인 메모리의 한계를 극복하기 위해 비휘발성이면서 기록/판독의 횟수에 제한을 극복할 수 있는 메모리의 필요성이 증가하게 되었다. 그래서, 이를 만족시키기 위한 메모리로 자극의 상대적인 배열에 다른 자기저항의 차이를 이용한 MRAM(Magnetoresistive Random Access Memory)이 개발되었다.
이러한 MRAM은 자기 물질 박막에 자기 분극(Magnetic Polarization)을 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극을 바꾸거나 감지해 냄으로써 기록/판독 동작이 수행된다.
즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대 자기 저항(GMR: Giant Magneto Resistance) 현상이나 스핀 편극 자기투과 현상을 이용해서 구현된 메모리 소자로서, 일반적으로 GMR, MTJ 등의 자기 현상을 이용한 소자를 메모리 셀로 하여 데이터를 저장한다.
먼저, 거대 자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다. 그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기 투과 접합 메모리 소자를 구현하는 것이다.
그런데, 휴대용 컴퓨터 및 통신용 제품들은 반도체 메모리 소자의 리드/라이트(read/write) 횟수에 제한이 없어야 함에도 불구하고, 기존의 반도체 메모리 소자의 플래시 기술은 리드/라이트 횟수가 105~106 정도밖에 되지 않는다.
도 1은 이러한 종래의 MRAM의 셀 어레이를 나타낸다.
도 1에 나타난 MRAM 셀은 복수개의 워드라인 WL1~WL4, 복수개의 비트라인 BL1,BL2, 및 복수개의 비트라인 BL1,BL2와 연결된 센스앰프 SA1, SA2로 구성된다. 워드라인 WL4와 비트라인 BL2에 의해 선택된 하나의 셀(1)은 하나의 스위칭 트랜지스터 T와 하나의 MTJ로 구성된다.
먼저, 워드라인 선택 신호에 의해 복수개의 워드라인 WL1~WL4 중 하나의 워드라인 WL4가 선택되면, 스위칭 트랜지스터 T의 턴-온에 의해 MTJ에 일정 전압이 가해진다. 그런 다음, 센스 앰프 SA2는 이 MTJ의 극성에 따라 선택된 비트라인 BL2의 센싱 전류를 증폭한다.
도 2a 및 도 2b는 상술한 MTJ의 단면도를 나타낸 것이다.
도 2a 및 도 2b에 나타낸 바와 같이, MTJ의 상부(Top)는 가변 강자성층(Free magnetic layer; 2)으로 형성되고, 하부(Bottom)는 고정 강자성층(Fixed magnetic layer; 4)으로 형성된다. 이러한 가변 강자성층(2) 및 고정 강자성층(4)은 NiFeCo/CoFe와 같은 물질로 이루어져 있다.
가변 강자성층(2)과 고정 강자성층(4)은 그 두께를 달리하여, 고정 강자성층(4)은 강한 자기장에서 자기 분극이 변할 수 있도록 하고, 가변 강자성층(2)은 약한 자기장에서 자기 분극이 변할 수 있도록 한다. 이러한 고정 강자성층(4)은 고정층으로서 자화 방향이 변하지 않고 한 방향으로 고정되어 있다.
또한, 가변 강자성층(2)과 고정 강자성층(4)의 사이에는 터널 산화막(3)이 형성되는데, 이러한 터널 산화막(3)은 Al2O3과 같은 물질로 이루어져 있다.
여기서, 도 2a는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 같은 경우로서, 자화 방향이 같은 경우에는 센싱 전류가 커진다.
도 2b는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 반대인 경우로서, 자화 방향이 다른 경우에는 센싱 전류가 작아진다.
여기서, 가변 강자성층(2)은 외부 자장에 의해 자화 방향이 바뀐다. 즉 MRAM 셀은 이러한 가변 강자성층(2)의 자화 방향에 따라 로직 "0" 또는 로직 "1"의 정보를 기억한다. 따라서, 기록시에는 하부층의 자기 분극은 변하지 않고 상부층의 자기 분극만 변화시킬 수 있는 자기장만 발생된다.
그런데, 종래의 MRAM 셀 구조는 1T+1MTJ로 구성되어 있기 때문에, 셀 구조가 복잡하여 공정이 어렵게 될 뿐만 아니라 셀 사이즈 면에서도 불리한 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점에 착안하여 이루어진 것으로, 워드라인 전압의 크기에 따라 MRAM 셀의 MTJ를 통해 흐르는 전류와 드레인 영역에서 소오스 영역으로 흐르는 전류를 제어하여 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공함에 있다.
본 발명의 또 다른 목적은 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공하여 자기 저항 램의 셀 사이즈를 줄이는 것에 있다.
본 발명의 또 다른 목적은, 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공하여 공정의 어려움을 해결하는 것에 있다.
본 발명의 또 다른 목적은 2개 이상의 다중 데이터를 기억하는 자기 저항 램을 제공하여 센싱 마진을 향상시키는 것에 있다.
상기한 목적을 달성하기 위해 본 발명의 제1 관점에 따른 자기 저항 램은 비트라인에 연결되는 복수개의 MRAM셀과, 상기 비트라인에 연결되고 상기 복수개의 MRAM 셀에 흐르는 전류를 전압으로 변환하여, 상기 전류의 크기에 따라 서로 다른 레벨을 갖는 복수개의 전압신호를 출력하여 상기 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 한다.
또한, 본 발명의 제2 관점에 따른 자기 저항 램은, 반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역; 반도체 기판의 채널영역에 적층되는 절연층; 상기 절연층의 상부에 적층되는 MTJ; 및 상기 MTJ의 상부에 형성되고 워드라인과 접속되는 게이트 메탈 전극으로 이루어진 MRAM 셀을 구비하고, 상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 교대로 반복해서 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 한다.
또한, 본 발명의 제3 관점에 따른 자기 저항 램은, 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬로 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호에 의해 제어되는 복수의 MRAM 셀; 및 상기 비트라인에 접속되고, 상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환하여, 상기 전류의 크기에 따라 서로 다른 레벨을 갖는 복수개의 전압신호를 출력하여 상기 복수의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 한다.
또한, 본 발명의 제4 관점에 따른 자기 저항 램은, 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제1 복수의 MRAM 셀 그룹; 비트라인바와 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제2 복수의 MRAM 셀 그룹; 상기 비트라인과 상기 비트라인바에 공통 접속되고, 상기 제1 및 제2 복수의 MRAM 셀 그룹에 흐르는 전류를 전압으로 변환하여 상기 전류의 크기에 따른 전압신호를 출력하여 상기 제1 및 제2 복수의 MRAM 셀 그룹 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 MRAM 셀 어레이와 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터의 레벨을 검출하는 다중 데이터 검출회로를 나타낸다.
우선, 도 3에 나타낸 MRAM은 비트라인 BL1과 셀 플레이트 CP 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인 WL1~WLn의 신호를 인가받는 복수의 MRAM 셀과, 비트라인 BL1에 연결된 다중 데이터 검출회로(100)를 구비한다. 다중 데이터 검출회로(100)는 비트라인 BL1에 연결된 전류-전압 변환기(110), 전류-전압 변환기(110)에 연결된 센스앰프(120, 130, 140), 및 센스앰프(120, 130, 140)에 연결된 데이터 인코더(150)로 구성된다.
여기서, MRAM 셀(5-1)의 드레인 단자는 비트라인 BL1에 연결되고 그것의 소오스 단자는 MRAM 셀(5-2)의 드레인 단자에 연결되는 방법으로 n개의 MRAM 셀(5-1~5-n)들이 서로 직렬로 접속되고, 마지막 MRAM 셀(5-n)의 소오스 단자는 셀 플레이트(CP)에 연결된다. 그리고, MRAM 셀(5-1~5-n)의 게이트 단자는 각각 다른 워드라인 WL1~WLn의 신호를 인가받는다.
다음에 비트라인 BL1에 연결된 전류-전압 변환기(110)는 MRAM 셀(5-1~5-n)에 흐르는 전류를 전압으로 변환한 후에, MTJ의 자화방향의 차이에 따른 다중 데이터를 검출하여 각각의 다른 기준레벨 Ref_a, Ref_b, Ref_c를 갖는 센스앰프(120, 130, 140)로 전달한다.
이렇게 각각의 다른 기준전압 Ref_a, Ref_b, Ref_c를 갖는 센스앰프(120, 130, 140)는 자화방향의 차이에 따른 다중 데이터를 이용해서 기준레벨 Ref_a, Ref_b, Ref_c에 따른 데이터 D1, D2, D3을 생성한 후에 증폭하여 데이터 인코더(150)로 전달한다.
다음에, 데이터 인코더(150)는 센스앰프(120, 130, 140)로부터 전달받은 데이터 D1, D2, D3을 인코딩하여 2비트 데이터를 만들어 출력한다.
이하, 상술한 데이터 인코더(150)에서 2비트 데이터가 만들어지는 과정을 도4 내지 도 6을 참조하여 설명한다.
우선, 도 4는 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터 A, B, C, D와 기준전압 Ref_a, Ref_b, Ref_c의 관계를 나타낸 그래프이다.
도 5는 기준전압 Ref_a, Ref_b, Ref_c에 따른 3개의 데이터 D1, D2, D3의 값과, 데이터 D1, D2, D3을 인코딩해서 만든 X, Y의 2비트 데이터의 값을 나타낸 테이블이다.
도 6은 데이터 D1, D2, D3을 인코딩해서 2비트 데이터 X, Y를 생성하는 데이터 인코더(150)의 회로도이다.
도 6에 나타낸 데이터 인코더(150)는 데이터 D1, D2를 논리 조합하여 데이터 X를 출력하는 앤드 게이트 AND1와, 데이터 D1, D2, D3을 논리 조합하여 데이터 Y를 출력하는 논리회로(152)로 구성된다.
논리회로(152)는 데이터 D1, D2, D3을 앤드 조합하는 앤드 게이트 AND2, 데이터 D2, D3을 반전시키는 인버터 I1 및 I2, 데이터 D1과 인버터 I1, I2의 출력신호들을 앤드 조합하는 앤드 게이트 AND3, 및 앤드 게이트 AND2 및 AND3의 출력신호들을 오어 조합하여 데이터 Y를 출력하는 오어 게이트 OR1로 구성된다.
상술한 도 6에 나타낸 데이터 인코더(150)의 출력인 2비트 데이터 X, Y의 값은 도 5에 나타낸 테이블을 보면 정확히 알 수 있다.
한편, 도 7a 및 도 7b는 본 발명에 따른 MRAM 셀의 단면도를 나타낸 것이다.
도 7a에 나타낸 MRAM 셀은 반도체 기판(10) 내에 형성된 소오스 영역(12) 및 드레인 영역(14)과, 반도체 기판(10) 상에 적층된 Al2O3으로 이루어진 절연층(16)과, 절연층(16) 상에 적층되고 고정 강자성층(18), 터널 산화막(20), 및 가변 강자성층(22)으로 이루어진 MTJ(24)와, MTJ(24)의 상부에 적층되어 워드라인과 연결되는 게이트 메탈 전극(26)으로 구성된다.
여기서, MRAM 셀은 MTJ(24)의 가변 강자성층(22)의 자화 방향에 따라 로직 "1"의 데이터를 기억한다.
그리고, 도 7b에 나타낸 MRAM 셀은 도 7a와 동일하며, MTJ(24)의 가변 강자성층(22)의 자화 방향이 도 7a와 반대로 구성되어 로직 "0"의 데이터를 기억한다.
이러한 구성을 갖는 MRAM 셀에서, MTJ(24)를 통해서 흐르는 전류 I1과 소오스 영역(12) 및 드레인 영역(14)으로 흐르는 전류 I2는 게이트 메탈 전극(26)의 전압 크기에 따라 서로 다르게 된다. 그리고, 이 발생된 전류 I1 및 I2에 의해 MRAM 셀의 동작 특성이 결정된다.
구체적으로 설명하면, MTJ(24)의 자화 방향에 따라 반도체 기판(10)의 게이트 메탈 전극(26)과 소오스 및 드레인 영역(12, 14) 사이에 서로 다른 전류가 흐르게 된다. 즉, MTJ(24)의 자화 방향에 따라 게이트 메탈 전극(26)에서 소오스 영역(12)으로 흐르는 전류 I1이 달라진다. 따라서, MRAM 셀은 이 전류 I1에 따라 MRAM 셀의 드레인 영역과 소오스 영역 사이의 전류 I2를 제어함으로써 2개 이상의 데이터를 기억할 수 있게 된다.
먼저, MTJ(24)에 수직 방향으로 전류 I1이 흐를 경우, 절연층을 통한 터널링 전류가 흐르게 된다. 예컨대, 고정 강자성층(18)과 가변 강자성층(22)의 자화 방향이 같으면, 이 터널링 전류가 커진다. 반대로 고정 강자성층(18)과 가변 강자성층(22)의 자화 방향이 반대이면, 터널링 전류가 작아진다.
즉, MTJ(24)의 극성에 의해 게이트 메탈 전극(26)에서 소오스 영역(12)으로 흐르는 전류 I1이 조절되는데, 도 7a와 같이 MTJ(24)의 자화 방향의 극성이 같은 경우, 전류 I1은 커지고, 반대로 도 7b와 같이 MTJ(24)의 자화 방향의 두 극성이 서로 다르면 전류 I1은 작아진다.
따라서, 도 7a와 같이 전류 I1이 커지면, 드레인 영역(14)에서 소오스 영역(12)으로 흐르는 전류 I2가 커진다. 반대로 도 7b와 같이 전류 I1이 작아지면, 드레인 영역(14)에서 소오스 영역(12)으로 흐르는 전류 I2가 작아진다. 그래서, 전류(I1)의 크기를 감지하여 가변 강자성층(22)의 자화 방향을 감지하고 그에 따라 MRAM 셀에 저장된 정보를 알 수 있게 된다.
즉, 가변 강자성층(22)의 자화방향을 고정 강자성층(18)을 기준으로 하여 같은 방향, 반대 방향 또는 임의의 각도로 설정함으로써, 메모리 소자의 한 셀 내에서 로직 "0"이나 로직 "1" 또는 3개 이상의 다중 데이터를 기억할 수 있게 된다.
도 8은 본 발명에 따른 MRAM 소자를 기호로 나타낸 것이다.
한편, 도 9는 본 발명에 따른 적층형 MRAM 셀의 단면도를 나타낸 것으로서, 이것은 MRAM 셀은 반도체 기판(30) 내에 형성된 소오스 영역(32) 및 드레인 영역(34)과, 반도체 기판(30)의 채널영역 상에 적층되고 Al2O3으로 이루어진 절연층(36)과, 절연층(36) 상에 적층된 MTJ(44)와, MTJ(44)의 상부에 적층되어 워드라인과 연결되는 게이트 메탈 전극(46)을 구비한다. MTJ(44)는 고정 강자성층(38) 위에 Al2O3으로 이루어진 터널 산화막(40)과 가변 강자성층(42)이 반복해서 적층된 적층구조를 갖는다.
이러한 MRAM 셀은, MTJ(44)를 통해서 흐르는 전류 I1과 드레인 영역(34)에서 소오스 영역(32)으로 흐르는 전류 I2가 게이트 메탈 전극(46)의 전압의 크기에 따라 서로 다르고, 이 발생된 전류 I1 및 I2에 의해 MRAM 셀의 동작 특성이 결정된다.
구체적으로 말하면, MTJ(44)의 자화 방향에 따라 반도체 기판(30)의 게이트 메탈 전극(46)과 소오스 및 드레인 영역(32, 34) 사이에 서로 다른 전류가 흐르게 된다. 즉, MTJ(44)의 자화 방향에 따라 게이트 메탈 전극(46)에서 소오스 영역(32)으로 흐르는 전류 I1이 달라진다. 따라서, MRAM 셀은 이 전류 I1에 따라 MRAM 셀의 드레인 영역과 소오스 영역 사이의 전류 I2를 제어해서 2개 이상의 데이터를 기억한다.
먼저, MTJ(44)에 수직 방향으로 전류 I1이 흐르는 경우, 절연층을 통한 터널링 전류가 흐르게 되는데, 고정 강자성층(38)과 가변 강자성층(42)의 자화 방향이 같으면 이 터널링 전류는 커지고, 반대로 고정 강자성층(38)과 가변 강자성층(42)의 자화 방향이 반대이면 터널링 전류는 작아진다.
즉, MTJ(44)의 극성에 의해 게이트 메탈 라인(46)에서 소오스 영역(32)으로 흐르는 전류 I1이 조절되는데, MTJ(44)의 자화 방향의 극성이 같은 경우에는 전류 I1이 커지고, 반대로 MTJ(44)의 자화 방향의 두 극성이 서로 다른 경우에는 전류 I1이 작아진다.
따라서, 전류 I1이 커지면 드레인 영역(34)에서 소오스 영역(32)으로 흐르는 전류 I2가 커지고, 반대로 전류 I1이 작아지면 전류 I2가 작아진다. 결과적으로, 전류 I1의 크기를 감지하여 가변 강자성층(42)의 자화 방향을 감지함으로써 MRAM 셀에 저장된 정보를 알 수 있다. 즉, 가변 강자성층(42)의 자화방향을 고정 강자성층(38)을 기준으로 하여 같은 방향, 반대 방향 또는 임의의 각도로 설정함으로써, 메모리 소자의 한 셀 내에 로직 "0"이나 로직 "1" 또는 3개 이상의 다중 데이터를 기억할 수 있게 된다.
한편, 도 10a 내지 도 10d는 MTJ의 극성변화를 4개의 단계로 나누어 4개의 데이터를 저장하는 MRAM 셀을 나타낸 것이다.
도 10a 내지 도 10d를 보면, 전류 I2a, I2b, I2c, I2d 성분을 감지해서 MTJ의 자화방향의 차이 0°, 60°, 120°, 180°를 알아낸 후에 하나의 MRAM 셀에 4개의 데이터를 저장한다는 것을 알 수 있다.
다음에, 도 11a 내지 도 11c는 도 7a에 나타낸 MRAM 셀의 동작영역을 나타낸 것이고, 도 12는 도 7a에 나타낸 MRAM 셀의 워드라인 WL에 가해지는 전압에 따른 동작영역을 그래프로 나타낸 것이다.
이하, MRAM 셀의 워드라인 WL에 가해지는 전압에 따른 동작 영역을 도 11a 내지 도 11c 및 도 12를 참조하여 설명한다.
여기서, MRAM 셀의 문턱전압을 Vtn, 워드라인 전압을 VWL, 전류 I1이 흐를 수 있는 터널링 전압을 Vtunnel이라 가정한다.
우선, MRAM 셀의 워드라인 전압 VWL에 따른 동작영역은 크게 3가지 영역으로 나눌 수 있다.
도 11a 및 도 12의 4-A는 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn에 도달하지 못하여 채널에 수직 성분의 전류 I1과 수평 성분의 전류 I2가 모두 로직 0인 구간이다. 이 구간에서는 워드라인과 비트라인에 전류가 흐르지 못한다.
도 11b 및 도 12의 4-B구간은 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn을 초과하여 채널에 수평 성분의 전류 I2가 발생하나, 터널 산화막의 터널링 전압 Vtunnel에 도달하지 못하여 전류 I1은 아직 로직 0인 상태를 유지하는 구간이다. 이 구간에서는 MTJ소자의 자화 극성에 관계없이 게이트 메탈 전극의 전압에 의해서만 MRAM 셀의 전류 성분을 제어한다.
도 11c 및 도 12의 4-C구간은 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn과 터널링 전압 Vtunnel을 초과하여 채널에 수직 및 수평 성분의 전류 I1, I2가 동시에 발생하는 구간이다. 이 구간에서는 게이트 메탈 전극에 가해지는 전압의 차에 따라 자기분극의 상대적인 차이가 발생하는데, 이를 A, B, C, D의 단계로 나타내었다.
이하 구체적으로 설명하면, 자기 분극의 방향의 상대적인 차이가 A에서 일치하고, B, C, D로 갈수록 분극의 방향의 차이가 발생하여 D에서 가장 높은 저항값을 갖고 A에서 가장 작은 저항값을 갖는다.
도 12의 4-C 구간에서는 MTJ의 상대적인 극성에 따라 전류 I1의 성분이 결정되고, 전류 I2의 성분도 조절되게 된다. 따라서, 이 구간에서는 비트라인에 MRAM 셀에 저장된 신호를 전달할 수 있다.
한편, 도 13은 4개의 다중 데이터 A, B, C, D를 검출할 수 있는 MRAM 셀의 리드(Read) 동작시의 동작 타이밍을 나타낸 것이다.
먼저, t1구간에서, 선택된 워드라인 WL에는 도 13의 4-C영역에서 동작할 수 있도록 워드라인 전압을 인가하여 자기분극의 차이를 두게 한다. 비선택 워드라인 WL에는 도 13의 4-B영역에서 동작할 수 있도록 워드라인 전압을 인가한다. 비트라인 BL에는 일정한 센싱 전압을 인가해서 다중 데이터 검출 검출회로에 비트라인 신호를 전달한다.
t2구간에서는, 비트라인 BL에 충분한 비트라인 센싱 신호가 전달되면, 다중 데이터 검출회로의 센스앰프를 활성화하기 위한 센스 앰프 활성화 신호 SEN를 t2의 시작 시점에서 가하게 된다. 그리고, 이 센스 앰프 활성화 신호 SEN에 의해 센스앰프 SAa, SAb, SAc의 출력 신호가 발생하게 되고 이에 따라 2비트 데이터 X, Y가 발생한다.
t3 구간에서는 다음 사이클을 준비한다.
도 14는 4개의 다중 데이터 A, B, C, D의 레벨을 검출할 수 있는 MRAM 셀의 라이트(Write) 동작시의 동작 타이밍을 나타낸 것이다.
t1구간에서는 선택된 워드라인 WL에 기록에 충분한 비트라인 전류와 워드라인 전류가 흐르도록 큰 워드라인 전압과 큰 전류가 흐르게 한다. 비선택 워드라인 WL에는 기록 동작시에 충분한 워드라인 전류가 흐르지 않도록 하기 위해 비트라인 전류는 크게 하지만 워드라인 WL에는 전류가 흐르지 않게 한다. 선택된 비트라인 BL과 셀 플레이트 CP 사이에는 일정한 기록 비트라인 전류를 만들기 위한 전압을 가한다.
즉, 기록을 위해 비트라인 BL에 4개의 다중 데이터 A, B, C, D의 각각 다른 전압을 가하고, 비트라인 BL과 셀 플레이트 CP 사이의 전류 극성에 의한 MTJ의 자화 분극 방향의 차이에 따라 MRAM 셀에 데이터를 저장하게 된다.
상술한 바와 같이, 워드라인 WL 전류와 비트라인 BL 전류에 의해 기록 극성이 결정되도록 하는데, 비트라인 BL 전류방향은 한 방향으로 일정하게 하고, 워드라인 WL 전류 방향을 바꾸어 자기분극의 방향이 결정되도록 한다. 이렇게 로직 0의 워드라인 WL 전류 방향이 결정되면 로직 0을 기록할 MRAM 셀의 비트라인 BL만 전류를 흘려 보내 기록한다. 반대로, 로직 1의 워드라인 WL 전류 방향이 결정되면 로직 1을 기록할 MRAM 셀의 비트라인 BL만 전류를 흘려 보내 기록한다.
결과적으로, 워드라인 WL과 비트라인 BL 전류의 크기에 의해 자화극성의 방향이 조금씩 다르게 조절됨으로써 각각의 MRAM 셀에는 복수개의 데이터가 저장되게 된다.
다음에는, 도 15를 참조하여 MRAM 셀 어레이와 8개의 다중 데이터 레벨을 검출할 수 있는 다중 데이터 검출회로를 설명한다.
도 15는 8개의 다중 데이터의 레벨을 검출하는 다중 데이터 검출회로(200)의 구성을 제외하고는 도 9에 나타낸 MRAM 셀 어레이와 동일하다.
도 15에 나타낸 다중 데이터 검출회로(200)는 비트라인 BL1에 연결된 전류-전압 변환기(210), 전류-전압 변환기(210)에 연결된 7개의 센스앰프(220~280) 및 7개의 센스앰프(220~280)에 연결된 데이터 인코더(290)로 구성된다.
그리고, 전류-전압 변환기(210)는 원하는 MRAM 셀에 흐르는 전류를 전압으로 변환하여 MTJ의 자화방향의 차이에 따른 다중 데이터 A, B, C, D, E, F, G를 검출하여, 서로 다른 기준전압 Ref_a~Ref_g를 갖는 센스앰프(220-280)에 전달한다.
이렇게 각각 다른 기준전압 Ref_a~Ref_g를 갖는 센스앰프(220-280)는 전류-전압 변기(210)로부터 전달되는 자화방향의 차이에 따른 다중 데이터를 이용해서 기준레벨 Ref_a~Ref_g에 따른 데이터 D1, D2, D3, D4, D5, D6, D7을 생성한 후에 증폭하여 데이터 인코더(290)로 전달한다.
다음에, 데이터 인코더(290)는 센스앰프(220-280)로부터 전달받은 데이터 D1, D2, D3, D5, D6, D7을 인코딩하여 3비트 데이터를 만들어 출력한다.
이하, 상술한 데이터 인코더(290)에서 3비트 데이터가 만들어지는 과정을 도 16 내지 도 18을 참조하여 설명한다.
우선, 도 16은 MTJ의 자화방향의 차이에 의한 8개의 다중 데이터 A, B, C, D, E, F, G, H와 이를 검출하기 위한 기준전압 Ref_a, Ref_b, Ref_c, Ref_d, Ref_e, Ref_f, Ref_g의 관계를 나타낸 그래프이다.
도 17은 기준전압 Ref_a, Ref_b, Ref_c, Ref_d, Ref_e, Ref_f, Ref_g에 따른 데이터 D1, D2, D3, D4, D5, D6, D7의 값과, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 만든 X, Y, Z의 3비트 데이터의 값을 나타낸 테이블이다.
도 18은 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 X, Y, Z의 3비트 데이터를 생성하기 위한 데이터 인코더(290)의 로직 회로도이다.
도 18에 나타낸 데이터 인코더(290)는 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩하여 데이터 X를 생성하는 제1 로직회로(292)와, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 데이터 Y를 생성하는 제2 로직회로(294)와, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 데이터 Z를 생성하는 제3 로직회로(296)로 구성된다.
제1 로직회로(292)에서, 앤드 게이트 AND12는 데이터 D1, D2, D3, D4를 앤드 조합하는 앤드 게이트 AND11, 데이터 D5, D6을 앤드 조합한다. 인버터 I11, I12는 데이터 D6, D7을 반전시킨다. 앤드 게이트 AND13은 인버터 I11, I12의 출력신호들을 앤드 조합한다. 오어 게이트 OR11은 앤드 게이트 AND12, AND13의 출력신호들은 오어 조합한다. 앤드 게이트 AND14는 앤드 게이트 AND11과 오어 게이트 OR11의 출력신호들을 앤드 조합하여 데이터 X를 출력한다.
제2 로직회로(294)에서, 앤드 게이트 AND16은 데이터 D1, D2를 앤드 조합하는 앤드 게이트 AND15, 데이터 D3, D4, D5, D6을 앤드 조합한다. 인버터 I13, I14, I15, I16은 데이터 D4, D5, D6, D7을 반전시킨다. 앤드 게이트 AND17은 인버터 I13, I14, I15, I16의 출력신호들을 앤드 조합한다. 오어 게이트 OR12는 앤드 게이트 AND16, AND17의 출력신호들을 오어 조합한다. 앤드 게이트 AND18은 오어 게이트 OR12와 앤드 게이트 AND15의 출력신호들을 논리 조합하여 데이터 Y를 출력한다.
제3 로직회로(296)에서, 앤드 게이트 AND19는 데이터 D1, D2, D3, D4, D5를 앤드 조합한다. 인버터 I17, I18은 데이터 D6, D7을 반전시킨다. 앤드 게이트 AND20은 인버터 I17, I18의 출력신호들을 앤드 조합한다. 앤드 게이트 AND21은 데이터 D6, D7을 앤드 조합한다. 오어 게이트 OR13은 앤드 게이트 AND20, AND21의 출력신호들을 오어 조합한다. 앤드 게이트 AND22는 오어 게이트 OR13과 앤드 게이트 AND19의 출력신호들을 앤드 조합한다. 인버터 I19, I20, I21, I22는 데이터 D4, D5, D6, D7을 반전시킨다. 앤드 게이트 AND23은 데이터 D1와 인버터 I19, I20, I21, I22의 출력신호들을 앤드 조합한다. 인버터 I23, I24은 데이터 D2, D3을 반전시킨다. 앤드 게이트 AND24는 인버터 I23, I24의 출력신호들은 앤드 조합한다. 앤드 게이트 AND25는 데이터 D2, D3을 앤드 조합한다. 오어 게이트 OR14는 앤드 게이트AND24, AND25의 출력신호들을 오어 조합한다. 앤드 게이트 AND26은 앤드 게이트 AND23과 오어 게이트 OR26의 출력신호들을 논리 조합한다. 오어 게이트 OR15는 앤드 게이트 AND22, AND26의 출력신호들을 논리 조합하여 데이터 Z를 출력한다.
상술한 도 18에 나타낸 데이터 인코더(290)의 출력인 데이터 X, Y, Z의 값은 도 17에 나타낸 테이블을 보면 정확히 알 수 있다.
다음에는, 도 14 내지 도 17을 참조하여 서로 다른 NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 설명한다.
도 19는 기본적인 NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이 자기 저항 램은 복수개의 워드라인 WL1_0~WLn_0, WL1_1~WLn_1, 복수개의 비트라인 BL1~BLn, 및 복수개의 비트라인 BL1~BLn에 연결된 복수개의 다중 데이터 검출회로(300)로 구성된다.
그리고, 비트라인 BL1~BLn과 워드라인 WL1_0~WLn_0에는 MRAM 셀들(7-1~7-n, 7A-1~7A-n)이 연결되고, 비트라인 BL1~BLn과 워드라인 WL1_1~WLn_1에 MRAM 셀들(7B-1~7B-n, 7C-1~7C-n)이 연결된다.
여기서, n개의 MRAM 셀들(7-1~7-n, 7A-1~7A-n)은 각 드레인 단자와 소오스 단자가 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀들(7-1, 7A-1)의 드레인 단자는 각각 비트라인 BL1 및 BLn과 연결되며, MRAM 셀들(7-n, 7A-n)의소오스 단자는 각각 셀 플레이트 CP와 연결된다. MRAM 셀들 (7-1~7-n, 7A-1~7A-n)의 게이트 단자는 각각 같은 워드라인 WL1_0~WLn_0을 공유한다.
또한, n개의 MRAM 셀들(7B-1~7B-n, 7C-1~7C-n)은 각 드레인 단자 및 소오스 단자가 낸드(NAND)의 형태로 직렬 연결되는데, MRAM 셀들(7B-1, 7C-1)의 드레인 단자는 각각 비트라인 BL1 및 BLn과 연결되고, MRAM 셀들(7B-n, 7C-n)의 소오스 단자는 각각 셀 플레이트 CP와 연결된다. MRAM 셀들(7B-1~7B-n, 7C-1~7C-n)의 게이트 단자는 각각 같은 워드라인 WL1_1~WLn_1을 공유한다.
또한, 각 비트라인 BL1~BLn에는 복수개의 제 1 내지 제 n 다중 데이터 검출회로(300)가 독립적으로 연결되어 MRAM 셀들(7-1~7-n, 7A-1~7A-n, 7B-1~7B-n, 7C-1~7C-n)로부터 전달되는 전류를 전압으로 변환한 후에 MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.
이러한 다중 데이터 검출회로(300)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.
한편, 도 20은 NAND-MRAM 폴디드(folded) 비트라인 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이 자기 저항 램은 복수의 워드라인 WL1~WLn와, 비트라인 BL 및 비트라인바 BLB와, 비트라인 BL 및 비트라인바 BLB에 공통 연결된 다중 데이터 검출회로(400)와, 낸드(NAND)의 형태로 직렬 연결되는 n개의 MRAM 셀들(8-1~8-n, 8B-1~8B-n)을 구비하는데, MRAM 셀들(8-1) 비트라인 BL 사이에는 스위칭 트랜지스터 N1이 연결되고, MRAM 셀들(8B-1)과 비트라인바 BLB 사이에는 트랜지스터 N2가 연결되어 있다.
여기서 MRAM 셀들(8-1, 8B-1)의 드레인 단자는 스위칭 트랜지스터 N1, N2를 통해서 각각 비트라인 BL1 및 BLn과 각각 연결되고, MRAM 셀들(8-n, 8B-n)의 소오스 단자는 각각 셀 플레이트 CP와 연결되며, MRAM 셀들(8-1~8-n, 8B-1~8B-n)의 게이트 단자는 각각 같은 워드라인 WL1~WLn을 공유한다. 즉, 워드라인 WL1과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(8-1, 8B-1)이 연결되고, 워드라인 WL2와 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(8-2, 8B-2)이 연결되며, 워드라인 WLn과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(8-n, 8B-n)이 연결된다.
스위칭 트랜지스터 N1, N2는 각각의 게이트 단자를 통하여 스위칭 제어신호 CSW1, CSW2를 입력받고, 각각의 드레인 단자가 비트라인 BL 및 비트라인바 BLB에 연결되며, 각각의 소오스 단자가 MRAM 셀(8-1, 8B-1)의 드레인 단자에 연결된다. 이러한 스위칭 트랜지스터 N1, N2는 스위칭 제어신호 CSW1, CSW2에 의해 각각 선택적으로 턴-온/오프되어 MRAM 셀(8-1~8-n, 8B-1~8B-n)의 입출력을 조절한다.
따라서, 스위칭 제어신호 CSW1, CSW2에 의해 비트라인 BL 또는 비트라인바 BLB 중 한 개만 MRAM 셀에 연결되고, 나머지 한 개는 기준 비트라인으로 사용된다.
또한, 비트라인 BL 및 비트라인바 BLB에는 다중 데이터 검출회로(300)가 공통으로 연결되어 MRAM 셀(8-1~8-n, 8A-1~8A-n)로부터 전달되는 전류를 전압으로 변환한 후에 MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.
이러한 다중 데이터 검출회로(300)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.
한편, 도 21은 2NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이러한 자기 저항 램은 복수개의 워드라인 WL1~WLn과, 비트라인 BL 및 비트라인바 BLB과, 비트라인 BL 및 비트라인바 BLB에 공통 연결된 다중 데이터 검출회로(500)와, 낸드 형태로 직렬 접속되는 n개의 MRAM 셀들(9-1~9-n, 9B-1~9B-n)을 구비하는데, MRAM 셀들(9-1)과 비트라인 BL 사이에는 스위칭 트랜지스터 N3이 접속되고, MRAM 셀들(9B-1)과 비트라인바 BLB 사이에는 스위칭 트랜지스터 N4가 연결되어 있다.
여기서, MRAM 셀들(9-1, 9B-1)의 드레인 단자는 각각 스위칭 트랜지스터 N3, N4에 연결되고, MRAM 셀들((9-n, 9B-n)의 소오스 단자는 각각 셀 플레이트 CP에 연결되며, MRAM 셀들(9-1~9-n, 9B-1~9B-n)의 게이트 단자는 각각 같은 워드라인 WL1~WLn을 공유한다. 즉, 워드라인 WL1과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(9-1, 9B-1)이 연결되고, 워드라인 WL2와 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(9-2, 9B-2)이 연결되며, 워드라인 WLn과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(9-n, 9B-n)이 연결된다.
스위칭 트랜지스터 N3, N4는 각각의 게이트 단자를 통하여 스위칭 제어신호 CSW3를 입력받고, 각각의 드레인 단자가 비트라인 BL 및 비트라인바 BLB에 연결되며, 각각의 소오스 단자가 MRAM 셀들(9-1, 9B-1)의 드레인 단자에 연결된다. 이러한 스위칭 트랜지스터 N3, N4는 스위칭 제어신호 CSW3에 의해 동시에 턴-온/오프되어 MRAM 셀(9-1, 9B-1)에 각각 반대의 데이터를 저장한다.
각 비트라인 BL1~BLn에는 다중 데이터 검출회로(500)가 독립적으로 연결되어 MRAM 셀들(9-1~9-n, 9B-1~9B-n)로부터 전달되는 전류를 전압으로 변환한 후에 MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.
이러한 다중 데이터 검출회로(300)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.
한편, 도 22는 스위칭 제어 NAND-MRAM 셀 어레이를 갖는 자기 저항 램을 나타낸 것으로서, 이러한 자기 저항 램은 복수의 워드라인 WL1~WLn와, 비트라인 BL 및 비트라인바 BLB와, 비트라인 BL 및 비트라인바 BLB에 공통 연결된 제1 내지 제n 다중 데이터 검출회로(600)와, 낸드 형태로 직렬 연결된 n개의 MRAM 셀들(10-1~10-n, 10B-1~10B-n)을 구비하는데, MRAM 셀들(10-1)과 비트라인 BL 사이에는 스위칭 트랜지스터 N5가 접속되고, MRAM 셀들(10B-1)과 비트라인바 BLB 사이에는 스위칭 트랜지스터 N6이 연결되어 있다.
여기서, MRAM 셀들(10-1, 10B-1)의 드레인 단자는 각각 스위칭 트랜지스터 N3, N4에 연결되고, MRAM 셀들(10-n, 10B-n)의 소오스 단자는 각각 셀 플레이트 CP에 연결되며, MRAM 셀들(10-1~10-n, 10B-1~10B-n)의 게이트 단자는 각각 같은 워드라인 WL1~WLn을 공유한다. 즉, 워드라인 WL1과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(10-1, 10B-1)이 연결되고, 워드라인 WL2와 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(10-2, 10B-2)이 연결되며, 워드라인 WLn과 비트라인 BL 및 비트라인바 BLB에는 MRAM 셀들(10-n, 10B-n)이 연결된다.
스위칭 트랜지스터 N5, N6은 각각의 게이트 단자를 통하여 스위칭 제어신호 CSW1을 입력받고, 각각의 드레인 단자가 비트라인 BL 및 비트라인바 BLB와 연결되며, 각각의 소오스 단자가 MRAM 셀들(10-1, 10B-1)의 드레인 단자와 연결된다. 이들 스위칭 트랜지스터 N3, N4는 스위칭 제어신호 CSW3에 의해 동시에 턴-온/오프되어 MRAM 셀들(10-1, 10B-1)에 각각 반대의 데이터를 저장하게 된다.
각 비트라인 BL1~BLn에는 다중 데이터 검출회로(600)가 독립적으로 연결되어 MRAM 셀들(10-1~10-n, 10B-1~10B-n)로부터 전달되는 전류를 전압으로 변환한 후에 MTJ의 자화방향의 차이에 따른 다중 데이터의 레벨을 검출한다.
이러한 다중 데이터 검출회로(600)는 도 9의 다중 데이터 검출회로(100) 및 도 15의 다중 데이터 검출회로(200)와 동일하다.
이상에서 설명한 바와 같이, 본 발명에 따른 자기 저항 램은 MRAM 셀 내의 MTJ의 자화 방향에 따른 다중 데이터를 기억함으로써, 셀의 사이즈를 줄일 수 있다.
또한, MTJ의 자화 방향에 따른 다중 데이터를 기억할 수 있는 MRAM 셀을 구현함으로써 공정 어려움을 극복할 수 있고 센싱 마진을 개선할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 MRAM에 관한 셀 어레이를 나타낸 도면.
도 2a 및 2b는 일반적인 MTJ의 단면도.
도 3은 본 발명에 따른 MRAM 셀 어레이 및 4개의 다중 데이터 레벨을 검출하는 다중 데이터 검출회로를 나타낸 도면.
도 4는 도 3에 나타낸 다중 데이터 검출회로의 4개의 다중 데이터와 기준전압을 나타낸 그래프.
도 5는 도 4의 그래프에서의 4개의 다중 데이터를 나타낸 테이블.
도 6은 도 5의 테이블 값을 만들기 위한 데이터 인코더의 회로도.
도 7a 및 도 7b는 본 발명에 따른 MRAM 셀의 단면도.
도 8은 본 발명에 따른 MRAM 셀의 심볼을 나타낸 단면도.
도 9는 본 발명에 따른 또 다른 MRAM 셀의 단면도.
도 10a 내지 도 10d는 본 발명에 따른 MRAM 셀의 MTJ의 자화방향의 차이를 나타낸 도면.
도 11a 내지 도 11c는 본 발명에 따른 MRAM 셀의 동작 영역을 나타낸 단면도.
도 12는 본 발명에 따른 MRAM 셀의 동작 영역을 나타낸 그래프.
도 13은 본 발명에 따른 4개의 다중 데이터 레벨을 검출할 수 있는 MRAM 셀 어레이의 판독동작의 타이밍도.
도 14는 본 발명에 따른 4개의 다중 데이터 레벨을 검출할 수 있는 MRAM 셀 어레이의 기록동작의 타이밍도.
도 15는 본 발명에 따른 MRAM 셀 어레이 및 8개의 다중 데이터 레벨을 검출하는 다중 데이터 검출회로를 나타낸 도면.
도 16은 도 15에 나타낸 다중 데이터 검출회로에서의 8개의 다중 데이터와 기준전압을 나타낸 그래프.
도 17은 도 16의 8개의 다중 데이터를 나타낸 테이블.
도 18은 도 17의 테이블 값을 만들기 위한 데이터 인코더의 회로도.
도 19는 본 발명에 따른 NAND-MRAM 셀 어레이와 다중 데이터 검출회로를 나타낸 도면,
도 20은 본 발명에 따른 NAND-MRAM 폴디드 비트라인 셀 어레이와 다중 데이터 검출회로를 나타낸 도면.
도 21은 본 발명에 따른 2NAND-MRAM 셀 어레이와 다중 데이터 검출회로를 나타낸 도면.
도 22는 본 발명에 따른 스위칭 제어 NAND-MRAM 셀 어레이와 다중 데이터 검출회로를 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체 기판 12 : 소오스 영역
14 : 드레인 영역 16: 절연층
18: 고정 강자성층 20: 터널 산화막
22: 가변 강자성층 24 : MTJ
26 : 게이트 메탈 전극

Claims (35)

  1. 비트라인에 연결되는 복수개의 MRAM 셀; 및
    상기 비트라인에 연결되고, 상기 복수개의 MRAM셀에 흐르는 전류를 전압으로 변환하여 상기 전류의 크기에 따라 서로 다른 레벨을 갖는 복수개의 전압신호를 출력하여 상기 복수개의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 하는 자기 저항 램.
  2. 제 1 항에 있어서, 상기 다중 데이터 검출회로는,
    상기 복수개의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자기방향의 차이에 의한 다중 데이터를 생성하는 전류-전압 변환부;
    상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 복수의 데이터를 생성하고 증폭하는 센스앰프 어레이 및
    상기 센스앰프 어레이로부터 생성된 상기 복수의 데이터를 인코딩하여 소정 개수의 데이터를 생성하는 데이터 인코더를 구비한 것을 특징으로 하는 자기 저항 램.
  3. 제 2 항에 있어서, 상기 전류-전압 변환부는,
    상기 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터를 생성하는 전류-전압 변환수단을 구비함을 특징으로 하는 자기 저항 램.
  4. 제 2 항에 있어서, 상기 센스앰프 어레이는,
    상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 3비트 데이터를 생성하고 증폭하는 복수개의 센스앰프를 구비함을 특징으로 하는 자기 저항 램.
  5. 제 4 항에 있어서, 상기 데이터 인코더는,
    상기 3비트 데이터를 인코딩하여 최종 2비트의 데이터로 만드는 인코딩수단을 구비함을 특징으로 하는 자기 저항 램.
  6. 제 4 항에 있어서, 상기 데이터 인코더는,
    상기 3비트 데이터 중 제1 및 제2 데이터를 논리 조합하여 상기 최종 2비트 데이터 중 하나를 생성하는 논리소자; 및
    상기 3비트 데이터를 논리 조합해서 상기 최종 2비트 데이터 중 다른 하나를 생성하는 논리회로로 구성된 것을 특징으로 하는 자기 저항 램
  7. 제 2 항에 있어서, 상기 전류-전압 변환부는,
    상기 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 8개의 다중 데이터를 생성하는 전류-전압 변환수단을 구비함을 특징으로 하는 자기 저항 램.
  8. 제 2 항에 있어서, 상기 센스앰프 어레이는,
    상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 7비트 데이터를 생성하고 증폭하는 복수개의 센스앰프를 구비함을 특징으로 하는 자기 저항 램.
  9. 제 8 항에 있어서, 상기 데이터 인코더는,
    상기 7비트 데이터를 인코딩하여 제 1비트 데이터를 출력하는 제 1 논리회로;
    상기 7비트 데이터를 인코딩하여 제 2비트 데이터를 출력하는 제 2 논리회로; 및
    상기 7비트 데이터를 인코딩하여 제 3비트 데이터를 출력하는 제 3 논리회로를구비함을 특징으로 하는 자기 저항 램.
  10. 반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역;
    반도체 기판의 채널영역에 적층되는 절연층;
    상기 절연층의 상부에 적층되는 게이트 메탈 전극; 및
    상기 절연층과 상기 게이트 메탈 전극 사이에 형성된 MTJ로 이루어진 MRAM 셀을 구비하고,
    상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 반복해서 교대로 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 하는 자기 저항 램.
  11. 제 10 항에 있어서, 상기 MRAM 셀은,
    상기 메탈전극에서 상기 MTJ를 통하여 흐르는 제1 전류가 상기 메탈 전극에 인가되는 워드라인의 전압 크기에 따라 제어되고, 상기 소오스 영역 및 상기 드레인 영역간에 흐르는 제 2 전류가 상기 메탈 전극에 인가되는 워드라인의 전압 크기에 따라 제어되는 것을 특징으로 하는 자기 저항 램.
  12. 제 10 항에 있어서, 상기 MRAM 셀은
    상기 메탈전극에서 상기 MTJ를 통하여 흐르는 제 1 전류가 상기 메탈 전극에 인가되는 워드라인의 전압, 상기 MRAM 셀의 문턱전압, 및 상기 터널 산화막의 터널링 전압의 크기에 따라 제어되는 것을 특징으로 하는 자기 저항 램
  13. 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호에 의해 제어되는 복수의 MRAM 셀; 및
    상기 비트라인에 접속되고, 상기 복수의 MRAM 셀로부터 전달되는 전류를 전압으로 변환하여, 상기 전류의 크기에 따라 서로 다른 레벨을 갖는 복수개의 전압신호를 출력하여 상기 복수의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 하는 자기 저항 램.
  14. 제 13 항에 있어서,
    상기 복수의 MRAM 셀 중 하나의 MRAM 셀의 한쪽 드레인 단자가 상기 비트라인에 연결되고 한쪽 소오스 단자가 상기 셀 플레이트에 연결되며, 상기 복수의 MRAM 셀의 각각의 게이트 단자가 상기 복수개의 워드라인에 연결되는 것을 특징으로 하는 자기 저항 램.
  15. 제 13 항에 있어서, 상기 복수의 MRAM 셀의 각각은
    반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역;
    반도체 기판의 채널영역에 적층되는 절연층;
    상기 절연층의 상부에 적층되는 게이트 메탈 전극; 및
    상기 절연층과 상기 게이트 메탈 전극 사이에 형성된 MTJ을 구비하고,
    상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 반복해서 교대로 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 하는 자기 저항 램.
  16. 제 13 항에 있어서, 상기 다중 데이터 검출회로는,
    상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 다중 데이터를 생성하는 전류-전압 변환부;
    상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 복수의 데이터를 생성하고 증폭하는 센스앰프 어레이; 및
    상기 센스앰프 어레이로부터 생성된 상기 복수의 데이터를 인코딩하여 소정 개수의 데이터를 생성하는 데이터 인코더를 구비한 것을 특징으로 하는 자기 저항 램.
  17. 제 16 항에 있어서, 상기 전류-전압 변환부는,
    상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 4개의 다중 데이터를 생성하는 전류-전압 변환수단을 구비함을 특징으로 하는 자기 저항 램.
  18. 제 16 항에 있어서, 상기 센스앰프 어레이는,
    상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 3비트 데이터를 생성하고 증폭하는 복수개의 센스앰프를 구비함을 특징으로 하는 자기 저항 램.
  19. 제 18 항에 있어서, 상기 데이터 인코더는,
    상기 3비트 데이터를 인코딩하여 최종 2비트의 데이터로 만드는 인코딩 수단을 구비함을 특징으로 하는 자기 저항 램.
  20. 제 18 항에 있어서, 상기 데이터 인코더는,
    상기 3비트 데이터 중 제1 및 제2 데이터를 논리 조합하여 상기 최종 2비트 데이터 중 하나를 생성하는 논리소자; 및
    상기 3비트 데이터를 논리 조합해서 상기 최종 2비트 데이터 중 다른 하나를 생성하는 논리회로로 구성된 것을 특징으로 하는 자기 저항 램
  21. 제 16 항에 있어서, 상기 전류-전압 변환부는,
    상기 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자화방향의 차이에 의한 8개의 다중 데이터를 생성하는 전류-전압 변환수단을 구비함을 특징으로 하는 자기 저항 램.
  22. 제 16 항에 있어서, 상기 센스앰프 어레이는,
    상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 7비트 데이터를 생성하고 증폭하는 복수개의 센스앰프를 구비함을 특징으로 하는 자기 저항 램.
  23. 제 22 항에 있어서, 상기 데이터 인코더는,
    상기 7비트 데이터를 인코딩하여 제 1비트 데이터를 출력하는 제 1 논리회로;
    상기 7비트 데이터를 인코딩하여 제 2비트 데이터를 출력하는 제 2 논리회로; 및
    상기 7비트 데이터를 인코딩하여 제 3비트 데이터를 출력하는 제 3 논리회로를구비함을 특징으로 하는 자기 저항 램.
  24. 비트라인과 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제1 복수의 MRAM 셀 그룹;
    비트라인바와 셀 플레이트 사이에 NAND 형태로 직렬 접속되고 각각의 게이트 단자로 복수의 워드라인의 신호를 인가받는 제2 복수의 MRAM 셀 그룹;
    상기 비트라인과 상기 비트라인바에 공통 접속되고, 상기 제1 및 제2 복수의 MRAM 셀 그룹에 흐르는 전류를 전압으로 변환하여 상기 전류의 크기에 따른 전압신호를 출력하여 상기 제1 및 제2 복수의 MRAM 셀 내의 MTJ의 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 하는 자기 저항 램.
  25. 제 24 항에 있어서,
    상기 제1 및 제2 복수의 MRAM 셀 그룹중 드레인 단자가 상기 비트라인과 상기 비트라인바에 각각 연결된 MRAM 셀에는 제1 및 제2 스위칭 제어신호에 의해 선택적으로 턴-온/오프되어 상기 제1 및 제2 복수의 MRAM 셀 그룹의 구동을 제어하는 제1 및 제2 스위칭 소자가 연결되는 것을 특징으로 하는 자기 저항 램.
  26. 제 24 항에 있어서,
    상기 제1 및 제2 복수의 MRAM 셀 그룹중 드레인 단자가 상기 비트라인과 상기 비트라인바에 각각 연결된 MRAM 셀에는 하나의 스위칭 제어신호에 의해 턴-온/오프되어, 상기 제1 및 제2 복수의 MRAM 셀 그룹의 구동을 제어하는 제1 및 제2 스위칭 소자가 연결되는 것을 특징으로 하는 자기 저항 램.
  27. 제 24 항에 있어서, 상기 제1 및 제2 복수의 MRAM 셀의 각각은,
    반도체 기판의 활성영역에 구비된 소오스 영역 및 드레인 영역;
    반도체 기판의 채널영역에 적층되는 절연층;
    상기 절연층의 상부에 적층되는 게이트 메탈 전극; 및
    상기 절연층과 상기 게이트 메탈 전극 사이에 형성된 MTJ을 구비하고
    상기 MTJ은 상기 절연층 위에 형성되는 고정 강자성층과, 상기 고정 강자성층 위에 반복해서 교대로 적층되는 복수의 터널 산화막 및 복수의 가변 강자성층으로 구성되는 것을 특징으로 하는 자기 저항 램.
  28. 제 24 항에 있어서, 상기 다중 데이터 검출회로는,
    상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자지방향의 차이에 의한 다중 데이터를 생성하는 전류-전압 변환부;
    상기 전류-전압 변환부로부터 생성된 상기 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 복수의 데이터를 생성하고 증폭하는 센스앰프 어레이; 및
    상기 센스앰프 어레이로부터 생성된 상기 복수의 데이터를 인코딩하여 소정 개수의 데이터를 생성하는 데이터 인코더를 구비한 것을 특징으로 하는 자기 저항 램.
  29. 제 28 항에 있어서, 상기 전류-전압 변환부는,
    상기 복수의 MRAM 셀에 흐른 전류를 전압으로 변환한 후에 상기 MTJ의 자기방향의 차이에 의한 4개의 다중 데이터를 생성하는 전류-전압 변환수단을 구비함을 특징으로 하는 자기 저항 램.
  30. 제 28 항에 있어서, 상기 센스앰프 어레이는,
    상기 전류-전압 변환부로부터 출력된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 3비트 데이터를 생성하고 증폭하는 복수개의 센스앰프를 구비함을 특징으로 하는 자기 저항 램.
  31. 제 30 항에 있어서, 상기 데이터 인코더는,
    상기 3비트 데이터를 인코딩하여 최종 2비트의 데이터로 만드는 인코딩 수단을 구비함을 특징으로 하는 자기 저항 램.
  32. 제 30에 있어서, 상기 데이터 인코더는,
    상기 3비트 데이터 중 제1 및 제2 데이터를 논리 조합하여 상기 최종 2비트 데이터 중 하나를 생성하는 논리소자; 및
    상기 3비트 데이터를 논리 조합해서 상기 최종 2비트 데이터 중 다른 하나를 생성하는 논리회로로 구성된 것을 특징으로 하는 자기 저항 램
  33. 제 28 항에 있어서, 상기 전류-전압 변환부는,
    상기 복수의 MRAM 셀에 흐르는 전류를 전압으로 변환한 후에 상기 MTJ의 자기방향의 차이에 의한 8개의 다중 데이터를 생성하는 전류-전압 변환수단을 구비함을 특징으로 하는 자기 저항 램.
  34. 제 28 항에 있어서, 상기 센스앰프 어레이는,
    상기 전류-전압 변환부로부터 출력된 상기 다중 데이터와 상기 서로 다른 값을 갖는 기준전압을 이용해서 7비트 데이터를 생성하고 증폭하는 복수개의 센스앰프를 구비함을 특징으로 하는 자기 저항 램.
  35. 제 34 항에 있어서, 상기 데이터 인코더는,
    상기 7비트 데이터를 인코딩하여 최종 3비트 중 제 1 데이터를 출력하는 제1 논리회로;
    상기 7비트 데이터를 인코딩하여 최종 3비트 중 제 2 데이터를 출력하는 제2 논리회로; 및
    상기 7비트 데이터를 인코딩하여 최종 3비트 중 제 3 데이터를 출력하는 제3 논리회로를 구비함을 특징으로 하는 자기 저항 램.
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