JP4407828B2 - データの読み出し方法が改善された磁気ランダムアクセスメモリ - Google Patents

Description

本発明は、磁気ランダムアクセスメモリに関し、特に、データの読み出し方法を改善した磁気ランダムアクセスメモリに関する。

磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）は、高速な書き込み動作と読み出し動作が可能であり、大きな書き換え回数を有する不揮発メモリとして注目されている。
ＭＲＡＭのメモリセルは、磁性層（ピン層）と磁性層（フリー層）と絶縁層とを含む磁気抵抗素子（以下、Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ：ＴＭＲと称す）を記憶素子として備えている。ただし、ピン層は、固定された自発磁化を有している。フリー層は、反転可能な自発磁化を有している。そして、その自発磁化の向きが、ピン層の自発磁化の向きと平行、又は、反平行に向くように形成されている。絶縁層は、上記２つの磁性層に挟まれている。
メモリセルは、ピン層の自発磁化の方向に対するフリー層の自発磁化の方向により、１ビットの情報を記憶する。例えば、フリー層の自発磁化とピン層の自発磁化の向きが同じである平行状態（第１状態）と、フリー層の自発磁化とピン層の自発磁化の向きが反対である反平行状態（第２状態）の２つの状態を取り得る。ここで、平行状態及び反平行状態のいずれか一方を“０”に、他方を“１”に対応付けることにより、１ビットの情報を記憶する。
フリー層及びピン層の自発磁化の方向は、メモリセルの抵抗に影響を及ぼす。ここで、フリー層とピン層の自発磁化が平行状態である場合のＴＭＲの抵抗をＲ_０とする。その場合、反平行状態である場合、ＴＭＲの抵抗は、Ｒ_０＋ΔＲとなる。ただし、ΔＲ／Ｒ_０（％）の値は、一般にＭＲ比と呼ばれている。ＭＲ比の値は、通常１０〜５０％である。即ち、メモリセルに記憶されている情報は、フリー層及びピン層の自発磁化の方向に対応したＴＭＲの抵抗値を検知することにより判別できる。ＴＭＲの抵抗値を検知するには、以下のような方法で行う。例えば、所定の電圧をＴＭＲの両端に印加し、そのＴＭＲに流れる電流（センス電流）を検出する。又は、所定の電流をＴＭＲに流し、そのＴＭＲの両端に現れる電圧（センス電圧）を検出する。
図１は、典型的なＭＲＡＭの構成を示す図である。
図１に示すように、メモリセル１０３は、ＴＭＲ１０９とアクセス用のトランジスタ１１０が直列に接続されている。ＴＭＲ１０９の一方の端子はビット線１０５ａに、トランジスタ１１０のソース端子はグランド１１１に接続されている。このメモリセル１０３がマトリックス状に多数配置されている。同様に、参照用メモリセル１０４は、参照用ＴＭＲ１０８とアクセス用のトランジスタ１１２が直列に接続されている。参照用ＴＭＲ１０８の一方の端子は参照用ビット線１０５ｂに、トランジスタ１１２のソース端子はグランド１１３に接続されている。この参照用メモリセル１０４が参照用ビット線１０５ｂに沿って複数配置されている。そして、マトリックス状に配置されたメモリセル１０３と、参照用ビット線１０５ｂに沿って配置された参照用メモリセル１０４とで、メモリセルアレイ１２０を形成している。
ここで、選択されたメモリセル１０３のトランジスタ１１０は、ＯＮ状態となる。そして、Ｙセレクタ１０２により選択されたビット線１０５ａは、読み出し回路１０１と接続される。一方、選択された参照用メモリセル１０４のトランジスタ１１２は、ＯＮ状態となる。そして、Ｙセレクタ１０２により選択された参照用ビット線１０５ｂは、読み出し回路１０１と接続される。読み出し回路１０１は、選択されたビット線１０５ａからの信号と、選択された参照用ビット線１０５ｂからの信号とを比較して、読み出しを行う。
以下、メモリセルに記憶された情報を読み出す方法を、従来技術（米国特許第６，３９２，９２３号明細書）を用いて詳細に説明する。ここで、ＴＭＲが平行状態である場合を“０”（ＴＭＲ抵抗値はＲ_０）、反平行状態である場合を“１”（ＴＭＲ抵抗値はＲ_１＝Ｒ_０＋ΔＲ）と定義する。
図２は、従来技術における参照用メモリセル及びその周辺の構成を示す図である。メモリセル１０３に記憶された情報を読み出すには、先に述べたセンス電流或いはセンス電圧を読み出し回路により検出することで行われる。それに加えて、上記センス電流或いはセンス電圧が“０”状態の場合か、“１”状態の場合かを判別する参照電流或いは参照電圧が必要となる。図２に示す参照用メモリセル１０４ａでは、上記参照信号を生成するために、“０”を記憶した状態のＴＭＲと“１”を記憶した状態のＴＭＲをそれぞれ２つずつ直並列に接続している。この時、参照セルの抵抗値Ｒｒｅｆは、
Ｒｒｅｆ＝（Ｒ_０＋Ｒ_１）／２ （２）
となる。この参照用メモリセル１０４ａは、その抵抗値が、理論的にはＲ_０とＲ_１との中間になる。すなわち、メモリセル１０３に記憶されている情報を判別するのに適した参照信号を生成することが可能である。
図３は、ＴＭＲの両端にかかる電圧（両端電圧）とＭＲ比との関係を示すグラフである。縦軸はＭＲ比（％）、横軸はＴＭＲ両端電圧（Ｖ）である。この図のようなＴＭＲ素子特有のバイアス依存性の影響により、ＴＭＲにおけるＭＲ比は、ＴＭＲ両端電圧の大きさに伴って変化する。
図３を考慮すると、特許文献１の方法では、実際の参照信号は“１”のセンス信号に近い値になってしまう。図３に示すように、ＴＭＲ素子のＭＲ比は、その両端電圧が大きくなるほど低下する性質を有している。米国特許第６，３９２，９２３号（図２）の参照用メモリセル１０４ａにおける各ＴＭＲの両端に印加される電圧は、メモリセル１０３のＴＭＲの両端に印加される電圧の約１／２である。従って、メモリセル１０３のＴＭＲのＭＲ比と比較して、参照用メモリセル１０４ａのＴＭＲのＭＲ比が大きくなる。それいにより、参照信号は“０”と“１”のセンス信号の中間値よりも、“１”のセンス信号方向にずれてしまう。このずれは、ＴＭＲ抵抗値にばらつきが存在する場合、読み出しの信頼性を大きく損ねる可能性がある。その場合、特許文献１による方法において、読み出しの信頼性を向上するには、メモリセル１０３と参照用メモリセル１０４ａに用いられるＴＭＲの両端に均等に電圧を分配するように制御する必要がある。
米国特許第６，３９２，９２３号による方法では、参照用メモリセル１０４ａに４つのＴＭＲ素子が必要である。メモリセルアレイ１２０内に参照用メモリセルカラムを配置してＴＭＲの抵抗ばらつきを補償する場合には、参照用メモリセル１０４ａの面積の占める割合が大きくなる。また、製造時の欠陥等で生じるショートしたＴＭＲが参照用メモリセル１０４ａに含まれると、リードワード線１０７上のメモリセル１０３を読み出すことが不可能になるワード線不良を引き起こす。参照用メモリセル１０４ａに４つのＴＭＲを有することは、このワード線不良の確立を増加させる原因となる。さらに、ＴＭＲ素子の抵抗値及びＭＲ比は、温度上昇に伴って低下してしまう。
ＭＲＡＭのメモリセルに記憶されている情報を高い信頼性で判別可能な技術が望まれている。チップ面積の増加を抑制しつつ、ＭＲＡＭのメモリセルに記憶されている情報を高い信頼性で判別可能な読み出し回路の技術が望まれている。ＴＭＲ素子の抵抗値及びＭＲ比に依存することなく、ＭＲＡＭのメモリセルに記憶されている情報を高い信頼性で判別可能な読み出し回路の技術が望まれている。ＭＲＡＭのメモリセルにおける参照信号が、ＴＭＲ素子の抵抗値及びＭＲ比に依存することなく“０”と“１”のセンス信号の中間値となる技術が望まれている。
関連する技術として、特開２００２−２２２５８９号公報に、半導体装置の技術が開示されている。この半導体装置は、複数の第１メモリセルと、複数の第１ダミーセルと、複数の第２ダミーセルとを具備する。複数の第１メモリセルは、複数のワード線と複数の第１データ線の交点に設けられ、第１情報又は第２情報の何れかを記憶する。複数の第１ダミーセルは、前記複数のワード線と第１ダミーデータ線の交点に設けられ、前記第１情報を記憶する。複数の第２ダミーセル前記複数のワード線と第２ダミーデータ線の交点に設けられ、前記第２情報を記憶する。更に、第１マルチプレクサと、第２マルチプレクサと、読み出し回路と、第１共通データ線と、第２共通データ線とを更に具備してもよい。ここで、第１マルチプレクサは、前記複数の第１データ線に接続される。第２マルチプレクサは、前記第１及び第２ダミーデータ線に接続される。読み出し回路は、前記第１及び第２マルチプレクサに接続される。第１共通データ線は、前記読み出し回路と前記第１マルチプレクサとを結合する。第２共通データ線は、前記読み出し回路と前記第２マルチプレクサとを結合する。前記読み出し回路は、第１カレントミラー回路と、第２カレントミラー回路と、第１センスデータ線と、第２センスデータ線と、センスアンプとを含む。ただし、第１カレントミラー回路は、前記第１共通データ線に接続される。第２カレントミラー回路は、前記第２共通データ線に接続される。第１センスデータ線は、前記第１カレントミラー回路に接続される。第２センスデータ線は、前記第２カレントミラー回路に接続される。センスアンプは、前記第１及び前記第２センスデータ線に接続される。
また、特表２００２−５４１６０８号公報（国際出願番号ＰＣＴ／ＤＥ００／００７７８）に、磁気抵抗メモリにおけるセル抵抗の評価装置の技術が開示されている。この磁気抵抗メモリにおけるセル抵抗の評価装置は、それぞれのセル抵抗（Ｒ）の第１の端子がスイッチ（ＵＳ）を介してワード線電圧（ＶＷＬ）に接続されている。また、それぞれのセル抵抗の第２の端子が別のスイッチ（Ｓ）を介して線路ノード（Ｌ）に接続されている。前記線路ノード（Ｌ）は参照抵抗（ＲＲＥＦ）を介して参照電圧源（ＶＲＥＦ）に接続されている。該参照電圧源は線路ノードから流れるそれぞれのセル電流（Ｉ）を平均電流（Ｉ−）だけ減少させる。増幅器（ＯＰ１、ＲＧ）が、それぞれのセル電流と平均電流の差異を、評価信号としての電圧（ＶＯＵＴ）に変換する。前記参照抵抗（ＲＲＥＦ）は、異なる情報内容を有するセルのセル抵抗の相互接続から形成されていてもよい。前記参照抵抗は、異なる情報内容を有するセルの２つのセル抵抗の個々の直列接続か、またはそのような直列接続の並列接続を有していてもよい。
また、特表２００２−５３３８６３号公報（国際出願番号ＰＣＴ／ＵＳ９９／２９３１０）に、参照メモリ・アレイを有する磁気ランダム・アクセス・メモリの技術が開示されている。この磁気ランダム・アクセス・メモリは、第１導電線と、磁気メモリ・セル、第２導電線と、参照磁気メモリ・セル、抵抗性要素から構成される。磁気メモリ・セルは、前記第１導電線と直列に結合されている。格納された磁気ベクトルの方向により最小磁気抵抗と最大磁気抵抗の間で切り替わる磁気抵抗を有する。前記参照磁気メモリ・セルは、前記第２導電線と直列に結合されている。予め決められた磁気抵抗を有する。前記抵抗性要素は、前記参照磁気メモリ・セルと直列に結合されている。前記参照磁気メモリ・セルと前記抵抗性要素との両端の全抵抗が、前記最小磁気抵抗と前記最大磁気抵抗との間で設定されている。前記全抵抗は、前記最小磁気抵抗と前記最大磁気抵抗との間の中間点抵抗であるように、前記抵抗性要素が設定されていても良い。
更に、特開２００２−３６７３６４号公報に、磁気メモリ装置の技術が開示されている。この磁気メモリ装置は、メモリセルと、ワード線と、ビット線と、参照ビット線と、増幅器とを備える。メモリセルは、強磁性トンネル効果を示す１つの記憶素子と、前記記憶素子に接続される１つのトランジスタとからなる。ワード線は、前記トランジスタの制御端子に接続されている。ビット線は、前記トランジスタを介して前記記憶素子の一方端に接続されている。参照ビット線は、複数の前記ビット線に対して共通に設けられている。増幅器は、前記ビット線と前記参照ビット線とに接続されている。そして、データの読み出し時に、前記ビット線と前記参照ビット線との間に生じた電位差を前記増幅器を用いて読み出す。前記参照ビット線は、前記ワード線毎に設けられた参照メモリセルを含み、前記参照メモリセルは、１つの第１抵抗素子と前記第１抵抗素子に接続される１つのトランジスタとを含んでいても良い。前記参照メモリセルの第１抵抗素子は、前記記憶素子の磁化の向きが平行の時の抵抗値と反平行の時の抵抗値との中間の抵抗値を有していてもよい。
更に、特開２００２−１９６５７５号公報に、磁気ランダムアクセスメモリの技術が開示されている。この磁気ランダムアクセスメモリは、クロスポイントセルアレイと、第１方向に延設されている複数のワード線と、その第１方向と異なる第２方向に延設されている複数のビット線と、その第２方向に延設されているダミービット線と、その複数のワード線のうちから選択ワード線を選択する第１セレクタと、その複数のビット線のうちから選択ビット線を選択する第２セレクタと、読み出し回路とを備える。複数のワード線は、第１方向に延設されている。複数のビット線は、その第１方向と異なる第２方向に延設されている。ダミービット線は、その第２方向に延設されている。第１セレクタは、その複数のワード線のうちから選択ワード線を選択する。第２セレクタは、その複数のビット線のうちから選択ビット線を選択する。そのクロスポイントセルアレイは、複数のセルを含んで構成されている。複数のセルは、反転可能な自発磁化を有し、且つその自発磁化の方向に応じて抵抗が異なる磁気抵抗素子を含む。その複数のセルは、その自発磁化の方向に応じてデータを記憶する複数のメモリセルと、複数のダミーセルとを備える。その複数のメモリセルのそれぞれは、その複数のワード線のうちの一のワード線と、その複数のビット線のうちの一のビット線との間に介設されている。そのダミーセルのそれぞれは，その複数のワード線のうちの一のワード線と、そのダミービット線との間に介設されている。その読み出し回路は、オフセット除去回路と、データ判別回路とを含む。オフセット除去回路は、その選択ワード線とその選択ビット線との間に電圧が印加されることによってその選択ビット線に流れる検知電流と、その選択ワード線とそのダミービット線との間に電圧が印加されることによってそのダミービット線に流れるオフセット成分電流との差に対応する電流差信号を生成する。データ判別回路は、その電流差信号に基づいて、その選択ワード線とその選択ビット線との間に介設された選択セルに記憶されている記憶データを判別する。

従って、本発明の目的は、ＭＲＡＭのメモリセルに記憶されているデータを高い信頼性で判別可能な磁気ランダムアクセスメモリを提供することにある。
また、本発明の他の目的は、チップ面積の増加を抑制しつつ、ＭＲＡＭのメモリセルに記憶されている情報を高い信頼性で判別する読み出しを行う磁気ランダムアクセスメモリを提供することにある。
本発明の更に他の目的は、ＴＭＲ素子の抵抗値及びＭＲ比に依存することなく、ＭＲＡＭのメモリセルに記憶されている情報を高い信頼性で判別する読み出しを行う磁気ランダムアクセスメモリを提供することにある。
本発明の別の目的は、ＭＲＡＭのメモリセルにおける参照信号が、ＴＭＲ素子の抵抗値及びＭＲ比に依存することなく“０”と“１”のセンス信号の中間値となる磁気ランダムアクセスメモリを提供することにある。
本発明の更に別の目的は、参照セル及びその他の回路で用いられるＴＭＲ素子の両端に印加される電圧が、メモリセルに用いられるＴＭＲ素子の両端に印加される電圧と実質的に等しくし、ＴＭＲ素子特有のバイアス依存性によって読み出しの信頼性が低下するのを防ぐことが可能な磁気ランダムアクセスメモリを提供することにある。
従って、上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、複数のビット線と参照ビット線と複数のメモリセルと複数の参照セルと読み出し部とを具備する。
ただし、複数のビット線は、第１方向に延伸する。参照ビット線は、第１方向に延伸する。複数のメモリセルは、複数のビット線の各々に沿って設けられている。複数の参照セルは、参照ビット線に沿って設けられている。複数のメモリセルの各々は、第１磁気抵抗素子を備える。第１磁気抵抗素子は、記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、読み出し動作時にビット線に接続されている。複数の参照セルの各々は、参照用磁気抵抗素子を備える。参照用磁気抵抗素子は、記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、読み出し動作時に参照ビット線に接続されている。読み出し部は、第１抵抗部と、第２抵抗部と、比較部とを備える。第１抵抗部は、読み出し動作時に選択ビット線に接続されている一方の端子としての第９端子と、第１電源に接続された他方の端子としての第１０端子とを含み、第１抵抗値を有する。第２抵抗部は、読み出し動作時に参照ビット線に接続されている一方の端子としての第１１端子と、第１電源に接続された他方の端子としての第１２端子とを含み、第１抵抗値と異なる第２抵抗値を有する。比較部は、第９端子の電位としてのセンス電位と、第１１端子の電位としての参照電位とを比較する。
上記の磁気ランダムアクセスメモリにおいて、選択セルに記憶されているデータの読み出しのとき、読み出し部は、まず、第１電源の電位を、選択セルの第１磁気抵抗素子と第１抵抗部とで分圧してセンス電位とする。一方、第１電源の電位を、選択参照セルの参照用磁気抵抗素子と第２抵抗部とで分圧して参照電位とする。そして、センス電位と参照電位との比較結果を出力する。ここで、選択セルは複数のメモリセルから選択され、選択参照セルは複数の参照セルから選択される。
上記の磁気ランダムアクセスメモリにおいて、第１抵抗部は、磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、直列に接続された第２磁気抵抗素子及び第３磁気抵抗素子を備える。第２抵抗部は、磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、直列に接続された第４磁気抵抗素子及び第５磁気抵抗素子を備える。
上記の磁気ランダムアクセスメモリにおいて、参照用磁気抵抗素子、第１磁気抵抗素子、第２磁気抵抗素子、第３磁気抵抗素子、第４磁気抵抗素子及び第５磁気抵抗素子は、実質的に同じ構造である。第２磁気抵抗素子と第３磁気抵抗素子とは、自発磁化の磁化方向が同じである。第４磁気抵抗素子と第５磁気抵抗素子とは、自発磁化の磁化方向が異なる。
上記の磁気ランダムアクセスメモリにおいて、第９端子と複数のメモリセルとの間に接続され、複数のメモリセルに所定の基準電圧よりも大きい電圧がかからないようにする破壊電圧防止回路を更に具備する。
上記の磁気ランダムアクセスメモリにおいて、読み出し部は、第１定電圧部と、第１電流部と、第２電流部とを更に備える。第１定電圧部は、第９端子と複数のメモリセルとの間、及び、第１１端子と複数の参照セルとの間に第２電位を印加する。第１電流部は、第１定電圧部と第９端子との間に設けられ、選択ビット線と第１抵抗部とに同じ大きさの電流を供給する。第２電流部は、第１定電圧部と第１１端子との間に設けられ、参照ビット線と第２抵抗部とに同じ大きさの電流を供給する。
上記の磁気ランダムアクセスメモリにおいて、選択セルに記憶されているデータの読み出しのとき、読み出し部は、まず、第１定電圧部が、それぞれ選択ビット線及び参照ビット線に第２電位を印加する。一方、第１電流部が、選択ビット線と選択セル及び第１抵抗部へ同じ大きさのセンス電流を流す。同様に、第２電流部が、参照ビット線と選択参照セル及び第２抵抗部へ同じ大きさの参照電流を流す。そして、第１電流部と第１抵抗部との間の電位をセンス電位とする。また、第２電流部と第２抵抗部との間の電位を参照電位とする。そして、センス電位と参照電位との比較結果を出力する。ここで、選択ビット線は、複数のビット線から選択される。選択セルは、複数のメモリセルから選択される。選択参照セルは、複数の参照セルから選択される。
上記の磁気ランダムアクセスメモリにおいて、第１定電圧部は、クランプ回路を含む。
上記の磁気ランダムアクセスメモリにおいて、第１電流部及び第２電流部のうちの少なくとも一方は、カレントミラー回路を含む。
上記の磁気ランダムアクセスメモリにおいて、読み出し部は、第１補助部、及び、第２補助部のうちの少なくとも一方を更に備える。ここで、第１補助部は、第９端子に接続され、センス電圧を変更可能である。第２補助部は、第１１端子に接続され、参照電圧を変更可能である。
上記の磁気ランダムアクセスメモリにおいて、第１補助部及び第２補助部のうちの少なくとも一方は、トリミング回路を含む。
上記の磁気ランダムアクセスメモリにおいて、複数の参照セルは、参照磁気抵抗素子に直列に接続した第１スイッチを更に備える。参照ビット線に対して互いに並列に接続されている。そして、複数の参照セルのうちの一つが、読み出し動作に用いる選択参照セルとして、第１スイッチにより選択される。
上記の磁気ランダムアクセスメモリにおいて、第１抵抗部は、複数ある。複数の第１抵抗部の各々は、第９端子及び第１０端子に接続され、第９端子側及び第１０端子側のいずれか一方に第２スイッチを備える。そして、複数の第１抵抗部のうちの一つが、読み出し動作に用いる第１抵抗部として、第２スイッチにより選択される。
上記の磁気ランダムアクセスメモリにおいて、第２抵抗部は、複数ある。複数の第２抵抗部の各々は、第１１端子及び第１２端子に接続され、第１１端子側及び第１２端子側のいずれか一方に第３スイッチを備える。複数の第２抵抗部のうちの一つが、読み出し動作に用いる第２抵抗部として、第３スイッチにより選択される。
上記の磁気ランダムアクセスメモリにおいて、下記（１）式において、参照電圧をＶｒｅｆ、第１状態でのセンス電圧をＶｓ（１）、第２状態のセンス電圧をＶｓ（２）としたとき、
Ｖｒｅｆ＝Ｖｓ（１）＋ｋ・（Ｖｓ（２）＋Ｖｓ（１）） （１）
変数ｋは、ｋ≦０．４９となる。
上記の磁気ランダムアクセスメモリは、複数のワード線対と、第１セレクタと、第２セレクタと、第３セレクタと、第４セレクタとを更に具備する。複数のワード線対は、第１方向に実質的に垂直な第２方向に延伸する第１ワード線と第２ワード線との組である。第１セレクタは、読み出し動作時に、複数のビット線から選択ビット線を選択し、参照ビット線を選択する。第２セレクタは、書き込み動作時に、複数のビット線から選択ビット線を選択する。第３セレクタは、書き込み動作時に、複数の第１ワード線から選択第１ワード線を選択する。第４セレクタは、読み出し動作時に、複数の第２ワード線から選択第２ワード線を選択する。複数のメモリセルの各々は、第１トランジスタを更に備える。第１トランジスタは、第２ワード線に接続された第１ゲートと、第１ゲート以外の一方の端子としての第１端子と、接地に接続された他方の端子としての第２端子とを含む。複数のメモリセルの各々は、複数のビット線と複数のワード線対とが交差する位置のそれぞれに対応して設けられる。第１磁気抵抗素子が、第１端子に接続された一方の端子としての第３端子と、ビット線に接続された他方の端子としての第４端子と含む。複数の参照セルの各々は、第２トランジスタを更に備える。第２トランジスタは、第２ワード線に接続された第２ゲートと、第２ゲート以外の一方の端子としての第５端子と、接地に接続された他方の端子としての第６端子とを含む。複数の参照セルの各々は、参照ビット線と複数のワード線対とが交差する位置のそれぞれに対応して設けられる。参照磁気抵抗素子は、第５端子に接続された一方の端子としての第７端子と、参照ビット線に接続された他方の端子としての第８端子と含む。
上記の磁気ランダムアクセスメモリにおいて、選択セルに記憶されているデータの読み出しのとき、まず、第４セレクタは、選択セルの第１トランジスタを導通状態にする電圧を選択第２ワード線に供給し、選択第２ワード線以外の非選択第２ワード線には非選択セルの第１トランジスタを非導通状態にする電圧を供給する。第１セレクタは、選択ビット線と参照ビット線とを読み出し部に接続する。一方、読み出し部は、第１電源の電位を、選択セルの第１磁気抵抗素子と第１抵抗部とで分圧してセンス電位とする。第１電源の電位を、選択参照セルの参照用磁気抵抗素子と第２抵抗部とで分圧して参照電位とする。そして、センス電位と参照電位との比較結果を出力する。ここで、選択セルは、選択第２ワード線と選択ビット線とで複数のメモリセルから選択される。非選択セルは、選択セル以外のメモリセルである。選択参照セルは、選択第２ワード線と参照ビット線とで複数の参照セルから選択される。
上記の磁気ランダムアクセスメモリは、ワード線と、第１セレクタと、第２セレクタとを更に具備する。ワード線は、第１方向に実質的に垂直な第２方向に延伸する。第１セレクタは、複数のビット線から選択ビット線を選択し、読み出し動作時に、参照ビット線を選択する。第２セレクタは、複数のワード線から選択ワード線を選択する。複数のメモリセルの各々は、複数のビット線と複数のワード線とが交差する位置のそれぞれに対応して設けられている。第１磁気抵抗素子が、ワード線に接続された一方の端子としての第１端子と、ビット線に接続された他方の端子としての第２端子と含む。複数の参照セルの各々は、参照ビット線と複数のワード線とが交差する位置のそれぞれに対応して設けられている。参照用磁気抵抗素子が、ワード線に接続された一方の端子としての第３端子と、参照ビット線に接続された他方の端子としての第４端子と含む。
上記の磁気ランダムアクセスメモリにおいて、選択セルに記憶されているデータの読み出しのとき、まず、第２セレクタは、選択ワード線に読み出し電位を印加し、複数のワード線の内の選択ワード線以外の非選択ワード線を開放する。第１セレクタは、選択ビット線と参照ビット線とを読み出し部に接続する。一方、読み出し部は、第１電源の電位を、選択セルの第１磁気抵抗素子と第１抵抗部とで分圧してセンス電位とする。第１電源の電位を、選択参照セルの参照用磁気抵抗素子と第２抵抗部とで分圧して参照電位とする。センス電位と参照電位との比較結果を出力する。ここで、選択セルは、選択ワード線と選択ビット線とで複数のメモリセルから選択され、選択参照セルは、選択ワード線と参照ビット線とで複数の参照セルから選択される。
上記の磁気ランダムアクセスメモリにおいて、複数の第２ビット線と、複数のワード線と、第１セレクタと、第２セレクタと、第３セレクタとを更に具備する。複数の第２ビット線は、複数のビット線の各々と対をなし、第１方向に延伸する。複数のワード線は、第１方向に実質的に垂直な第２方向に延伸する。第１セレクタは、複数のビット線から選択ビット線を選択する。第２セレクタは、複数の第２ビット線から選択第２ビット線を選択する。第３セレクタは、複数のワード線から選択ワード線を選択する。 複数のメモリセルの各々は、第１トランジスタと、第２トランジスタとを更に備える。第１トランジスタは、ワード線に接続された第１ゲートと、ビット線に接続された第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。第２トランジスタは、ワード線に接続された第２ゲートと、第２ビット線に接続された第２ゲート以外の一方の端子としての第５端子と、第２端子に接続された他方の端子としての第６端子とを含む。複数のメモリセルの各々は、複数のビット線及び複数の第２ビット線と複数のワード線とが交差する位置のそれぞれに対応して設けられている。第１磁気抵抗素子が、一方の端子としての第３端子を接地に、他方の端子としての第４端子を第２端子に接続されている。複数の参照セルの各々は、第３トランジスタと、第４トランジスタとを更に備える。第３トランジスタは、ワード線に接続された第３ゲートと、ビット線に接続された第３ゲート以外の一方の端子としての第７端子と、他方の端子としての第８端子とを含む。第４トランジスタは、ワード線に接続された第４ゲートと、第２ビット線に接続された第４ゲート以外の一方の端子としての第１１端子と、第８端子に接続された他方の端子としての第１２端子とを含む。複数の参照セルの各々は、参照ビット線と複数のワード線とが交差する位置のそれぞれに対応して設けられている。参照磁気抵抗素子が、一方の端子としての第９端子を接地に、他方の端子としての第１０端子を第８端子に接続されている。
上記の磁気ランダムアクセスメモリにおいて、選択セルに記憶されているデータの読み出しのとき、まず、第１セレクタは、選択ビット線を選択し、複数のビット線のうちの選択ビット線以外の非選択ビット線を開放する。第３セレクタは、選択セルの第１トランジスタ及び第２トランジスタを導通状態にする電圧を選択ワード線に供給し、選択ワード線以外の非選択ワード線には非選択セルの第１トランジスタ及び第２トランジスタを非導通状態にする電圧を供給する。一方、読み出し部は、第１電源の電位を、選択セルの第１磁気抵抗素子と第１抵抗部とで分圧してセンス電位とする。第１電源の電位を、選択参照セルの参照用磁気抵抗素子と第２抵抗部とで分圧して参照電位とする。そして、センス電位と参照電位との比較結果を出力する。ここで、選択セルは、選択ワード線と選択ビット線とで複数のメモリセルから選択される。非選択セルは、選択セル以外のメモリセルである。選択参照セルは、選択ワード線と参照ビット線とで複数の参照セルから選択される。

図１は、典型的なＭＲＡＭの構成を示す図である。
図２は、従来技術における参照用メモリセル及びその周辺の構成を示す図である。
図３は、ＴＭＲの両端にかかる電圧（両端電圧）とＭＲ比との関係を示すグラフである。
図４は、本発明の磁気ランダムアクセスメモリの第１の実施の形態の構成図である。
図５Ａは、磁気抵抗素子の抵抗値のばらつきを示すグラフである。
図５Ｂは、参照電圧と読み出し不良セルの確率の関係の計算結果を示すグラフである。
図６は、Ｖｒｅｆ（ｉｄｅａｌ）を示すグラフである。
図７は、センス電圧及び参照電圧のＭＲ比依存性を示すグラフである。
図８は、センス電圧及び参照電圧の磁気抵抗素子の抵抗値依存性を示すグラフである。
図９は、本発明の磁気ランダムアクセスメモリの第２の実施の形態の構成図である。
図１０は、最も読み出し精度を高くするｋとＭＲ比との関係を示すグラフである。
図１１は、本発明の磁気ランダムアクセスメモリの第３の実施の形態の更に他の構成を示す図である。
図１２は、本発明の磁気ランダムアクセスメモリの第４の実施の形態の更に他の構成を示す図である。
図１３は、本発明の磁気ランダムアクセスメモリの第１の実施の形態の構成図である。
図１４は、センス電圧及び参照電圧のＭＲ比依存性を示すグラフである。
図１５は、センス電圧及び参照電圧の磁気抵抗素子の抵抗値依存性を示すグラフである。
図１６は、本発明の磁気ランダムアクセスメモリの第６の実施の形態の構成図である。
図１７は、本発明の磁気ランダムアクセスメモリの第６の実施の形態の構成図である。
図１８は、本発明の磁気ランダムアクセスメモリの第８の実施の形態の更に他の構成を示す図である。
図１９は、本発明の磁気ランダムアクセスメモリの第９の実施の形態の更に他の構成を示す図である。
図２０は、クロスポイントセルアレイを示す図である。
図２１は、他のメモリセルアレイを示す図である。

以下、本発明の磁気ランダムアクセスメモリの実施の形態に関して、添付図面を参照して説明する。
（第１の実施の形態）
まず、本発明の磁気ランダムアクセスメモリの第１の実施の形態の構成について説明する。
図４は、本発明の磁気ランダムアクセスメモリの第１の実施の形態の構成図である。磁気ランダムアクセスメモリは、読み出し回路１とメモリセルアレイ２と破壊電圧防止回路１８とを具備する。
メモリセルアレイ２は、磁化方向を自在に反転することが可能な自発磁化を有するメモリセル２１により、データを不揮発な状態で格納する。メモリセルアレイ２は、複数のメモリセル２１、複数の参照セル（参照用メモリセル）２２、複数のビット線３３、参照ビット線３４、複数のワード線対５０、読み出しＹセレクタ２３、書き込みＹセレクタ２４、書き込みＸセレクタ２８、読み出しＸセレクタ２９とを備える。
ビット線３３は、第１方向としてのＹ方向に延伸する。一方を読み出しＹセレクタ２３に、他方を書き込みＹセレクタ２４に接続されている。複数のビット線３３は、互いに平行にＸ方向に並んで配置される。参照ビット線３４は、ビット線３３と平行に、Ｙ方向に延伸する。一方を読み出しＹセレクタ２３に、他方を書き込みＹセレクタ２４に接続されている。複数のワード線対５０の各々は、第１ワード線としての書き込みワード線３１と、第２ワード線としての読み出しワード線３２との組である。複数のワード線対５０は、第１方向に実質的に垂直な方向である第２方向としてのＸ方向に延伸する。書き込みワード線３１は、一方を書き込みＸセレクタ２８に接続されている。読み出しワード線３２は、一方を読み出しＸセレクタ２９に接続されている。複数のビット線対５０は、互いに平行にＹ方向に並んで配置される。書き込みＹセレクタ２４及び書き込みＸセレクタ２８は、それぞれ図示しない書き込み用の電源に接続されている。
第１セレクタとしての読み出しＹセレクタ２３は、読み出し動作時に、複数のビット線３３から選択ビット線３３ｓを選択する。それと共に、参照ビット線３４を選択する。そして、選択ビット線３３ｓおよび参照ビット線３４の電圧又は電流を、それぞれ配線３５及び配線３６を介して、読み出し回路１へ出力する。第２セレクタとしての書き込みＹセレクタ２４は、書き込み動作時に、複数のビット線３３から選択ビット線３３ｓを選択する。第３セレクタとしての書き込みＸセレクタ２８は、書き込み動作時に、複数の書き込みワード線３１から選択書き込みワード線３１ｓを選択する。第４セレクタとしての読み出しＸセレクタ２９は、読み出し動作時に、複数の読み出しワード線３２から選択読み出しワード線３２ｓを選択する。
メモリセル２１は、複数のビット線３３と複数のワード線対５０とが交差する位置のそれぞれに対応して設けられる。すなわち、複数のビット線３３に沿って設けられている。メモリセル２１は、磁気抵抗素子２７と、ＭＯＳトランジスタ２６とを備える。
第１磁気抵抗素子としての磁気抵抗素子２７は、記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有する。ここでは、第１状態とは、例えば、ＴＭＲが反平行状態である場合であり、データ“１”に対応し、第２状態とは、ＴＭＲが平行状態である場合であり、データ“０”に対応する。平行そして、読み出し動作時に、対応するビット線３３に接続されている。磁気抵抗素子２７は、一方の端子としての第３端子と、ビット線３３に接続された他方の端子としての第４端子とを含む。第１トランジスタとしてのＭＯＳトランジスタ２６は、読み出し動作時に、磁気抵抗素子２７の一方の端子（第３端子）を接地に接続するために用いる。ＭＯＳトランジスタ２６は、読み出しワード線３２に接続された第１ゲートと、第１ゲート以外の一方の端子としての第１端子と、接地に接続された他方の端子としての第２端子とを含む。第１端子は、第３端子に接続される。
参照セル２２は、参照ビット線３４と複数のワード線対５０とが交差する位置のそれぞれに対応して設けられる。すなわち、参照ビット線３４に沿って設けられている。このような参照セル２２の列を参照セルカラムともいう。参照セル２２は、参照磁気抵抗素子２７ｒと、参照ＭＯＳトランジスタ２６ｒとを備える。
参照用磁気抵抗素子２７は、記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有する。ここでは、データ読み出し時の参照のために、定常的に、例えば、第２状態のＴＭＲが平行状態であるデータ“０”を格納している。そして、読み出し動作時に、対応する参照ビット線３４に接続されている。参照磁気抵抗素子２７は、一方の端子としての第７端子と、参照ビット線３４に接続された他方の端子としての第８端子とを含む。第２トランジスタとしての参照ＭＯＳトランジスタ２６ｒは、読み出し動作時に、参照磁気抵抗素子２７ｒの一方の端子（第７端子）を接地に接続するために用いる。参照ＭＯＳトランジスタ２６ｒは、読み出しワード線３２に接続された第２ゲートと、第２ゲート以外の一方の端子としての第５端子と、接地に接続された他方の端子としての第６端子とを含む。第５端子は、第７端子に接続される。
破壊電圧防止回路１８は、メモリセルアレイ２の読み出しＹセレクタ２３から延びる、選択ビット線３３ｓと接続される配線３５の途中の接続点Ａ１に接続されている。同様に、読み出しＹセレクタ２３から延びる、参照ビット線３４ｓと接続される配線３６の途中の点Ｂ１に接続されている。すなわち、読み出し回路１と複数のメモリセル２１又は複数の参照セル２２との間に接続されている。そして、複数のメモリセル２１又は複数の参照セル２２に所定の基準電圧よりも大きい電圧がかからないようにする。これにより、読み出し回路１側から基準電圧よりも大きい電圧がメモリセルアレイ側に印加される事態を防止することができる。
読み出し部としての読み出し回路１は、メモリセルアレイ２の選択セル２１ｓ及び選択参照セル２２ｓからの電圧又は電流の出力に基づいて、選択セル２１ｓのデータを出力する。ただし、選択セル２１ｓは、選択読み出しワード線３２ｓと選択ビット線３３ｓとで特定されるメモリセル２１である。選択参照セル２２ｓは、選択読み出しワード線３２ｓと参照ビット線３４とで特定される参照セル２２である。読み出し回路１は、負荷抵抗に用いるＴＭＲ列Ａ１１及びＴＭＲ列Ｂ１２と、比較器１３とを備える。
第１抵抗部としてのＴＭＲ列Ａ１１は、選択ビット線３３ｓの負荷抵抗として用いる。磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、互いに直列に接続された（第２）磁気抵抗素子４１及び（第３）磁気抵抗素子４２を有する。そして、一方の端子としての第９端子（磁気抵抗素子４２の一端）と、他方の端子としての第１０端子（磁気抵抗素子４１の一端）とを含む。第９端子は、配線３５を介してメモリセルアレイ２に接続され、読み出し動作時に選択ビット線３３ｓに接続されている。第１０端子は、第１電源（Ｖｐ）に接続される。ここでは、磁気抵抗素子４１及び磁気抵抗素子４２は、いずれも定常的にＴＭＲが反平行状態であるデータ“１”を格納している。磁気抵抗素子４１と磁気抵抗素子４２との直列抵抗値を第１抵抗値ともいう。
第２抵抗部としてのＴＭＲ列Ｂ１２は、参照ビット線３４の負荷抵抗として用いる。磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、互いに直列に接続された（第４）磁気抵抗素４４子及び（第５）磁気抵抗素子４５を有する。そして、一方の端子としての第１１端子（磁気抵抗素子４５の一端）と、他方の端子としての第１２端子（磁気抵抗素子４４の一端）とを含む。第１１端子は、配線３６を介してメモリセルアレイ２に接続され、読み出し動作時に参照ビット線３４に接続されている。第１２端子は、第１電源（Ｖｐ）に接続される。ここでは、磁気抵抗素子４４及び磁気抵抗素子４５のうち、いずれか一方は定常的にＴＭＲが反平行状態であるデータ“１”を格納し、他方は定常的にＴＭＲが平行状態であるデータ“０”を格納している。磁気抵抗素子４４と磁気抵抗素子４５との直列抵抗値を第２抵抗値ともいう。
比較部としての比較器１３は、選択ビット線３３ｓの電位と実質的に等しい配線３５上の接続点Ａの電位（＝第９端子の電位）を、センス電位とＶｓして検出する。同時に、参照ビット線３４の電位と実質的に等しい配線３６上の接続点Ｂの電位（＝第１１端子の電位）を、参照電位Ｖｒｅｆとして検出する。そして、その大小を比較した結果を、読み出し結果として出力する。
ここで、参照用磁気抵抗素子２７ｒ、磁気抵抗素子２７、磁気抵抗素子４１、磁気抵抗素子４２、磁気抵抗素子４４及び磁気抵抗素子４５は、実質的に同じ構造の磁気抵抗素子である。磁気抵抗素子は、ＴＭＲ素子に例示される。実質的とは、製造上の誤差のような制御できない要因を除く意味である。本明細書中で同じとする。
次に、本発明の磁気ランダムアクセスメモリの第１の実施の形態の動作について説明する。ここでは、磁気ランダムアクセスメモリの読み出し動作について説明する。
まず、読み出しＸセレクタ２９は、選択読み出しワード線３２ｓに読み出し電位を印加し、複数の読み出しワード線３２の内の選択読み出しワード線以外の非選択読み出しワード線３２を開放する。これにより、ＭＯＳトランジスタ２６及び参照ＭＯＳトランジスタ２６ｒがＯＮになる。
読み出しＹセレクタ２３は、選択ビット線３３ｓ及び参照ビット線３４を、それぞれ配線３５及び配線３６を介して、それぞれ読み出し回路１のＴＭＲ列Ａ１１の第９端子及びＴＭＲ列Ｂ１２の第１１端子に接続する。
このとき、第１電源（Ｖｐ）−ＴＭＲ列Ａ１１の磁気抵抗素子４１−磁気抵抗素子４２−配線３５−選択ビット線３３ｓ−選択セル２１ｓの磁気抵抗素子２７−接地、の第１接続が形成される。同様に、第１電源（Ｖｐ）−ＴＭＲ列Ｂ１２の磁気抵抗素子４４−磁気抵抗素子４５−配線３６−参照ビット線３４−選択参照セル２２ｓの参照磁気抵抗素子２７ｒ−接地、の第２接続が形成される。
第１電源（Ｖｐ）の電位は、上記第１接続における磁気抵抗素子２７と、磁気抵抗素子４１と、磁気抵抗素子４２とで分圧される。読み出し回路１の比較器１３は、分圧された電位のうち、接続点Ａの電位（磁気抵抗素子２７と磁気抵抗素子４１との間の電位）をセンス電位Ｖｓとする。同様に、第１電源（Ｖｐ）の電位は、上記第２接続における参照磁気抵抗素子２７ｒと、磁気抵抗素子４４と、磁気抵抗素子４５とで分圧される。読み出し回路１の比較器１３は、分圧された電位のうち、接続点Ｂの電位（参照磁気抵抗素子２７ｒと磁気抵抗素子４５との間の電位）を参照電位Ｖｒｅｆとする。そして、比較器１３は、センス電位Ｖｓと参照電位Ｖｒｅｆとの差に基づいて、読み出し結果を出力する。
以上の読み出し動作により、磁気ランダムアクセスメモリの選択セル２１ｓのデータを読み出すことができる。
ここで、参照電圧Ｖｒｅｆの最適な値について考える。参照電圧Ｖｒｅｆは、概ねＶｓ（１）とＶｓ（０）との中間の値をとることが望ましい。それに基づいて、各磁気抵抗素子の抵抗値が読み出し回路１にて線形に電圧に変換されていると仮定し、参照電圧Ｖｒｅｆが以下の式で表されると仮定する。
Ｖｒｅｆ＝Ｖｓ（０）＋ｋ・｛Ｖｓ（１）−Ｖｓ（０）｝ （３）
一方、磁気抵抗素子の抵抗値は、製造上のばらつきがある。そのため、メモリセル内の全ての磁気抵抗素子が常に全く同じ値になるわけではない。
図５Ａは、磁気抵抗素子の抵抗値のばらつきを示すグラフである。縦軸はセルの数、横軸は磁気抵抗素子の抵抗値である。Ｒ０は、データ“０”の抵抗値の平均値を示す。Ｒ１は、データ“１”の抵抗値の平均値を示す。一般に、磁気抵抗素子の抵抗値の分布は、正規分布で与えられる。このとき、データ“１”を格納した磁気抵抗素子の抵抗値のばらつきσ_Ｒ１は、データ“０”を格納した磁気抵抗素子の抵抗値のばらつきσ_Ｒ０を（１＋ＭＲ比）倍したものに等しい。そのため、必ずσ_Ｒ０＜σ_Ｒ１が成立する。
図５Ｂは、参照電圧と読み出し不良セルの確率の関係の計算結果を示すグラフである。ただし、ここでは、ＭＲ比＝２０％とし、データ“０”を格納した磁気抵抗素子の抵抗値のばらつきのσ_Ｒ０を、１．５％と仮定している。σ_Ｒ０＜σ_Ｒ１が成立するので、読み出し不良セルの確率が最も小さくなる参照電圧Ｖｒｅｆ、即ち、最も読み出しの信頼性を高くする参照電圧Ｖｒｅｆ（ｉｄｅａｌ）は、式（３）におけるｋ＝０．５であるＶｍｉｄよりも若干小さい値となる。
ＴＭＲ抵抗値ばらつきに伴うデータ“０”のセンス電圧Ｖｓ（０）のばらつきをσ_Ｖ０、データ“１”のセンス電圧Ｖｓ（１）のばらつきをσ_Ｖ１とすると、Ｖｒｅｆ（ｉｄｅａｌ）は、
Ｖｒｅｆ（ｉｄｅａｌ）≒｛σ_Ｖ０・σ_Ｖ１・｛Ｖｓ（１）−Ｖｓ（０）｝＋σ_Ｖ１ ^２・Ｖｓ（０）−σ_Ｖ０ ^２・Ｖｓ（１）｝／（σ_Ｖ１ ^２−σ_{Ｖ ０} ^２） （４）
となる。ただし、ここでは、σ_Ｖ０＝σ_Ｒ０、σ_Ｖ１＝σ_Ｖ０・（１＋ＭＲ比）、である。
式（３）と式（４）より、Ｖｒｅｆ（ｉｄｅａｌ）となるｋの値を計算した。
図６は、その結果を示すグラフである。縦軸は最も読み出し精度を高くするｋ、横軸はＭＲ比である。ここでは、σ_Ｒ０＝１、２、３％の各値について計算している。磁気抵抗素子の抵抗値のばらつきσ_Ｒ０は、１〜３％程度であると一般に知られているからである。
例えば、メガクラスビットのＭＲＡＭを実現するには１０^−６以下の読み出し精度が必要である。磁気抵抗素子の抵抗値ばらつきが１％と仮定した場合、ＭＲ比は最低でも１０％以上必要である。従って、図６より、（３）式に示すｋの値を０．４９以下であるような参照電圧を生成することが望ましい。
本実施例では、メモリセル２１、参照セル２２、負荷抵抗（ＴＭＲ列Ａ１１及びＴＭＲ列Ｂ１２）に用いられている磁気抵抗素子は全て実質的に同一である。ここで、データ“１”を格納した磁気抵抗素子にかかる電圧をＶ（１）、データ“０”を格納した磁気抵抗素子にかかる電圧をＶ（０）、ＭＲ比をＭＲとした場合、選択ビット線の電圧、即ち、センス電圧Ｖｓと、参照電圧Ｖｒｅｆは、以下の式で表される。
Ｖｓ（０）＝Ｖｐ／（３＋２・ＭＲ）、Ｖｓ（１）＝Ｖｐ／３ （５）
Ｖｒｅｆ＝Ｖｐ／（３＋ＭＲ） （６）
このとき、本実施例をＶｐ＝１．０Ｖとして、シミュレーションを行った。その結果を図７及び図８に示す。
図７は、センス電圧及び参照電圧のＭＲ比依存性を示すグラフである。縦軸はセンス電圧Ｖｓ及び参照電圧Ｖｒｅｆ、横軸はＭＲ比である。式（５）及び（６）より、ＭＲ比の変化によらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとることがわかる。即ち、ＭＲ比によらず、最適な参照電圧を維持することが可能となる。
図８は、センス電圧及び参照電圧の磁気抵抗素子の抵抗値依存性を示すグラフである。磁気抵抗素子の抵抗値は、温度により上昇する。磁気抵抗素子の温度依存性に関わらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとることがわかる。即ち、磁気抵抗素子の温度変化によらず、最適な参照電圧を維持することが可能となる。
図１０は、最も読み出し精度を高くするｋとＭＲ比との関係を示すグラフである。縦軸は最も読み出し精度を高くするｋ、横軸はＭＲ比である。最適値の曲線（σ_Ｒ０＝１、２、３％に関する）は、図６と同じである。曲線Ｐ１は、本実施の形態でのシミュレーション結果、及び式（３）、（５）、（６）より計算された結果である。この結果、１０％以上のＭＲ比において、ｋの値は先に述べた０．４９以下の範囲内となる。即ち、読み出し不良を最小限にできる最適な参照電圧Ｖｒｅｆを維持することが可能である。
本発明により、センス電圧Ｖｓ（１）及びＶｓ（０）と参照電圧Ｖｒｅｆとの関係を、磁気抵抗素子の抵抗値の変化（印加電圧による変化、温度による変化）に依存しないものにすることが出来る。従って、各磁気抵抗素子には、約Ｖｐ／３の電圧が均等に印加される。そのため、図２で説明されたようなＴＭＲ素子特有のバイアス依存性の影響をほとんど受けない。すなわち、より高い信頼性を有する読み出し動作が可能となる。
本発明により、参照セル２２に必要な磁気抵抗素子が１つで良いことから、メモリアレイ２内の参照セル占有面積を最小限にでき、参照セル２２の磁気抵抗素子２７ｒのショートに伴うワード線不良も抑制することが出来る。
（第２の実施の形態）
次に、本発明の磁気ランダムアクセスメモリの第２の実施の形態について説明する。
まず、本発明の磁気ランダムアクセスメモリの第２の実施の形態の構成について説明する。
図９は、本発明の磁気ランダムアクセスメモリの第２の実施の形態の構成図である。本実施の形態では、第１の実施の形態（図４）と比較して、ＴＭＲ列Ａ１１がＴＭＲ列Ｃ１１ａに変わっている点と、参照セル２２に定常的にデータ“１”が格納されている点で図４と異なる。ＴＭＲ列Ｃ１１ａは、磁気抵抗素子４１及び磁気抵抗素子４２に、いずれも定常的にＴＭＲが平行状態であるデータ“０”を格納している。ＴＭＲ列Ｂ１２ａはＴＭＲ列Ｂ１２と同じであり、図９のその他の構成も、第１の実施の形態（図４）と同様であり、その説明を省略する。
本発明の磁気ランダムアクセスメモリの第２の実施の形態の動作については、第１の実施の形態同様であるのでその説明を省略する。
この場合も、全ての磁気抵抗素子に約Ｖｐ／３の電圧が均等に印加される。そのため、バイアス依存性の影響をほとんど受けない。ここで、選択ビット線電圧、即ち、センス電圧Ｖｓと、参照電圧Ｖｒｅｆは以下の式で表される。
Ｖｓ（０）＝Ｖｐ／３、Ｖｓ（１）＝（１＋ＭＲ）・Ｖｐ／（３＋ＭＲ） （５ａ）
Ｖｒｅｆ＝（１＋ＭＲ）・Ｖｐ／（３＋２ＭＲ） （６ａ）
図４の場合と同様にして、式（３）、（５ａ）、（６ａ）より、１０％以上のＭＲ比においてｋの値は０．４９以下となる。そして、ＭＲ比の変化によらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとる。即ち、ＭＲ比によらず、最適な参照電圧を維持することが可能となる。更に、磁気抵抗素子の温度依存性に関わらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとる。即ち、磁気抵抗素子の温度変化によらず、最適な参照電圧を維持することが可能となる。
また、図１０の曲線Ｐ２（シミュレーション結果、及び式（３）、（５ａ）、（６ａ）により計算）に示すように、第２実施例におけるｋの値は、最も読み出しの信頼性を高める理想的なｋの値に非常に近くなる。即ち、読み出し不良を最小限にできる最適な参照電圧Ｖｒｅｆを維持することが可能である。
（第３の実施の形態）
次に、本発明の磁気ランダムアクセスメモリの第３の実施の形態について説明する。
まず、本発明の磁気ランダムアクセスメモリの第３の実施の形態の構成について説明する。
図１１は、本発明の磁気ランダムアクセスメモリの第３の実施の形態の更に他の構成を示す図である。図４と比較して、読み出し回路１ｂにおいて以下の点で異なる。すなわち、ＴＭＲ列Ａ１１−ｉ（ｉ＝１〜ｎ：自然数）とスイッチ１４−ｉ（ｉ＝１〜ｎ：自然数）とが直列に接続された組が複数存在する。複数の組の各々は、互いに並列に接続される。そして、その一端を配線３５に、他端を第１電源（Ｖｐ）に接続している。同様に、ＴＭＲ列Ｂ１２−ｊ（ｊ＝１〜ｍ：自然数）とスイッチ１５−ｊ（ｊ＝１〜ｍ：自然数）とが直列に接続された組が複数存在する。複数の組の各々は、互いに並列に接続される。そして、その一端を配線３６に、他端を第１電源（Ｖｐ）に接続している。
この場合の読み出し回路１ｂは、各ＴＭＲ列内の磁気抵抗素子が破損している場合や適切な値を示さない場合、読み出し歩留まりをより向上させたい場合に備えて、予備のＴＭＲ列を提供できるようになっている。すなわち、読み出し動作時、又は、事前にスイッチ１４−ｉとスイッチ１５−ｊとにより、使用するＴＭＲ列Ａ１１−ｉ及びＴＭＲ列Ｂ１２−ｊを決めて、それを用いることにする。
その他の構成については、第１の実施の形態（図４）と同様であり、その説明を省略する。
本発明の磁気ランダムアクセスメモリの第３の実施の形態の動作については、第１の実施の形態同様であるのでその説明を省略する。
本発明により、図４の場合の効果のほか、ＴＭＲ列内の磁気抵抗素子が破損している場合や適切な値を示さない場合、読み出し歩留まりをより向上させたい場合でも、他のＴＭＲ列を用いることで、読み出し動作時の信頼性を向上させることが可能となる。
複数のＴＭＲ列を用いる本実施の形態は、本明細書中に述べられる他の実施の形態においても、適用することが出来る。そして、同様の効果を得ることが出来る。
（第４の実施の形態）
次に、本発明の磁気ランダムアクセスメモリの第４の実施の形態について説明する。
まず、本発明の磁気ランダムアクセスメモリの第４の実施の形態の構成について説明する。
図１２は、本発明の磁気ランダムアクセスメモリの第４の実施の形態の更に他の構成を示す図である。図４と比較して、メモリセルアレイ２ａにおいて、以下の点で異なる。すなわち、参照ビット線３４及びそれに沿って存在する参照セル２２がない。従って、読み出しＹセレクタ２３は参照ビット線３４を選択しない。それらに代わって、配線３６ａ、複数の参照用磁気抵抗素子４７、参照セルセレクタ８、トランジスタＭ１０が設けられている。
トランジスタＭ１０は、読み出し回路１のＴＭＲ列Ｂ１２の第１１端子に接続される配線３６ａ（参照ビット線ともいう）に接続されている。そのゲートに入力される制御信号により、読み出し動作時に、読み出し回路１と参照用磁気抵抗素子４７とを接続する。制御信号を入力されるゲートと、読み出し回路１へ接続されたゲート以外の一方の端子としての第１接続端子と、複数の参照用磁気抵抗素子４７−ｋへ接続された他方の端子としての第２接続端子とを備える。
参照用磁気抵抗素子４７−ｋ（ｋ＝１〜ｐ：自然数）は、その一方の端子を第２接続端子へ接続している。他方の端子を参照セルセレクタ８に接続している。複数の参照用磁気抵抗素子４７は、第２接続端子に対して互いに並列に接続されている。参照用磁気抵抗素子４７は、記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有する。ここでは、データ読み出し時の参照のために、定常的に、例えば、第２状態のＴＭＲが平行状態であるデータ“０”を格納している。そして、読み出し動作時に、配線３６ａを介して読み出し回路１に接続されている。
参照セルセレクタ８は、複数の参照用磁気抵抗素子４７−ｋの一つを選択する。
この場合の参照用磁気抵抗素子４７−ｋは、参照用磁気抵抗素子が破損している場合や適切な値を示さない場合、読み出し歩留まりをより向上させたい場合に備えて、予備の参照用磁気抵抗素子を提供できるようになっている。すなわち、読み出し動作時、又は、事前に参照セルセレクタ８により、使用する参照用磁気抵抗素子４７−ｋを決めて、それを用いることにする。
その他の構成については、第１の実施の形態（図４）と同様であり、その説明を省略する。
本発明の磁気ランダムアクセスメモリの第４の実施の形態の動作については、参照セル２２の代わりに参照磁気抵抗素子４７を用いること、参照磁気抵抗素子４７の選択は、トランジスタＭ１０及び参照セルセレクタ８とで行うこと以外は、第１の実施の形態同様であるのでその説明を省略する。
本発明により、図４の場合の効果のほか、参照用の磁気抵抗素子が破損している場合や適切な値を示さない場合、読み出し歩留まりをより向上させたい場合でも、他のＴ参照用の磁気抵抗素子を用いることで、読み出し動作時の信頼性を向上させることが可能となる。
複数の参照用磁気抵抗素子を用いる本実施の形態は、本明細書中に述べられる他の実施の形態においても、適用することが出来る。そして、同様の効果を得ることが出来る。
（第５の実施の形態）
まず、本発明の磁気ランダムアクセスメモリの第５の実施の形態の構成について説明する。
図１３は、本発明の磁気ランダムアクセスメモリの第５の実施の形態の構成図である。磁気ランダムアクセスメモリは、読み出し回路１、メモリセルアレイ２、第１電流回路３、第２電流回路４及び定電圧回路５を具備する。
メモリセルアレイ２は、第１の実施の形態と同様である。ただし、読み出しＹセレクタ２３からの配線３５の途中に、定電圧回路５及び第１電流回路３が接続され、読み出しＹセレクタ２３からの配線３６の途中に、定電圧回路５及び第２電流回路４が接続されているほかは、第１の実施の形態と同じである。
ただし、配線３５は、一端を読み出しＹセレクタ２３を介して選択ビット線３３ｓに接続されている。配線３６は、一端を読み出しＹセレクタ２３を介して参照ビット線３４に接続されている。
読み出し部の一部としての読み出し回路１は、ＴＭＲ列Ａ１１の第９端子が配線３５ではなく、配線３７に接続していること、及び、ＴＭＲ列Ｂ１２の第１１端子が配線３６ではなく、配線３７に接続していることのほかは、第１の実施の形態と同じである。
ただし、配線３７は、選択ビット線３３ｓに流れる電流に等しい電流を流す第１電流回路３が接続されている。同様に、配線３８は、参照ビット線３４に流れる電流に等しい電流を流す第２電流回路４が接続されている。
読み出し部の一部である第１定電圧部としての定電圧回路５は、第１電流回路３及び第２電流回路４と接続されている。更に、配線３５及び配線３６と接続されている。本回路は、選択ビット線３３ｓ及び参照ビット線３４に所定の電圧Ｖｃを印加する。定電圧回路５は、差動増幅器Ｄ１とトランジスタＭ１とで構成されるクランプ回路に例示される。
読み出し部の一部である第１電流部としての第１電流回路３は、一方を配線３５の途中であって、定電圧回路５と第２電源Ｖｄｄとの間に接続され、他方を配線３７の途中に接続されている。（配線３５−選択ビット線３３ｓ−選択セル２１ｓ）と（配線３７−ＴＭＲ列Ａ１１）とに同じセンス電流Ｉｓを流す。第１電流回路３は、配線３５に接続されたトランジスタＭ３と配線３７に接続されたトランジスタＭ４とで構成されるカレントミラー回路に例示される。
読み出し部の一部である第２電流部としての第２電流回路４は、一方を配線３６の途中であって、定電圧回路５と第２電源Ｖｄｄとの間に接続され、他方を配線３８の途中に接続されている。（配線３６５−参照ビット線３４−参照セル２２）と（配線３８−ＴＭＲ列Ｂ１２）とに同じ参照電流Ｉｒｅｆを流す。第２電流回路４は、配線３６に接続されたトランジスタＭ５と配線３８に接続されたトランジスタＭ６とで構成されるカレントミラー回路に例示される。
比較器１３は、第１電流回路３のトランジスタＭ４及び第２電流回路４のトランジスタＭ６のそれぞれのドレイン端子に生成されるセンス電圧Ｉｓ及び参照電圧Ｉｒｅｆの大小を比較し、読み出し結果として出力する。
次に、本発明の磁気ランダムアクセスメモリの第５の実施の形態の動作について説明する。ここでは、磁気ランダムアクセスメモリの読み出し動作について説明する。
まず、読み出しＸセレクタ２９は、選択読み出しワード線３２ｓに読み出し電位を印加し、複数の読み出しワード線３２の内の選択読み出しワード線以外の非選択読み出しワード線３２を開放する。これにより、ＭＯＳトランジスタ２６及び参照ＭＯＳトランジスタ２６ｒがＯＮになる。
読み出しＹセレクタ２３は、選択ビット線３３ｓ及び参照ビット線３４を、それぞれ配線３５及び配線３６に接続する。これにより、選択ビット線３３ｓは、及び３に接続される。同様に、参照ビット線３４は、第１定電圧電源５及び第２電流回路４に接続される。第２電源Ｖｄｄに接続するそれぞれ読み出し回路１のＴＭＲ列Ａ１１の第９端子及びＴＭＲ列Ｂ１２の第１１端子に接続する。
このとき、第２電源Ｖｄｄ−第１電流回路３（トランジスタＭ３）−第１定電圧電源５（トランジスタＭ１）−選択ビット線３３ｓ−選択セル２１ｓ（磁気抵抗素子２７）−接地、の第３接続が形成される。同様に、第２電源Ｖｄｄ−第２電流回路４（トランジスタＭ５）−第１定電圧電源５（トランジスタＭ２）−参照ビット線３４−選択参照セル２２ｓ（参照磁気抵抗素子２７ｒ）−接地、の第４接続が形成される。
第２電源Ｖｄｄの電位により、上記第３接続に選択セル２１ｓの磁気抵抗素子２７に格納されたデータに対応したセンス電流Ｉｓが流れる。それに基づいて、第１電流回路３（カレントミラー回路）により、第２電源Ｖｄｄ−第１電流回路３（トランジスタＭ４）−ＴＭＲ列Ａ１１（磁気抵抗素子４２、磁気抵抗素子４１）−接地、の第５接続にも同じセンス電流Ｉｓが流れる。そのとき、接続点Ａの電位をセンス電位Ｖｓとする。
同様に、第２電源Ｖｄｄの電位により、上記第４接続に選択参照セル２２ｓの参照磁気抵抗素子２７ｒに格納されたデータに対応した参照電流Ｉｒが流れる。それに基づいて、第２電流回路４（カレントミラー回路）により、第２電源Ｖｄｄ−第２電流回路４（トランジスタＭ６）−ＴＭＲ列Ｂ１２（磁気抵抗素子４５、磁気抵抗素子４４）−接地、の第６接続にも同じ参照電流Ｉｒが流れる。そのとき、接続点Ｂの電位を参照電位Ｖｒｅｆとする。そして、比較器１３は、センス電位Ｖｓと参照電位Ｖｒｅｆとの差に基づいて、読み出し結果を出力する。
以上の読み出し動作により、磁気ランダムアクセスメモリの選択セル２１ｓのデータを読み出すことができる。
本実施例では、メモリセル２１、参照セル２２、負荷抵抗（ＴＭＲ列Ａ１１及びＴＭＲ列Ｂ１２）に用いられている磁気抵抗素子は全て実質的に同一である。ここで、データ“１”を格納した磁気抵抗素子にかかる電圧をＶ（１）、データ“０”を格納した磁気抵抗素子にかかる電圧をＶ（０）、ＭＲ比をＭＲとした場合、選択ビット線の電圧、即ち、センス電圧Ｖｓと、参照電圧Ｖｒｅｆは、以下の式で表される。
Ｖｓ（０）＝２（１＋ＭＲ）・Ｖｃ、Ｖｓ（１）＝２・Ｖｃ （７）
Ｖｒｅｆ＝２（１＋０．５・ＭＲ）・Ｖｃ （８）
このとき、本実施例をＶｃ＝０．３Ｖとして、シミュレーションを行った。その結果を図１４及び図１５に示す。
図１４は、センス電圧及び参照電圧のＭＲ比依存性を示すグラフである。縦軸はセンス電圧Ｖｓ及び参照電圧Ｖｒｅｆ、横軸はＭＲ比である。式（７）及び（８）より、ＭＲ比の変化によらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとることがわかる。即ち、ＭＲ比によらず、最適な参照電圧を維持することが可能となる。
図１５は、センス電圧及び参照電圧の磁気抵抗素子の抵抗値依存性を示すグラフである。磁気抵抗素子の抵抗値は、温度により上昇する。磁気抵抗素子の温度依存性に関わらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとることがわかる。即ち、磁気抵抗素子の温度変化によらず、最適な参照電圧を維持することが可能となる。
このシミュレーション結果、及び式（３）、（７）、（８）より、ＭＲ比と磁気抵抗素子の抵抗値の両方に依存することなくｋ＝０．５である。これは、先述した最も読み出しの信頼性を高めるｋ≦０．４９ではないが、後述するトリミング回路を付加すればｋ≦０．４９に調整することが可能である。また、参照セルに必要なＴＭＲは１つで良いことから、メモリアレイ内の参照セル占有面積を最小限にでき、参照セルのＴＭＲショートに伴うワード線不良も最小限に抑えることができる。
本発明により、センス電圧Ｖｓ（１）及びＶｓ（０）と参照電圧Ｖｒｅｆとの関係を、磁気抵抗素子の抵抗値の変化（印加電圧による変化、温度による変化）に依存しないものにすることが出来る。従って、各磁気抵抗素子には、約Ｖｐ／３の電圧が均等に印加される。そのため、図２で説明されたようなＴＭＲ素子特有のバイアス依存性の影響をほとんど受けない。すなわち、高い信頼性を有する読み出し動作が可能となる。
本発明により、参照セル２２に必要な磁気抵抗素子が１つで良いことから、メモリアレイ２内の参照セル占有面積を最小限にでき、参照セル２２の磁気抵抗素子２７ｒのショートに伴うワード線不良も抑制することが出来る。
（第６の実施の形態）
次に、本発明の磁気ランダムアクセスメモリの第６の実施の形態について説明する。
まず、本発明の磁気ランダムアクセスメモリの第６の実施の形態の構成について説明する。
図１６は、本発明の磁気ランダムアクセスメモリの第６の実施の形態の構成図である。本実施の形態では、第５の実施の形態（図１３）と比較して、ＴＭＲ列Ａ１１がＴＭＲ列Ｃ１１ａに変わっている点と、参照セル２２に定常的にデータ“１”が格納されている点で図１３と異なる。ＴＭＲ列Ｃ１１ａは、磁気抵抗素子４１及び磁気抵抗素子４２に、いずれも定常的にＴＭＲが平行状態であるデータ“０”を格納している。ＴＭＲ列Ｂ１２ａはＴＭＲ列Ｂ１２と同じであり、図１６のその他の構成も、第５の実施の形態（図１３）と同様であり、その説明を省略する。
本発明の磁気ランダムアクセスメモリの第６の実施の形態の動作については、第５の実施の形態同様であるのでその説明を省略する。
この場合も、全ての磁気抵抗素子に約Ｖｐ／３の電圧が均等に印加される。そのため、バイアス依存性の影響をほとんど受けない。ここで、選択ビット線電圧、即ち、センス電圧Ｖｓと、参照電圧Ｖｒｅｆは以下の式で表される。
Ｖｓ（０）＝２・Ｖｃ、Ｖｓ（１）＝２・Ｖｃ／（１＋ＭＲ） （７ａ）
Ｖｒｅｆ＝（２＋ＭＲ）・Ｖｃ／（１＋ＭＲ） （８ａ）
図８の場合と同様にして、シミュレーション結果及び式（７ａ）、（８ａ）より、ＭＲ比の変化によらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとる。即ち、ＭＲ比によらず、最適な参照電圧を維持することが可能となる。更に、磁気抵抗素子の温度依存性に関わらず、Ｖｒｅｆは、常に概ねＶｓ（１）とＶｓ（０）との中間の値をとる。即ち、磁気抵抗素子の温度変化によらず、最適な参照電圧を維持することが可能となる。
ただし、シミュレーション結果、及び式（３）、（７ａ）、（８ａ）より、ＭＲ比と磁気抵抗素子の抵抗値の両方に依存することなくｋ＝０．５である。これは、先述した最も読み出しの信頼性を高めるｋ≦０．４９ではないが、後述するトリミング回路を付加すればｋ≦０．４９に調整することが可能である。
（第７の実施の形態）
次に、本発明の磁気ランダムアクセスメモリの第７の実施の形態について説明する。
まず、本発明の磁気ランダムアクセスメモリの第７の実施の形態の構成について説明する。
図１７は、本発明の磁気ランダムアクセスメモリの第７の実施の形態の構成図である。本実施の形態では、第５の実施の形態（図１６）と比較して、以下の点が異なる。比較器１３の接続点Ａに対して配線３７と並列に配線３９が設けられている。比較器１３の接続点Ｂに対して配線３８と並列に配線４０が設けられている。
ただし、配線３９は、一端を第２電源Ｖｄｄに、他端を接続点Ａに接続している。そして、その途中に、第１補助回路６を含む。配線４０は、一端を第２電源Ｖｄｄに、他端を接続点Ｂに接続している。そして、その途中に、第２補助回路７を含む、図１７のその他の構成は、第５の実施の形態（図１６）と同様であり、その説明を省略する。
読み出し部の一部である第１補助部としての第１補助回路６は、配線３９の途中に設けられている。接続点Ａ−配線３７−ＴＭＲ配列Ａ１１へ付加的に電流βを流す。第１補助回路６は、トリミング回路に例示され、トランジスタＭ８と、スイッチとを含む。トランジスタＭ８は、ゲート電極を第１電流回路３のトランジスタＭ３及びＭ４のゲート電極に接続され、ゲート電極以外の一方の電極を接続点Ａに、他端をスイッチを介して第２電源Ｖｄｄに接続している。
読み出し部の一部である第２補助部としての第２補助回路７は、配線４０の途中に設けられている。接続点Ｂ−配線３８−ＴＭＲ配列Ｂ１２へ付加的に電流αを流す。第２補助回路７は、トリミング回路に例示され、トランジスタＭ７と、スイッチとを含む。トランジスタＭ７は、ゲート電極を第２電流回路４のトランジスタＭ５及びＭ６のゲート電極に接続され、ゲート電極以外の一方の電極を接続点Ｂに、他端をスイッチを介して第２電源Ｖｄｄに接続している。
次に、本発明の磁気ランダムアクセスメモリの第７の実施の形態の動作については、以下のように読み出し回路１に流れる電流が微調整される点以外は、第５の実施の形態と同様であるので、その説明を省略する。
すなわち、第２電源Ｖｄｄ−第１電流回路３（トランジスタＭ３）−第１定電圧電源５（トランジスタＭ１）−選択ビット線３３ｓ−選択セル２１ｓ（磁気抵抗素子２７）−接地にセンス電流Ｉｓが流れる際、第２電源Ｖｄｄ−第１電流回路３（トランジスタＭ４）−接続点Ａに、センス電流Ｉｓが流れると共に第２電源Ｖｄｄ−第１補助回路６（トランジスタＭ８）−接続点Ａに、微小な調整用の電流βが流れる。結果として、接続点Ａ−ＴＭＲ列Ａ１１（磁気抵抗素子４２、磁気抵抗素子４１）−接地に、センス電流Ｉｓ＋βの電流が流れる。
同様に、第２電源Ｖｄｄ−第２電流回路４（トランジスタＭ５）−第１定電圧電源５（トランジスタＭ２）−参照ビット線３４−選択参照セル２２ｓ（磁気抵抗素子２７ｒ）−接地に参照電流Ｉｒが流れる際、第２電源Ｖｄｄ−第２電流回路４（トランジスタＭ６）−接続点Ｂに、参照電流Ｉｒが流れると共に第２電源Ｖｄｄ−第２補助回路７（トランジスタＭ７）−接続点Ｂに、微小な調整用の電流αが流れる。結果として、接続点Ｂ−ＴＭＲ列Ｂ１２（磁気抵抗素子４５、磁気抵抗素子４４）−接地に、参照電流Ｉｒ＋亜αの電流が流れる。
トランジスタＭ７及びトランジスタＭ８は、第５の実施の形態において、ｋ≦０．４９となるように参照電圧を微調整する目的で付加されており、そのゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）は十分小さい値が好ましい。
スイッチを制御して、トランジスタＭ７及びトランジスタＭ８のいずれか一方だけを用いてもよい。トランジスタＭ７及びトランジスタＭ８の少なくとも一方を複数設けることも可能であり、それらをスイッチを制御して、同時に複数選択しても良い。
本発明により、第５の実施の形態や第６の実施の形態においても、ｋ≦０．４９とすることが出来る。すなわち、磁気抵抗素子に印加される電圧や温度の影響を受けない最適な参照電圧を得ることが可能となる。
補助回路を用いる本実施の形態は、本明細書中に述べられる他の実施の形態においても、適用することが出来る。そして、同様の効果を得ることが出来る。
（第８の実施の形態）
次に、本発明の磁気ランダムアクセスメモリの第８の実施の形態について説明する。
まず、本発明の磁気ランダムアクセスメモリの第８の実施の形態の構成について説明する。
図１８は、本発明の磁気ランダムアクセスメモリの第８の実施の形態の更に他の構成を示す図である。図１３と比較して、読み出し回路１ｂにおいて以下の点で異なる。すなわち、ＴＭＲ列Ａ１１−ｉ（ｉ＝１〜ｎ：自然数）とスイッチ１４−ｉ（ｉ＝１〜ｎ：自然数）とが直列に接続された組が複数存在する。複数の組の各々は、互いに並列に接続される。そして、その一端を配線３７に、他端を接地に接続している。同様に、ＴＭＲ列Ｂ１２−ｊ（ｊ＝１〜ｍ：自然数）とスイッチ１５−ｊ（ｊ＝１〜ｍ：自然数）とが直列に接続された組が複数存在する。複数の組の各々は、互いに並列に接続される。そして、その一端を配線３８に、他端を接地に接続している。
この場合の読み出し回路１ｂは、各ＴＭＲ列内の磁気抵抗素子が破損している場合や適切な値を示さない場合、読み出し歩留まりをより向上させたい場合に備えて、予備のＴＭＲ列を提供できるようになっている。すなわち、読み出し動作時、又は、事前にスイッチ１４−ｉとスイッチ１５−ｊとにより、使用するＴＭＲ列Ａ１１−ｉ及びＴＭＲ列Ｂ１２−ｊを決めて、それを用いることにする。
その他の構成については、第５の実施の形態（図１３）と同様であり、その説明を省略する。
本発明の磁気ランダムアクセスメモリの第８の実施の形態の動作については、第５の実施の形態同様であるのでその説明を省略する。
本発明により、図１３の場合の効果のほか、ＴＭＲ列内の磁気抵抗素子が破損している場合や適切な値を示さない場合、読み出し歩留まりをより向上させたい場合でも、他のＴＭＲ列を用いることで、読み出し動作時の信頼性を向上させることが可能となる。
複数のＴＭＲ列を用いる本実施の形態は、本明細書中に述べられる他の実施の形態においても、適用することが出来る。そして、同様の効果を得ることが出来る。
（第９の実施の形態）
次に、本発明の磁気ランダムアクセスメモリの第９の実施の形態について説明する。
まず、本発明の磁気ランダムアクセスメモリの第９の実施の形態の構成について説明する。
図１９は、本発明の磁気ランダムアクセスメモリの第９の実施の形態の更に他の構成を示す図である。図１３と比較して、メモリセルアレイ２ａにおいて、以下の点で異なる。すなわち、参照ビット線３４及びそれに沿って存在する参照セル２２がない。従って、読み出しＹセレクタ２３は参照ビット線３４を選択しない。それらに代わって、複数の参照用磁気抵抗素子４７、参照セルセレクタ８、トランジスタＭ１０が設けられている。
トランジスタＭ１０は、定電圧回路５に接続される配線３６ａに接続されている。そのゲートに入力される制御信号により、読み出し動作時に、定電圧回路５及び第２電流回路４と参照用磁気抵抗素子４７とを接続する。制御信号を入力されるゲートと、配線３６ａへ接続されたゲート以外の一方の端子としての第１接続端子と、複数の参照用磁気抵抗素子４７−ｋへ接続された他方の端子としての第２接続端子とを備える。
参照用磁気抵抗素子４７−ｋ（ｋ＝１〜ｐ：自然数）及び参照セルセレクタ８は、第４の実施の形態と同様であるので、その説明を省略する。
本発明の磁気ランダムアクセスメモリの第９の実施の形態の動作については、参照セル２２の代わりに参照磁気抵抗素子４７を用いること、参照磁気抵抗素子４７の選択は、トランジスタＭ１０及び参照セルセレクタ８とで行うこと以外は、第５の実施の形態同様であるのでその説明を省略する。
本発明により、図１３の場合の効果のほか、参照用の磁気抵抗素子が破損している場合や適切な値を示さない場合、読み出し歩留まりをより向上させたい場合でも、他のＴ参照用の磁気抵抗素子を用いることで、読み出し動作時の信頼性を向上させることが可能となる。
複数の参照用磁気抵抗素子を用いる本実施の形態は、本明細書中に述べられる他の実施の形態においても、適用することが出来る。そして、同様の効果を得ることが出来る。
本発明において、メモリセルアレイは、上述のメモリセルアレイ２、２ａに制限されることはない。例えば、第５から第９の実施の形態については、図２０に示すクロスポイントセルを用いたＭＲＡＭに適用することが出来る。
図２０は、クロスポイントセルアレイ２ｂを示す図である。クロスポイントセルアレイ２ｂは、複数のメモリセル７２と、複数の参照セル７２ｒと、ワード線７３と、ビット線７４と、Ｙセレクタ７８と、Ｘセレクタ７９とを具備する。ビット線７４は、第１方向（Ｙ方向）に延伸する。ワード線７３は、第１方向（Ｙ方向）に実質的に垂直な第２方向（Ｘ方向）に延伸する。Ｙセレクタ７８は、複数のビット線７４から選択ビット線７４ｓを選択し、読み出し動作時に、参照ビット線７４ｒを選択する。Ｘセレクタ７９は、複数のビット線７４から選択ビット線７４ｓを選択する。複数のメモリセル７２の各々は、複数のビット線７４と複数のワード線７３とが交差する位置のそれぞれに対応して設けられている。第１磁気抵抗素子７７が、ワード線７３に接続された一方の端子としての第１端子と、ビット線７４に接続された他方の端子としての第２端子と含む。複数の参照セル７２ｒの各々は、参照ビット線７４ｒと複数のワード線７３とが交差する位置のそれぞれに対応して設けられている。参照用磁気抵抗素子７７ｒが、ワード線７３に接続された一方の端子としての第３端子と、参照ビット線７４ｒに接続された他方の端子としての第４端子と含む。
本発明において、メモリセルアレイは、上述のメモリセルアレイ２、２ａに制限されることはない。例えば、第１から第９の実施の形態については、図２１に示す２個のトランジスタと１個の磁気抵抗素子を用いたＭＲＡＭでもよい。
図２１は、他のメモリセルアレイ２ｃを示す図である。
メモリセルアレイの２ｃは、複数のメモリセル５２と、複数の参照セル５２ｒと、複数の第１ビット線５４と、複数の第２ビット線５５と、複数のワード線５３と、Ｙセレクタ６２と、Ｙ側電流終端回路６１と、Ｘセレクタ５８と、Ｙ側電流源回路６３を具備する。複数の第１ビット線５４は、第１方向（Ｙ方向）に延伸する。複数の第２ビット線５５は、複数の第１ビット線５４の各々と対をなし、第１方向（Ｙ方向）に延伸する。複数のワード線５３は、第１方向（Ｙ方向）に実質的に垂直な第２方向（Ｘ方向）に延伸する。Ｙセレクタ６２は、複数の第１ビット線５４から選択ビット線５４ｓを選択する。Ｙ側電流終端回路６１は、複数の第２ビット線５５から選択第２ビット線５５ｓを選択する。Ｘセレクタ５８は、複数のワード線５３から選択ワード線５３ｓを選択する。Ｙ側電流源回路６３は書き込み動作時に第２ビット線５５−磁気抵抗素子５７−第１ビット線５４の経路に電流を流す。
複数のメモリセル５２の各々は、第１磁気抵抗素子５７と、第１トランジスタ５６と、第２トランジスタ６６とを備える。第１トランジスタ５６は、ワード線５３に接続された第１ゲートと、第１ビット線５４に接続された第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。第２トランジスタ６６は、第１ワード線５４に接続された第２ゲートと、第２ビット線５５に接続された第２ゲート以外の一方の端子としての第５端子と、第２端子に接続された他方の端子としての第６端子とを含む。複数のメモリセル５２の各々は、複数の第１ビット線５４及び複数の第２ビット線５５と複数のワード線５３とが交差する位置のそれぞれに対応して設けられている。第１磁気抵抗素子５７が、一方の端子としての第３端子を接地に、他方の端子としての第４端子を第２端子に接続されている。複数の参照セル５２ｒの各々は、参照磁気抵抗素子５７ｒ、第３トランジスタ５６ｒと、第４トランジスタ６６ｒとを備える。第３トランジスタ５６ｒは、ワード線５３に接続された第３ゲートと、第１ビット線５４に接続された第３ゲート以外の一方の端子としての第７端子と、他方の端子としての第８端子とを含む。第４トランジスタ６６ｒは、ワード線５３に接続された第４ゲートと、第２ビット線５５に接続された第４ゲート以外の一方の端子としての第１１端子と、第８端子に接続された他方の端子としての第１２端子とを含む。複数の参照セル５２ｒの各々は、参照第１ビット線５４ｒ及び参照第２ビット線５５ｒと複数のワード線５３とが交差する位置のそれぞれに対応して設けられている。参照磁気抵抗素子５７ｒが、一方の端子としての第９端子を接地に、他方の端子としての第１０端子を第８端子に接続している。
本発明によれば、磁気抵抗素子を利用した半導体記憶装置（ＭＲＡＭ）において、メモリセルの記憶情報を判別するための参照電圧を自動的に最適な値にすることが出来る。それにより、読み出しの信頼性を高めることができる。
また、全ての磁気抵抗素子に均等に電圧が印加されるため、磁気抵抗素子特有のバイアス依存性によらず、参照電圧を最適な値にすることが可能である。
また、磁気抵抗素子（ＴＭＲ素子）の抵抗値やＭＲ比の大小に関わらず、参照電圧を最適な値にすることが可能である。従って、使用時の温度に依存することなく、上記参照電圧は最適な値を保持でき、読み出しの信頼性を損なうことはない。
また、参照セルはユーザエリアのメモリセルと同様の構成にすることができ、参照セルの占有面積が削減できる。さらに、磁気抵抗素子のショート等によるワード線不良の数を減少させることができる。また、負荷抵抗に磁気抵抗素子（ＴＭＲ素子）を用いることで、読み出し回路の面積を小さくできる。
本発明により、磁気ランダムアクセスメモリにおけるメモリセルに記憶されているデータを高い信頼性で判別し、読み出すことが可能となる。

Claims (12)

1. 第１方向に延伸する複数のビット線と、
   前記第１方向に延伸する参照ビット線と、
   前記複数のビット線の各々に沿って設けられた複数のメモリセルと、
   前記参照ビット線に沿って設けられた複数の参照セルと、
   読み出し部と
   を具備し、
   前記複数のメモリセルの各々は、
   記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、読み出し動作時に前記ビット線に接続されている第１磁気抵抗素
   子を備え、
   前記複数の参照セルの各々は、
   記憶されるデータに応じて磁化方向が反転して前記第１状態又は前記第２状態となる自発磁化を有し、読み出し動作時に前記参照ビット線に接続されている参照用磁気抵抗素子を備え、
   前記読み出し部は、
   読み出し動作時に前記複数のビット線から選択された選択ビット線に接続されている一方の端子としての第９端子と、第１電源に接続された他方の端子としての第１０端子とを含み、第１抵抗値を有する第１抵抗部と、
   読み出し動作時に前記参照ビット線に接続されている一方の端子としての第１１端子と、前記第１電源に接続された他方の端子としての第１２端子とを含み、第１抵抗値と異なる第２抵抗値を有する第２抵抗部と、
   前記第９端子の電位としてのセンス電位と、前記第１１端子の電位としての参照電位とを比較する比較部と
   を備え、
   前記第１抵抗部は、
   磁化方向が反転して前記第１状態又は前記第２状態となる自発磁化を有し、直列に接続された第２磁気抵抗素子及び第３磁気抵抗素子を備え、
   前記第２抵抗部は、
   磁化方向が反転して前記第１状態又は前記第２状態となる自発磁化を有し、直列に接続された第４磁気抵抗素子及び第５磁気抵抗素子を備える
   磁気ランダムアクセスメモリ。
2. 請求項１に記載の磁気ランダムアクセスメモリにおいて、
   前記参照用磁気抵抗素子、前記第１磁気抵抗素子、前記第２磁気抵抗素子、前記第３磁気抵抗素子、前記第４磁気抵抗素子及び前記第５磁気抵抗素子は、実質的に同じ構造であり、
   前記第２磁気抵抗素子と前記第３磁気抵抗素子とは、自発磁化の磁化方向が同じであり、
   前記第４磁気抵抗素子と前記第５磁気抵抗素子とは、自発磁化の磁化方向が異なる
   磁気ランダムアクセスメモリ。
3. 第１方向に延伸する複数のビット線と、
   前記第１方向に延伸する参照ビット線と、
   前記複数のビット線の各々に沿って設けられた複数のメモリセルと、
   前記参照ビット線に沿って設けられた複数の参照セルと、
   読み出し部と
   を具備し、
   前記複数のメモリセルの各々は、
   記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、読み出し動作時に前記ビット線に接続されている第１磁気抵抗素
   子を備え、
   前記複数の参照セルの各々は、
   記憶されるデータに応じて磁化方向が反転して前記第１状態又は前記第２状態となる自発磁化を有し、読み出し動作時に前記参照ビット線に接続されている参照用磁気抵抗素子を備え、
   前記読み出し部は、
   読み出し動作時に前記複数のビット線から選択された選択ビット線に接続されている一方の端子としての第９端子と、第１電源に接続された他方の端子としての第１０端子とを含み、第１抵抗値を有する第１抵抗部と、
   読み出し動作時に前記参照ビット線に接続されている一方の端子としての第１１端子と、前記第１電源に接続された他方の端子としての第１２端子とを含み、第１抵抗値と異なる第２抵抗値を有する第２抵抗部と、
   前記第９端子の電位としてのセンス電位と、前記第１１端子の電位としての参照電位とを比較する比較部と
   を備え、
   前記読み出し部は、
   前記第９端子と前記複数のメモリセルとの間、及び、前記第１１端子と前記複数の参照セルとの間に第２電位を印加する第１定電圧部と、
   前記第１定電圧部と前記第９端子との間に設けられ、前記選択ビット線と前記第１抵抗部とに同じ大きさの電流を供給する第１電流部と、
   前記第１定電圧部と前記第１１端子との間に設けられ、前記参照ビット線と前記第２抵抗部とに同じ大きさの電流を供給する第２電流部と
   を更に備える
   磁気ランダムアクセスメモリ。
4. 請求項３に記載の磁気ランダムアクセスメモリにおいて、
   選択セルに記憶されている前記データの読み出しのとき、
   前記読み出し部は、前記第１定電圧部が、それぞれ選択ビット線及び前記参照ビット線に前記第２電位を印加し、前記第１電流部が、前記選択ビット線と前記選択セル及び前記第１抵抗部へ同じ大きさのセンス電流を流し、前記第２電流部が、前記参照ビット線と選択参照セル及び前記第２抵抗部へ同じ大きさの参照電流を流し、前記第１電流部と前記第１抵抗部との間の電位を前記センス電位とし、前記第２電流部と前記第２抵抗部との間の電位を前記参照電位とし、前記センス電位と前記参照電位との比較結果を出力し、
   ここで、前記選択ビット線は前記複数のビット線から選択され、前記選択セルは前記複数のメモリセルから選択され、前記選択参照セルは前記複数の参照セルから選択される
   磁気ランダムアクセスメモリ。
5. 請求項３に記載の磁気ランダムアクセスメモリにおいて、
   前記第１定電圧部は、クランプ回路を含む
   磁気ランダムアクセスメモリ。
6. 請求項３に記載の磁気ランダムアクセスメモリにおいて、
   前記第１電流部及び前記第２電流部のうちの少なくとも一方は、カレントミラー回路を含む
   磁気ランダムアクセスメモリ。
7. 請求項３に記載の磁気ランダムアクセスメモリにおいて、
   前記読み出し部は、第１補助部及び第２補助部のうちの少なくとも一方を更に備え、
   ここで、前記第１補助部は、前記第９端子に接続され、前記センス電圧を変更可能であり、
   前記第２補助部は、前記第１１端子に接続され、前記参照電圧を変更可能である
   磁気ランダムアクセスメモリ。
8. 請求項７に記載の磁気ランダムアクセスメモリにおいて、
   前記第１補助部及び前記第２補助部のうちの少なくとも一方は、トリミング回路を含む
   磁気ランダムアクセスメモリ。
9. 第１方向に延伸する複数のビット線と、
   前記第１方向に延伸する参照ビット線と、
   前記複数のビット線の各々に沿って設けられた複数のメモリセルと、
   前記参照ビット線に沿って設けられた複数の参照セルと、
   読み出し部と
   を具備し、
   前記複数のメモリセルの各々は、
   記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、読み出し動作時に前記ビット線に接続されている第１磁気抵抗素
   子を備え、
   前記複数の参照セルの各々は、
   記憶されるデータに応じて磁化方向が反転して前記第１状態又は前記第２状態となる自発磁化を有し、読み出し動作時に前記参照ビット線に接続されている参照用磁気抵抗素子を備え、
   前記読み出し部は、
   読み出し動作時に前記複数のビット線から選択された選択ビット線に接続されている一方の端子としての第９端子と、第１電源に接続された他方の端子としての第１０端子とを含み、第１抵抗値を有する第１抵抗部と、
   読み出し動作時に前記参照ビット線に接続されている一方の端子としての第１１端子と、前記第１電源に接続された他方の端子としての第１２端子とを含み、第１抵抗値と異なる第２抵抗値を有する第２抵抗部と、
   前記第９端子の電位としてのセンス電位と、前記第１１端子の電位としての参照電位とを比較する比較部と
   を備え、
   前記第１抵抗部は、複数あり、
   複数の前記第１抵抗部の各々は、前記第９端子及び前記第１０端子に接続され、前記第９端子側及び前記第１０端子側のいずれか一方に第２スイッチを備え、
   前記複数の前記第１抵抗部のうちの一つが、読み出し動作に用いる第１抵抗部として、前記第２スイッチにより選択される
   磁気ランダムアクセスメモリ。
10. 第１方向に延伸する複数のビット線と、
    前記第１方向に延伸する参照ビット線と、
    前記複数のビット線の各々に沿って設けられた複数のメモリセルと、
    前記参照ビット線に沿って設けられた複数の参照セルと、
    読み出し部と
    を具備し、
    前記複数のメモリセルの各々は、
    記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、読み出し動作時に前記ビット線に接続されている第１磁気抵抗素
    子を備え、
    前記複数の参照セルの各々は、
    記憶されるデータに応じて磁化方向が反転して前記第１状態又は前記第２状態となる自発磁化を有し、読み出し動作時に前記参照ビット線に接続されている参照用磁気抵抗素子を備え、
    前記読み出し部は、
    読み出し動作時に前記複数のビット線から選択された選択ビット線に接続されている一方の端子としての第９端子と、第１電源に接続された他方の端子としての第１０端子とを含み、第１抵抗値を有する第１抵抗部と、
    読み出し動作時に前記参照ビット線に接続されている一方の端子としての第１１端子と、前記第１電源に接続された他方の端子としての第１２端子とを含み、第１抵抗値と異なる第２抵抗値を有する第２抵抗部と、
    前記第９端子の電位としてのセンス電位と、前記第１１端子の電位としての参照電位とを比較する比較部と
    を備え、
    前記第２抵抗部は、複数あり、
    複数の前記第２抵抗部の各々は、前記第１１端子及び前記第１２端子に接続され、前記第１１端子側及び前記第１２端子側のいずれか一方に第３スイッチを備え、
    前記複数の前記第２抵抗部のうちの一つが、読み出し動作に用いる第２抵抗部として、前記第３スイッチにより選択される
    磁気ランダムアクセスメモリ。
11. 第１方向に延伸する複数のビット線と、
    前記第１方向に延伸する参照ビット線と、
    前記複数のビット線の各々に沿って設けられた複数のメモリセルと、
    前記参照ビット線に沿って設けられた複数の参照セルと、
    読み出し部と
    を具備し、
    前記複数のメモリセルの各々は、
    記憶されるデータに応じて磁化方向が反転して第１状態又は第２状態となる自発磁化を有し、読み出し動作時に前記ビット線に接続されている第１磁気抵抗素
    子を備え、
    前記複数の参照セルの各々は、
    記憶されるデータに応じて磁化方向が反転して前記第１状態又は前記第２状態となる自発磁化を有し、読み出し動作時に前記参照ビット線に接続されている参照用磁気抵抗素子を備え、
    前記読み出し部は、
    読み出し動作時に前記複数のビット線から選択された選択ビット線に接続されている一方の端子としての第９端子と、第１電源に接続された他方の端子としての第１０端子とを含み、第１抵抗値を有する第１抵抗部と、
    読み出し動作時に前記参照ビット線に接続されている一方の端子としての第１１端子と、前記第１電源に接続された他方の端子としての第１２端子とを含み、第１抵抗値と異なる第２抵抗値を有する第２抵抗部と、
    前記第９端子の電位としてのセンス電位と、前記第１１端子の電位としての参照電位とを比較する比較部と
    を備え、
    前記複数のビット線の各々と対をなし、前記第１方向に延伸する複数の第２ビット線と、
    前記第１方向に実質的に垂直な第２方向に延伸する複数のワード線と、
    前記複数のビット線から選択ビット線を選択する第１セレクタと、
    前記複数の第２ビット線から選択第２ビット線を選択する第２セレクタと、
    前記複数のワード線から選択ワード線を選択する第３セレクタと
    を更に具備し、
    前記複数のメモリセルの各々は、
    前記ワード線に接続された第１ゲートと、前記ビット線に接続された前記第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む第１トランジスタと、
    前記ワード線に接続された第２ゲートと、前記第２ビット線に接続された前記第２ゲート以外の一方の端子としての第５端子と、前記第２端子に接続された他方の端子としての第６端子とを含む第２トランジスタと、
    を更に備え、
    前記複数のビット線及び前記複数の第２ビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、
    前記第１磁気抵抗素子が、一方の端子としての第３端子を接地に、他方の端子としての第４端子を前記第２端子に接続され、
    前記複数の参照セルの各々は、
    前記ワード線に接続された第３ゲートと、前記ビット線に接続された前記第３ゲート以外の一方の端子としての第７端子と、他方の端子としての第８端子とを含む第３トランジスタと、
    前記ワード線に接続された第４ゲートと、前記第２ビット線に接続された前記第４ゲート以外の一方の端子としての第１１端子と、前記第８端子に接続された他方の端子としての第１２端子とを含む第４トランジスタと、
    を更に備え、
    前記参照ビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、
    前記参照磁気抵抗素子が、一方の端子としての第９端子を接地に、他方の端子としての第１０端子を前記第８端子に接続されている
    磁気ランダムアクセスメモリ。
12. 請求項１１に記載の磁気ランダムアクセスメモリにおいて、
    選択セルに記憶されている前記データの読み出しのとき、
    前記第１セレクタは、前記選択ビット線を選択し、前記複数のビット線のうちの前記選択ビット線以外の非選択ビット線を開放し、
    前記第３セレクタは、選択セルの第１トランジスタ及び第２トランジスタを導通状態にする電圧を前記選択ワード線に供給し、前記選択ワード線以外の非選択ワード線には非選択セルの第１トランジスタ及び第２トランジスタを非導通状態にする電圧を供給し、
    前記読み出し部は、前記第１電源の電位を、前記選択セルの前記第１磁気抵抗素子と前記第１抵抗部とで分圧して前記センス電位とし、前記第１電源の電位を、選択参照セルの前記参照用磁気抵抗素子と前記第２抵抗部とで分圧して前記参照電位とし、前記センス電位と前記参照電位との比較結果を出力し、
    ここで、前記選択セルは、前記選択第２ワード線と前記選択ビット線とで前記複数のメモリセルから選択され、前記非選択セルは、前記選択セル以外の前記メモリセルであり、前記選択参照セルは、前記選択第２ワード線と前記参照ビット線とで前記複数の参照セルから選択される
    磁気ランダムアクセスメモリ。

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