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Ein
Magnet-Direktzugriffsspeicher („MRAM") ist ein nichtflüchtiger Speicher, der zur Langzeitdatenspeicherung
geeignet sein kann. MRAM-Vorrichtungen können Lese- und Schreiboperationen schneller
als herkömmliche
Langzeitspeichervorrichtungen, wie z. B. Festplattenlaufwerke, durchführen. Zusätzlich können MRAM-Vorrichtungen
kompakter sein und verbrauchen unter Umständen weniger Leistung als herkömmliche
Speichervorrichtungen.
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Eine
typische MRAM-Vorrichtung kann ein Array von Speicherzellen umfassen,
bei dem sich Wortleitungen entlang Zeilen der Speicherzellen erstrecken
und Bitleitungen entlang Spalten der Speicherzellen erstrecken.
Jede Speicherzelle kann sich an einem Kreuzungspunkt einer Wortleitung
und einer Bitleitung befinden.
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Eine
Speicherzelle in einer MRAM-Vorrichtung speichert ein Bit Informationen
gemäß einer Ausrichtung
einer Magnetisierung. Die Magnetisierung einer Speicherzelle nimmt
zu einer bestimmten Zeit eine von zwei stabilen Ausrichtungen an.
Diese beiden Ausrichtungen sind als parallel und antiparallel bekannt
und stellen Logikpegelwerte von „0" bzw. „1" dar.
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Die
Magnetisierungsausrichtung beeinflusst den Widerstandswert einer
Speicherzelle, wie z. B. einer Spin-abhängigen Tunnelübergangsvorrichtung. Der
Widerstandswert einer Speicherzelle ist z. B. ein erster Wert R,
wenn die Magnetisierungsausrichtung parallel ist, wobei der Widerstandswert
der Speicherzelle auf einen zweiten Wert (R + ΔR) erhöht wird, wenn die Magnetisierungsausrichtung
von parallel zu antiparallel verändert
wird. Die Magnetisierungsausrichtung einer ausgewählten Speicherzelle
und deshalb der Logikzu stand der Speicherzelle können durch ein Bestimmen des
Widerstandszustands der ausgewählten
Speicherzelle gelesen werden.
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Eine
der Herausforderungen bei MRAM-Vorrichtungen beinhaltet ein elektrisches
Trennen der Schaltungen, die die Speicherzellen aufweisen, während ein
ausreichender Pegel an Packdichte beibehalten wird. Obwohl zusätzliche
Komponenten, wie z. B. Transistoren, verwendet werden können, um
die Trennung von Speicherzellen zu erhöhen, resultiert eine Erhöhung der
Anzahl von Komponenten üblicherweise
in einem Rückgang
der Packdichte der Speicherzellen, d. h. der Anzahl von Speicherzellen pro
gegebener Fläche,
wobei ein Rückgang
der Packdichte im allgemeinen zu erhöhten Kosten führt. Es
wäre wünschenswert,
in der Lage zu sein, Packdichten zu erhöhen, während die elektrische Trennung
von Speicherzellen erhöht
wird und während die
Leseleistung des MRAM-Speichers verbessert wird.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Durchführen einer
Leseoperation oder ein System mit verbesserten Charakteristika zu
schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 oder 18 oder ein
System gemäß Anspruch
7 gelöst.
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Bei
einem exemplarischen Ausführungsbeispiel
liefert die vorliegende Offenbarung ein Verfahren zum Durchführen einer
Leseoperation von einer ersten magnetischen Direktzugriffsspeicher- (MRAM-)
Zelle in einer Speicherzellenfolge, die die erste MRAM-Zelle umfasst,
die mit einer zweiten MRAM-Zelle
gekoppelt ist. Das Verfahren umfasst ein Bereitstellen einer Spannung
an ein erstes Ende der ersten Speicherzellenfolge, das am nächsten an der
ersten MRAM-Zelle ist, ein Bereitstellen einer Massequelle an ein
zweites Ende der ersten Speicherzellenfolge, das dem ersten Ende
gegenüberliegt,
und ein Bestimmen, ob eine Spannungsveränderung an einem Knoten zwischen
der ersten und der zweiten MRAM- Speicherzelle
ansprechend auf das Anlegen eines Schreiberfassungsstroms an die
erste MRAM-Zelle aufgetreten ist.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beigefügten
Zeichnungen näher
erläutert,
wobei die Elemente der Zeichnungen nicht notwendigerweise maßstabsgetreu
zueinander sind, und wobei gleiche Bezugszeichen entsprechende ähnliche
Teile bezeichnen. Es zeigen:
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1 ein
Diagramm, das ein Ausführungsbeispiel
einer Datenspeichervorrichtung darstellt, die Speicherzellenfolgen
umfasst;
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2a ein
Diagramm, das ein Ausführungsbeispiel
einer parallelen Magnetisierungsausrichtung einer MRAM-Speicherzelle darstellt;
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2b ein
Diagramm, das ein Ausführungsbeispiel
einer antiparallelen Magnetisierungsausrichtung einer MRAM-Speicherzelle
darstellt;
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3 ein
Diagramm, das ein Ausführungsbeispiel
eines ersten Systems zum Lesen einer Speicherzelle in einer Speicherzellenfolge
darstellt;
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4 ein
Flussdiagramm, das ein Ausführungsbeispiel
eines ersten Verfahrens zum Lesen einer Speicherzelle in einer Speicherzellenfolge
darstellt;
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5 ein
Diagramm, das ein Ausführungsbeispiel
eines zweiten Systems zum Lesen einer Speicherzelle in einer Speicherzellenfolge
darstellt;
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6 ein
Flussdiagramm, das ein Ausführungsbeispiel
eines zweiten Verfahrens zum Lesen einer Speicherzelle in einer
Speicherzellenfolge darstellt;
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7 ein
Diagramm, das ein Ausführungsbeispiel
einer MRAM-Vorrichtung darstellt, die mehrere Ebenen umfasst;
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8 ein
Diagramm, das ein Ausführungsbeispiel
eines Systems darstellt, das eine oder mehrere MRAM-Vorrichtungen umfasst;
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9a ein
Diagramm, das ein Ausführungsbeispiel
einer MRAM-Speicherzelle in einem ersten Zustand darstellt;
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9b ein
erstes Diagramm, das das Anlegen eines Schreiberfassungsstroms an
die in 9a gezeigte MRAM-Speicherzelle
darstellt;
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9c ein
Diagramm, das ein Ausführungsbeispiel
einer MRAM-Speicherzelle in einem zweiten Zustand darstellt;
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9d ein
erstes Diagramm, das das Anlegen eines Schreiberfassungsstroms an
die in 9c gezeigte MRAM-Speicherzelle
darstellt;
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10 ein
Flussdiagramm, das ein Ausführungsbeispiel
eines dritten Verfahrens zum Lesen einer Speicherzelle in einer
Speicherzellenfolge darstellt; und
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11 ein
Flussdiagramm, das ein Ausführungsbeispiel
eines vierten Verfahrens zum Lesen einer Speicherzelle in einer
Speicherzellenfolge darstellt.
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Wie
in den Figuren zu Darstellungszwecken gezeigt ist, ist die vorliegende
Erfindung in einer MRAM-Vorrichtung ausgeführt. Bei einem Ausführungsbeispiel
umfasst die MRAM-Vorrichtung
ein Array von Speicherzellen und einen Schaltungsaufbau zum zuverlässigen Erfassen
von Widerstandszu ständen
der Speicherzellen. Das Array von Speicherzellen ist in Speicherzellenfolgen
unterteilt, wie hierin beschrieben wird. Um eine Speicherzelle in
einer Speicherzellenfolge zu lesen, wird die Ausgabe einer Spannungsteilerschaltung
bestimmt, bevor und nachdem die Speicherzelle unter Verwendung einer Spannung
in einen ersten Zustand geschrieben wird. Wenn die Spannungsteilerausgabe
sich nach einem Schreiben in den ersten Zustand nicht verändert, war die
Speicherzelle vor dem Schreiben in den ersten Zustand in dem ersten
Zustand. Wenn die Spannungsteilerausgabe sich nach dem Schreiben
in den ersten Zustand verändert,
war die Speicherzelle vor einem Schreiben in den ersten Zustand
in einem zweiten Zustand. In diesem Fall, wird die Speicherzelle
in den zweiten Zustand rückgeschrieben.
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Bei
einem weiteren Ausführungsbeispiel
umfasst die MRAM-Vorrichtung
ein Array von Speicherzellen und einen Schaltungsaufbau zum zuverlässigen Erfassen
von Widerstandszuständen
der Speicherzellen. Das Array von Speicherzellen ist in Speicherzellenfolgen
unterteilt, wie hierin beschrieben ist. Um eine Speicherzelle in
einer Speicherzellenfolge zu lesen, wird die Ausgabe einer Spannungsteilerschaltung
bestimmt, bevor und nachdem ein Schreiberfassungsstrom, wie unten
beschrieben ist, über die
Speicherzelle angelegt wird. Wenn die Spannungsteilerausgabe sich
nicht verändert,
nachdem der Schreibstrom angelegt wurde, befindet sich die Speicherzelle
in einem ersten Zustand. Wenn sich die Spannungsteilerausgabe verändert, nachdem der
Schreiberfassungsstrom angelegt wurde, befindet sich die Speicherzelle
in einem zweiten Zustand.
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Im
folgenden wird Bezug auf 1 genommen, die ein Ausführungsbeispiel
einer MRAM-Vorrichtung 8 darstellt, die ein Array 10 von
Speicherzellenfolgen 12 umfasst. Jede Speicherzellenfolge
umfasst eine Mehrzahl von Speicherzellen, wie in den Ausführungsbeispielen
der 3 und 5 gezeigt ist. Die Speicherzellenfolgen 12 sind
in Zeilen und Spalten angeordnet, wobei die Zeilen sich entlang
einer x- Richtung
erstrecken und die Spalten sich entlang einer y-Richtung erstrecken. Nur eine relativ kleine
Anzahl von Speicherzellenfolgen 12 ist gezeigt, um die
Beschreibung der Erfindung zu vereinfachen. In der Praxis können Arrays
jeder Größe mit jeder
Anzahl von Speicherzellenfolgen verwendet werden. Die Speicherzellenfolgen
können
jeweils jede Anzahl von Speicherzellen größer oder gleich zwei umfassen.
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Leiterbahnen,
die als Wortleitungen 14 fungieren, erstrecken sich entlang
der x-Richtung in einer Ebene auf einer Seite des Speicherzellarrays 10. Die
Wortleitungen 14 aus 1 stellen
eine Wortleitung für
jede Speicherzelle in den Speicherzellenfolgen 12 dar.
Leiterbahnen, die als Schreib- bzw. Lesebitleitung 16w und 16r fungieren,
erstrecken sich entlang der y-Richtung in einer Ebene an einer gegenüberliegenden
Seite des Speicherzellarrays 10. Jede Speicherzelle in
den Speicherzellenfolgen 12 befindet sich an einem Kreuzungspunkt
einer entsprechenden Wortleitung 14 und Bitleitungen 16w und 16r.
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Die
Speicherzellen sind auf keinen bestimmten Typ von Vorrichtung eingeschränkt. Die
Speicherzellen können
z. B. spinabhängige
Tunnel- („SDT"-) Übergangsvorrichtungen
sein.
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Bezug
nehmend auf die 2a und 2b umfasst
eine SDT-Übergangsvorrichtung
eine fixierte Schicht 52, die eine Magnetisierung aufweist,
die in einer Ebene der fixierten Schicht 52 ausgerichtet
ist, jedoch fest ist, um sich bei Vorliegen eines angelegten Magnetfeldes
in einem Bereich von Interesse nicht zu drehen. Die SDT-Übergangsvorrichtung
umfasst außerdem
eine „freie" Schicht 50,
die eine Magnetisierungsausrichtung aufweist, die nicht fixiert
ist. Vielmehr kann die Magnetisierung in einer von zwei Richtungen
entlang einer Achse (der „Vorzugs"-Achse), die in der
Ebene der freien Schicht 50 liegt, ausgerichtet sein. Wenn
die Magnetisierung der freien und der fixierten Schicht 50 und 52 in
der gleichen Richtung ist, spricht man von einer „parallelen" Ausrichtung (wie
in 2a durch die Pfeile angezeigt ist). Wenn die Magnetisierung
der freien und der fixierten Schicht 50 und 52 in
entgegengesetzten Richtungen ist, spricht man von einer „antiparallelen" Ausrichtung (wie
in 2b durch die Pfeile angezeigt ist). Die Magnetisierung
in der freien Schicht 50 kann durch ein Anlegen von Schreibströmen an Wort-
und Bitleitungen 14 und 16, die die Speicherzelle
kreuzen, ausgerichtet werden.
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Die
freie und die fixierte Schicht 50 und 52 sind
durch eine Isolierungstunnelbarriere 51 getrennt. Die Isolierungstunnelbarriere 51 erlaubt
eine quantenmechanische Tunnelbildung zwischen der freien und der
fixierten Schicht 50 und 52. Dieses Tunnelbildungsphänomen ist
elektronenspinabhängig,
was den Widerstandswert der SDT-Übergangsvorrichtung 12 zu
einer Funktion der relativen Ausrichtungen der Magnetisierung der
freien und der fixierten Schicht 50 und 52 macht.
Der Widerstandswert der SDT-Übergangsvorrichtung
ist z. B. ein erster Wert R, wenn die Ausrichtung der Magnetisierung der
freien und der fixierten Schicht 50 und 52 parallel ist,
und ein zweiter Wert (R + ΔR),
wenn die Ausrichtung der Magnetisierung antiparallel ist.
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Bezug
nehmend auf 1 umfasst die MRAM-Vorrichtung 8 außerdem eine
Zeilendecodierschaltung 18. Während Schreiboperationen legt
die Zeilendecodierschaltung 18 einen Schreibstrom an eine
ausgewählte
Wortleitung 14 an, um zu bewirken, dass eine Speicherzelle
in einen erwünschten
Zustand geschrieben wird. Während
Leseoperationen legt die Zeilendecodierschaltung 18 einen Schreibstrom
an eine ausgewählte
Wortleitung 14 an, um zu bewirken, dass eine Speicherzelle
in einen bekannten Zustand geschrieben wird, und kann einen Schreibstrom
an die ausgewählte
Wortleitung 14 anlegen, um zu bewirken, dass die Speicherzelle
in einen vorherigen Zustand geschrieben wird. Bei einem weiteren
Ausführungsbeispiel,
das unten Bezug nehmend auf die 9a – 9d, 10 und 11 beschrieben
ist, legt die Zeilendecodierschaltung 18 einen Schreiberfassungsstrom
an eine aus gewählte
Wortleitung 14 an, um zu bewirken, dass eine Referenzschicht
einer Speicherzelle während Leseoperationen
in einen bekannten Zustand gesetzt wird.
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Die
MRAM-Vorrichtung 8 umfasst ferner eine Spaltendecodierschaltung 20.
Während
Schreiboperationen legt die Spaltendecodierschaltung 20 einen Schreibstrom
an ausgewählte
Bitleitungen 16w an. Während
Leseoperationen legt die Spaltendecodierschaltung 20 einen
Schreibstrom an eine ausgewählte
Bitleitung 16w an, um zu bewirken, dass eine Speicherzelle
in einen bekannten Zustand geschrieben wird, und kann einen Schreibstrom
an die ausgewählte
Bitleitung 16w anlegen, um zu bewirken, dass die Speicherzelle
in einen vorherigen Zustand geschrieben wird. Ebenso während Leseoperationen wählt die
Spaltendecodierschaltung 20 eine Speicherzellenfolge 12 aus
und verbindet die Speicherzellenfolge 12 über die
Bitleitung 16r unter Verwendung einer Lenkschaltung 24 mit
einer Erfassungsschaltung 26. Bei dem unten Bezug nehmend
auf die 9a – 9d, 10 und 11 beschriebenen Ausführungsbeispiel
kann die Spaltendecodierschaltung 20 auch während Leseoperationen
einen Schreiberfassungsstrom an die ausgewählten Bitleitungen 16 anlegen.
Die Spaltendecodierschaltung 20 wählt außerdem eine Speicherzellenfolge 12 aus
und verbindet die Speicherzellenfolge 12 unter Verwendung
der Lenkschaltung 24 über
eine Bitleitung 16r mit der Erfassungsschaltung 26.
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Die
MRAM-Vorrichtung 8 umfasst ferner eine Leseschaltung 22 zum
Erfassen des Widerstandswerts ausgewählter Speicherzellen während Leseoperationen
und eine Schreibschaltung (nicht gezeigt) zum Ausrichten der Magnetisierung
ausgewählter Speicherzellen
während
Schreiboperationen.
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Die
Leseschaltung 22 umfasst eine Mehrzahl von Lenkschaltungen 24 und
Leseverstärkern 26. Mehrere
Bitleitungen 16 sind mit jeder Lenkschaltung 24 verbunden.
Jede Lenkschaltung 24 umfasst einen Satz von Schaltern,
die eine ausgewählte
Bitleitung 16r und eine ausgewählte Speicherzellen folge 12 mit einem
Leseverstärker 26 verbinden.
Eine Ausgabe des Leseverstärkers 26 wird
an ein Datenregister 30 geliefert, das wiederum mit einer
I/O-Anschlussfläche 32 der
MRAM-Vorrichtung 8 gekoppelt ist. Wenn die MRAM-Vorrichtung 8 mehrere
Ebenen von Speicherzellarrays (siehe z. B. 7) aufweist,
können Bitleitungen 16r und
Speicherzellenfolgen 12 aus den zusätzlichen Ebenen in die Leseverstärker 26 multiplexiert
werden.
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Eine
Steuerschaltung 34 liefert Steuersignale, wie z. B. Zeitgebungssignale,
an die Zeilendecodierschaltung 18, die Spaltendecodierschaltung 20 und
die Leseschaltung 22.
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3 stellt
ein Ausführungsbeispiel
eines Systems 60 zum Lesen einer Speicherzelle 70 in einer
Speicherzellenfolge 12 dar. Das System 60 umfasst
ein Ausführungsbeispiel
einer Speicherzellenfolge 12 und ein Ausführungsbeispiel
eines Leseverstärkers 26.
Die Speicherzellenfolge 12 ist mit einem Transistor 72 gekoppelt,
der Transistor ist mit einer Bitleitung 16r und einer Lenkschaltung 24 gekoppelt und
die Lenkschaltung 24 ist mit der Bitleitung 16r und
einem Leseverstärker 26 gekoppelt.
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Die
Speicherzellenfolge 12 umfasst Speicherzellen 70a, 70b, 70c und 70d,
dargestellt durch Widerstände,
die in Serie geschaltet sind. Wortleitungen 14a, 14b, 14c und 14d werden
verwendet, um die Speicherzellen 70a, 70b, 70c bzw. 70d in
Verbindung mit der Bitleitung 16w zu beschreiben. Eine Spannungsquelle,
VCC, ist mit einem Ende der Speicherzellenfolge 12 gekoppelt
und das andere Ende der Speicherzellenfolge 12 ist mit
einer Massequelle gekoppelt. Der Wert von VCC kann
gleich der Lese- bzw. Erfassungsspannung mal der Anzahl von Speicherzellen 70 in
der Speicherzellenfolge 12 gesetzt werden. Wenn die Lesespannung
0,5 ist, kann VCC für das Ausführungsbeispiel aus 3 z.
B. auf 0,5 V mal 4 oder 2,0 V eingestellt werden. Die Spannung VCC nicht ausgewählter Speicherzellenfolgen 12 wird auf
das Massepotential eingestellt. Die Spannungsquelle liefert eine
Span nung über
die Speicherzellenfolge 12 ansprechend auf Steuersignale,
die von einer Zeilendecodierschaltung 18, einer Spaltendecodierschaltung 20 und/oder
einer Steuerschaltung 34 empfangen werden. Insbesondere
liefert die Spannungsquelle eine Spannung an die Speicherzellenfolge 12 ansprechend
auf eine Leseoperation, um es zu ermöglichen, dass eine oder mehrere
der Speicherzellen 70a, 70b, 70c und 70d gelesen
werden.
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Bei
dem Ausführungsbeispiel
aus 3 ist die Gate-Verbindung
des Transistors 72 mit dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt,
die Drain-Verbindung des Transistors 72 ist mit einer Spannungsquelle
VDD gekoppelt und die Source-Verbindung
des Transistors 72 ist mit der Bitleitung 16r gekoppelt.
Die Speicherzellen 70a, 70b, 70c und 70d bilden
einen Spannungsteiler und ein Knoten VG bildet
einen Spannungsabgriff in der Speicherzellenfolge 12. Der
Transistor 72 wird als ein Source-Folger betrieben, um
die an der Gateverbindung vorliegende Spannung VG der
Source-Verbindung ansprechend auf die Spannung VCC,
die an die Speicherzellenfolge 12 angelegt wird, zu zeigen. Folglich
bewirkt der Transistor 72, dass die Spannung, die an dem
Knoten zwischen den Speicherzellen 70b und 70c vorhanden
ist, auf der Bitleitung 16r widergespiegelt wird.
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Jede
Speicherzellenfolge 12 in dem Array 10 ist mit
einem Transistor 72 gekoppelt, der mit einer Bitleitung 16r gekoppelt
ist. Jeder Transistor 72 kann sich physisch nahe an der
Speicherzellenfolge 12, mit der derselbe gekoppelt ist,
befinden. Durch ein Anlegen einer Spannung VCC an
eine ausgewählte Speicherzellenfolge 12,
die mit einer Bitleitung 16r gekoppelt ist, bewirkt die
Zeilendecodierschaltung 18, dass die Spannung VC von der ausgewählten Speicherzellenfolge 12 auf
die Bitleitung 16r widergespiegelt wird, wie unten detaillierter
beschrieben ist. Eine Spannung VCC wird
während
der Zeit, zu der die Spannung VG von der
ausgewählten
Speicherzellenfolge 12 auf der Bitleitung 16r widerge spiegelt wird,
nicht an die weiteren Speicherzellenfolgen 12, die mit
der Bitleitung 16r gekoppelt sind, angelegt.
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Jede
Lenkschaltung 24 ist mit 4 bis 256 Bitleitungen 16r gekoppelt.
Folglich ist die Lenkschaltung 24 mit der Source-Verbindung
des Transistors 72 für
jede Bitleitung 16r gekoppelt. Die Lenkschaltung 24 liefert
die Spannung von einer ausgewählten Bitleitung 16r,
die wiederum über
den Spannungsfolgertransistor 72 mit der Speicherzellenfolge 12 gekoppelt
ist, an den Leseverstärker 26.
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Der
Leseverstärker 26 ist
mit der Bitleitung 16r, einem Knoten zwischen den Speicherzellen 70b und 70c durch
den Widerstand 72 und der Lenkschaltung 26 gekoppelt.
Der Leseverstärker 26 umfasst
eine Schalterschaltung 74, einen Kondensator 76,
einen Differenzverstärker 78 und
einen Signalverstärker 80.
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Die
Schalterschaltung 74 ist konfiguriert, um selektiv die
Bitleitung 16r ansprechend auf ein Steuersignal mit einem
der Eingänge
des Differenzverstärkers 78 zu
koppeln. Das Steuersignal bewirkt, dass die Schalterschaltung 74 die
Bitleitung 16r mit dem positiven Eingang des Differenzverstärkers 78 koppelt,
um eine erste Spannung V1 zu einer ersten Zeit
zu übertragen.
Der Kondensator 76 speichert die erste Spannung für eine eingeschränkte Zeit.
Zu einer zweiten Zeit bewirkt das Steuersignal, dass die Schalterschaltung 74 die
Bitleitung 16r mit dem negativen Eingang des Differenzverstärkers 78 koppelt, um
eine zweite Spannung V2 zu übertragen.
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Ansprechend
auf die erste und die zweite Spannung erzeugt der Differenzverstärker 78 eine Differenzausgangsspannung
VDIFF, die an den Signalverstärker 80 geliefert
wird. Der Signalverstärker 80 verstärkt die
Differenzausgangsspannung zu einer Logikausgangsspannung VOUT, die als ein logischer Pegel, d. h. eine „0" oder eine „1", gespeichert werden
kann.
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4 ist
ein Flussdiagramm, das ein Ausführungsbeispiel
eines Verfahrens zum Lesen einer Speicherzelle in dem Ausführungsbeispiel
der Speicherzellenfolge 12 aus 3 darstellt.
In 4 wird eine Spannung VCC an
die Speicherzellenfolge 12 geliefert, wie in einem Block 402 angezeigt
ist. Eine erste Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfasst,
wie in einem Block 404 angezeigt ist. Insbesondere bewirken
der Transistor 72 und die Schaltschaltung 74,
dass die Spannung, die an dem Knoten VC zwischen
den Speicherzellen 70b und 70c zu einem ersten
Zeitpunkt vorhanden ist, erfasst und auf dem Kondensator 76 gespeichert
wird, wie oben beschrieben ist.
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Eine
ausgewählte
Speicherzelle in der Speicherzellenfolge 12, z. B. die
Speicherzelle 70b, wird in einen ersten Zustand geschrieben,
wie in einem Block 406 angezeigt ist. Bei einem Ausführungsbeispiel
kann der erste Zustand antiparallel sein, um einen Logikpegel von „1" darzustellen. Bei
weiteren Ausführungsbeispielen
kann der erste Zustand parallel sein, um einen Logikpegel „0" darzustellen.
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Eine
zweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfasst,
wie in einem Block 408 angezeigt ist. Insbesondere bewirken
der Transistor 72 und die Schaltschaltung 74,
dass die Spannung, die an dem Knoten VG zwischen
den Speicherzellen 70b und 70c zu einem zweiten
Zeitpunkt vorhanden ist, erfasst wird und an den negativen Eingang
des Differenzverstärkers 78 geliefert wird.
Die zweite Spannung wird erfasst, nachdem die ausgewählte Speicherzelle,
z. B. die Speicherzelle 70b, in den ersten Zustand geschrieben
wurde.
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Eine
Bestimmung wird durch den Leseverstärker 26 durchgeführt, ob
sich die erste Spannung von der zweiten Spannung unterscheidet,
wie in einem Block 410 angezeigt ist. Die Bestimmung wird unter
Verwendung des Differenzverstärkers 78 und des
Signalverstärkers 80 durchgeführt. Wenn
die erste Spannung sich nicht von der zweiten Spannung unterscheidet,
wird ein erster Logikpegel, der dem ersten Zustand zugeordnet ist,
aus der ausgewählten Speicherzelle,
z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 412 angezeigt
ist. Wenn sich die erste Spannung von der zweiten Spannung unterscheidet,
wird ein zweiter Logikpegel, der dem zweiten Zustand zugeordnet
ist, auf der ausgewählten Speicherzelle,
z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 414 angezeigt
ist. Zusätzlich wird
die ausgewählte
Speicherzelle, z. B. die Speicherzelle 70b, in den zweiten
Zustand geschrieben, wie in einem Block 416 angezeigt ist.
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Der
Leseverstärker 26 bewirkt,
dass der erste oder der zweite Logikpegel aus der ausgewählten Speicherzelle
ausgelesen wird, indem bewirkt wird, dass eine „1" oder eine „0" in dem Register 30 gespeichert
und an die I/O-Anschlussfläche 32 geliefert wird.
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Wie
oben angemerkt wurde, bewirken der parallele Zustand und der antiparallele
Zustand, dass unterschiedliche Widerstandswerte über eine Speicherzelle gemessen
werden. Durch ein Anlegen einer Spannung über die Speicherzellenfolge 12 kann eine
Spannung an einem Knoten zwischen Speicherzellen in der Folge erfasst
werden, bevor und nachdem eine ausgewählte Speicherzelle in einen
bekannten Zustand geschrieben wird. Wenn der bekannte Zustand mit
dem vorherigen Zustand der ausgewählten Speicherzelle übereinstimmt, ändert sich der
Widerstandswert der Zelle nicht und die Spannung, die an dem Knoten
nach dem Schreiben erfasst wird, ist in etwa die gleiche wie die
Spannung, die an dem Knoten vor dem Schreiben erfasst wird. Wenn
der bekannte Zustand nicht mit dem vorherigen Zustand der ausgewählten Speicherzelle übereinstimmt,
verändert
sich der Widerstandswert der Zelle und die Spannung, die an dem
Knoten nach dem Schreiben erfasst wird, unterscheidet sich von der
Spannung, die an dem Knoten vor dem Schreiben erfasst wird. Auf
diese Weise fungiert die Speicherzellenfolge 12 wirksam
als eine Spannungsteilerschaltung.
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Wenn
das Schreiben in Block 406 bewirkt hat, dass sich der Zustand
der ausgewählten
Speicherzelle verändert,
wird die Speicherzelle in ihren ursprünglichen Zustand überschrieben,
wie durch Block 416 dargestellt ist. Wenn das Schreiben
in Block 406 nicht bewirkt hat, dass sich der Zustand der
ausgewählten
Speicherzelle verändert,
bleibt die Speicherzelle in ihrem ursprünglichen Zustand und muss nicht überschrieben
werden.
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Die
Steuerschaltung 34 liefert geeignete Zeitgebungssignale
an die Zeilendecodierschaltung 18, die Schreibdecodierschaltung 20,
die Leseschaltung 22, die Lenkschaltung 24 und
den Leseverstärker 26,
um es zu ermöglichen,
dass die in 4 gezeigten Funktionen des Verfahrens
durchgeführt
werden können.
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Jede
der Speicherzellen 70a, 70b, 70c und 70d kann
unter Verwendung des gerade beschriebenen Verfahrens gelesen werden.
Obwohl vier Speicherzellen in der Speicherzellenfolge aus 3 gezeigt
sind, können
andere Speicherzellenfolgen andere Anzahlen von Speicherzellen umfassen,
die in Serie geschaltet sind.
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Obwohl
die Gate-Verbindung des Transistors 72 bei dem in 3 gezeigten
Ausführungsbeispiel mit
dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt
ist, kann die Gate-Verbindung bei anderen Ausführungsbeispielen mit einem
Knoten zwischen anderen Speicherzellen, wie z. B. dem Knoten zwischen
den Speicherzellen 70a und 70b oder dem Knoten
zwischen den Speicherzellen 70c und 70d, gekoppelt
sein.
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Zusätzlich kann
die Source-Verbindung des Transistors 72 bei anderen Ausführungsbeispielen mit
dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt
sein, die Gate- Verbindung
des Transistors 72 kann mit einer Spannungsquelle gekoppelt
sein und die Drain-Verbindung des Transistors 72 kann mit
der Bitleitung 16 gekoppelt sein. Alternativ kann bei weiteren
Ausführungsbeispielen
die Drain-Verbindung des Transistors 72 mit dem Knoten zwischen
den Speicherzellen 70b und 70c gekoppelt sein,
die Gate-Verbindung des Transistors 72 kann mit einer Spannungsquelle
gekoppelt sein und die Source-Verbindung des Transistors 72 kann
bei weiteren Ausführungsbeispielen
mit der Bitleitung 16 gekoppelt sein.
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Der
Transistor 72 weist einen Spannungsfolgertransistor auf.
Bei weiteren Ausführungsbeispielen
kann der Transistor 72 ein Bipolartransistor sein und kann
in einem oder mehreren dieser Ausführungsbeispiele als ein Emitter-Folger
konfiguriert sein.
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5 stellt
ein Ausführungsbeispiel
eines Systems 90 zum Lesen einer Speicherzelle 70 in
einer Speicherzellenfolge 12 dar. Das System 90 umfasst
ein Ausführungsbeispiel
einer Speicherzellenfolge 12, ein Ausführungsbeispiel eines Leseverstärkers 26 und
ein Ausführungsbeispiel
eines Registers 30. Die Speicherzellenfolge 12 ist
mit einem Transistor 92 gekoppelt, der Transistor 92 ist
mit einer Bitleitung 16r und einer Lenkschaltung 24 gekoppelt
und die Lenkschaltung 24 ist mit der Bitleitung 16r und dem
Leseverstärker 26 gekoppelt.
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Die
Speicherzellenfolge 12 umfasst Speicherzellen 70a, 70b, 70c und 70d,
dargestellt durch Widerstände,
die in Serie geschaltet sind. Wortleitungen 14a, 14b, 14c und 14d werden
verwendet, um die Speicherzellen 70a, 70b, 70c bzw. 70d in
Verbindung mit der Bitleitung 16w zu beschreiben.
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Eine
Spannungsquelle VA oder VB kann
selektiv mit einem beliebigen Ende der ausgewählten Speicherzellenfolge 12 gekoppelt
sein, wobei eine Massequelle mit dem entgegengesetzten Ende der gekoppelten
Spannungsquelle gekoppelt ist.
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Beide
Enden nicht ausgewählter
Speicherzellenfolgen 12 sind mit Massequellen gekoppelt.
Die Spannungsquelle VA oder VB ist
mit Bezugnahme auf die zu lesende Speicherzelle ausgewählt. Insbesondere
ist VA mit der Speicherzellenfolge 12 gekoppelt und
eine Massequelle ist mit dem anderen Ende der Speicherzellenfolge 12 gekoppelt,
um die Speicherzelle 70a oder 70b zu lesen. Ähnlich ist
VB mit der Speicherzellenfolge 12 gekoppelt
und eine Massequelle ist mit dem anderen Ende der Speicherzellenfolge 12 gekoppelt,
um die Speicherzelle 70c oder 70d zu lesen. Die
Spannungsquellen VA und VB liefern
eine Spannung über
die Speicherzellenfolge 12 ansprechend auf Steuersignale,
die von der Zeilendecodierschaltung 18, der Spaltendecodierschaltung 20 und/oder
der Steuerschaltung 34 empfangen werden. Bei einem Ausführungsbeispiel
bewirkt die Spaltendecodierschaltung 20, dass VA oder VB an die Speicherzellenfolge 12 geliefert
wird, um eine Folge 12 auszuwählen, sowie um es zu ermöglichen,
dass eine Leseoperation bei einer Speicherzelle 70 in der Folge 12 durchgeführt werden
kann.
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Bei
dem Ausführungsbeispiel
aus 5 ist die Gate-Verbindung des Transistors 92 mit
dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt,
die Drain-Verbindung des Transistors 92 ist mit einer Spannungsquelle
VDD gekoppelt und die Source-Verbindung
des Transistors 92 ist mit der Bitleitung 16r gekoppelt.
Der Knoten VG bildet einen Spannungsabgriff
in der Speicherzellenfolge 12. Der Transistor 92 wird
als ein Source-Folger betrieben, um der Source-Verbindung die an
der Gate-Verbindung vorliegende Spannung VG ansprechend
darauf, dass die Spannung VDD an die Drain-Verbindung
angelegt wird, zu zeigen. Folglich bewirkt der Transistor 92,
dass die Spannung, die an dem Knoten VG zwischen
den Speicherzellen 70b und 70c vorliegt, auf der
Bitleitung 16r widergespiegelt wird.
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Jede
Speicherzellenfolge 12 in dem Array 10 ist mit
einem Transistor 92 gekoppelt, der mit einer Bitleitung 16r gekoppelt
ist. Jeder Transistor 92 kann sich physisch nahe an der
Speicherzellenfolge 12 befinden, mit der derselbe gekoppelt
ist. Durch ein Anlegen einer Spannung VA oder
VB an eine ausgewählte Speicherzellenfolge 12,
die mit einer Bitleitung 16r gekoppelt ist, bewirkt die
Zeilendecodierschaltung 18, dass die Spannung VG von der ausgewählten Speicherzellenfolge 12 auf
der Bitleitung 16r widergespiegelt wird, wie unten detaillierter
beschrieben ist. Eine Spannung VA oder VB wird während
der Zeit, zu der die Spannung VG aus der
ausgewählten
Speicherzellenfolge 12 auf der Bitleitung 16r widergespiegelt
wird, nicht an die anderen Speicherzellenfolgen 12, die
mit der Bitleitung 16r gekoppelt sind, angelegt.
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Jede
Lenkschaltung 24 ist mit 4 bis 256 Bitleitungen 16r gekoppelt.
Folglich ist die Lenkschaltung 24 mit der Source-Verbindung
des Transistors 92 für
jede Bitleitung 16r gekoppelt. Die Lenkschaltung 24 liefert
die Spannung von einer ausgewählten Bitleitung 16r,
die wiederum über
den Spannungsfolgertransistor 92 mit der Speicherzellenfolge 12 gekoppelt
ist, an den Leseverstärker 26.
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Der
Leseverstärker 26 ist
mit der Bitleitung 16r und einem Knoten zwischen den Speicherzellen 70b und 70c durch
den Transistor 92 und der Lenkschaltung 24 gekoppelt.
Der Leseverstärker 26 weist einen
getakteten Zweistufen-Eigenreferenz-Verstärker auf und umfasst einen
Transistor 92, eine Stromquelle 96, einen Differenzverstärker 100,
einen Schalter 102, einen Kondensator 104 und
einen Differenzverstärker 106.
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Der
Kondensator 108 stellt die Last auf der Bitleitung 16r dar,
die durch weitere Speicherzellenfolgen 12 bewirkt wird,
die mit der Bitleitung 16r gekoppelt sind. Die Stromquelle 96 ist
wirksam, um zu entladen oder als die Last auf die Bitleitung 16r zu wirken,
um die Geschwindigkeit der Schaltung zu erhöhen. Bei weiteren Ausführungsbeispielen
kann die Stromquelle 96 durch einen Widerstand ersetzt
werden.
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Die
Bitleitung 16r ist durch die Lenkschaltung 24 mit
dem positiven Eingang des Differenzverstärkers 100 gekoppelt.
Der Differenzverstärker 100 weist
die erste Stufe des Leseverstärkers 26 auf.
Der erste Zustand bewirkt, dass der Leseverstärker 26 auf sich selbst
Bezug nimmt, indem er Variationen von Spannung, Temperatur, Speicherzellenwiderstandswert
und System ausgleicht.
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Die
Ausgabe des Differenzverstärkers 100 ist
mit einem Schalter 102 gekoppelt. Der Schalter 102 ist
konfiguriert, um ansprechend darauf, dass derselbe geschlossen wird,
die Ausgabe des Differenzverstärkers 100 mit
einem Kondensator 104, dem negativen Eingang des Differenzverstärkers 100 und
dem positiven Eingang des Differenzverstärkers 106 zu koppeln.
Wenn der Schalter 102 geschlossen ist, bewirkt derselbe
wirksam, dass eine erste Spannung V1 von
der Bitleitung 16r zu einer ersten Zeit über den
Kondensator 104 gespeichert wird. Ansprechend darauf, dass
der Schalter 102 geöffnet
ist, bewirkt derselbe, dass die Ausgabe des Differenzverstärkers 100 nur
mit dem negativen Eingang des Differenzverstärkers 106 gekoppelt
wird. Als ein Ergebnis wird zu einer zweiten Zeit die zweite Spannung von
der Bitleitung 16r, V2 mit dem
Eingang des Differenzverstärkers 106 gekoppelt.
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Die
Stromquelle 96, der Differenzverstärker 100, der Schalter 102 und
der Kondensator 104 arbeiten als eine ladungsausgeglichene
Abtast- und Halteschaltung, um eine Referenzspannung für beide
Stufen des Leseverstärkers 26 einzustellen.
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Der
Differenzverstärker 106 weist
die zweite Stufe des Leseverstärkers 26 auf.
Der Differenzverstärker 106 vergleicht
die erste und die zweite Spannung und erzeugt eine Differenzausgangsspannung VOUT.
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Die
Differenzausgangsspannung wird an ein Lese-Latch 110 geliefert.
Das Lese-Latch 110 wird unter Verwendung der Rücksetz-„R"-Eingabe vor einem
Empfangen der Ausgabe von dem Differenzverstärker 106 auf einen
hochohmigen Zustand rückgesetzt.
Ansprechend auf das Datenübertragungssignal
DXFER wird die Differenzausgangsspannung
in einem Lese-Latch 110 als ein Logikpegel, d. h. eine „0" oder eine „1", gespeichert. Das
Lese-Latch 110 verstärkt
das Ausgangssignal DOUT auf ein Vollskala-Ausgangssignal.
Das Lese-Latch 110 ist Teil des Registers 30.
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6 ist
ein Flussdiagramm, das ein Ausführungsbeispiel
eines Verfahrens zum Lesen einer ausgewählten Speicherzelle bei dem
Ausführungsbeispiel
der Speicherzellenfolge 12 aus 5 darstellt.
In 6 wird eine Spannungsquelle an ein Ende einer
Speicherzellenfolge 12 geliefert, das am entferntesten
oder am nächsten
an der ausgewählten
Speicherzelle in der Speicherzellenfolge ist, wie in einem Block 602 angezeigt
ist. Eine Massequelle wird an das andere Ende der Speicherzellenfolge 12 geliefert,
wie in einem Block 604 angezeigt ist.
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Die
Spannungsquelle und die Massequelle sind gekoppelt, um zu bewirken,
dass die ausgewählte
Speicherzelle am nächsten
an der Versorgungsspannung (VA oder VB) der Spannungsteilerschaltung ist, die
durch die Spannungsquelle, die Massequelle und die Speicherzellen 70a, 70b, 70c und 70d gebildet
ist. Folglich ist das Ende der Speicherzellenfolge 12,
das sich am unmittelbarsten oder am nächsten an der ausgewählten Speicherzelle 70 befindet,
das Ende, das die ausgewählte
Speicherzelle zwischen der Spannungsquelle VA oder
VB und dem Spannungsteiler-Abgriffknoten
VG anordnen würde. Dieses nächste Ende
ist mit einer Spannungsquelle VA oder VB gekoppelt und das Ende, das entgegengesetzt
zu dem nächsten
Ende ist, ist mit einer Massequelle gekoppelt. Die Versorgungsspannung
VA oder VB kann mit VDD gekoppelt
sein.
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Wenn
z. B. die Speicherzelle 70a oder 70b zum Lesen
ausgewählt
ist, wird die Spannung VA über die
Speicherzellenfolge 12 angelegt und das Ende der Speicherzellenfolge 12,
das durch VB angezeigt wird, ist mit einer
Massequelle gekoppelt. Wenn die Speicherzelle 70c oder 70d gelesen
werden soll, wird die Spannung VB angelegt,
wie in 5 angezeigt ist, und das Ende der Speicherzellenfolge 12, angezeigt
durch VA, ist mit einer Massequelle gekoppelt.
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Durch
ein Schalten der Spannungs- und Massequelle basierend auf der relativen
Position der ausgewählten
Speicherzelle in der Speicherzellenfolge, wie gerade beschrieben
wurde, können
die Signale, die an den Leseverstärker 26 geliefert
werden, bei einer erwünschten
Polarität
sein, um es zu ermöglichen,
dass der Entwurf des Leseverstärkers 26 vereinfacht
werden kann.
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Eine
erste Spannung, die an einem Knoten in der Speicherzellenfolge 12 erfasst
wird, wird gespeichert, wie in einem Block 606 angezeigt
ist. Insbesondere bewirken der Transistor 92, der Differenzverstärker 100 und
der Schalter 102, dass die Spannung, die an dem Knoten
VG zwischen den Speicherzellen 70b und 70c zu
einem ersten Zeitpunkt vorhanden ist, erfasst und auf dem Kondensator 104 gespeichert
wird, wie oben beschrieben ist . Eine Spannung VA oder
VB wird an die Speicherzellenfolge 12 angelegt,
um eine Spannungsteilerspannung zu entwickeln, die an das Gate des
Transistors 92 angelegt werden soll, um zu bewirken, dass
eine Lesespannung an den Eingang des Differenzverstärkers 100 übertragen
wird. Die Spannung VA oder VB kann gleich
VDD sein.
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Die
ausgewählte
Speicherzelle in der Speicherzellenfolge 12, z. B. die
Speicherzelle 70b, wird in einen ersten Zustand geschrieben,
wie in einem Block 608 angezeigt ist. Bei einem Ausführungsbeispiel
kann der erste Zustand antiparallel sein, um einen Logikpegel „1" darzustellen. Bei
weiteren Ausführungsbeispielen
kann der erste Zustand parallel sein, um einen Logikpegel „0" darzustellen.
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Eine
zweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfasst,
wie in einem Block 610 angezeigt ist. Insbesondere bewirken
der Transistor 92, der Differenzverstärker 100 und der Schalter 102,
dass die Spannung, die an dem Knoten VG zwischen
den Speicherzellen 70b und 70c zu einem zweiten
Zeitpunkt vorliegt, erfasst und an den negativen Eingang des Differenzverstärkers 106 geliefert
wird. Die zweite Spannung wird erfasst, nachdem die ausgewählte Speicherzelle,
z. B. die Speicherzelle 70b, in den ersten Zustand geschrieben wurde.
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Eine
Bestimmung wird durch den Differenzverstärker 106 durchgeführt, ob
sich die erste Spannung von der zweiten Spannung unterscheidet,
wie in einem Block 612 angezeigt ist. Wenn sich die erste Spannung
nicht von der zweiten Spannung unterscheidet, wird ein erster Logikpegel,
der dem ersten Zustand zugeordnet ist, aus der ausgewählten Speicherzelle,
z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 614 angezeigt
ist. Wenn sich die erste Spannung von der zweiten Spannung unterscheidet,
wird ein zweiter Logikpegel, der dem zweiten Zustand zugeordnet
ist, aus der ausgewählten Speicherzelle,
z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 616 angezeigt
ist. Zusätzlich wird
die ausgewählte
Speicherzelle, z. B. die Speicherzelle 70b, in den zweiten
Zustand geschrieben, wie in einem Block 618 angezeigt ist.
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Der
Leseverstärker 26 bewirkt,
dass der erste oder der zweite Logikpegel aus der ausgewählten Speicherzelle
ausgelesen wird, indem bewirkt wird, dass eine „1" oder eine „0" in einem Lese-Latch 110 in
dem Register 30 gespeichert und an die I/O-Anschlussfläche 32 geliefert
wird.
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Die
Speicherzellenfolge 12 fungiert bei dem Ausführungsbeispiel
aus 5 wirksam als eine Spannungsteilerschaltung.
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Wenn
das Schreiben in Block 608 bewirkt hat, dass sich der Zustand
der ausgewählten
Speicherzelle verändert,
wird die Speicherzelle in ihren ursprünglichen Zustand überschrieben,
wie durch Block 618 dargestellt ist. Wenn das Schreiben
in Block 608 nicht bewirkt hat, dass sich der Zustand der
ausgewählten
Speicherzelle verändert,
bleibt die Speicherzelle in ihrem ursprünglichen Zustand und muss nicht überschrieben
werden.
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Die
Steuerschaltung 34 liefert geeignete Zeitgebungssignale
an die Zeilendecodierschaltung 18, die Schreibdecodierschaltung 20,
die Leseschaltung 22, die Lenkschaltung 24 und
den Leseverstärker 26,
um es zu ermöglichen,
dass die in 6 gezeigten Funktionen des Verfahrens
durchgeführt
werden können.
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Jede
der Speicherzellen 70a, 70b, 70c und 70d kann
unter Verwendung des gerade beschriebenen Verfahrens gelesen werden.
Obwohl vier Speicherzellen in der in 5 dargestellten
Speicherzellenfolge gezeigt sind, können andere Speicherzellenfolgen
andere Anzahlen von Speicherzellen, die in Serie geschaltet sind,
umfassen.
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Obwohl
die Gate-Verbindung des Transistors 92 bei dem in 5 gezeigten
Ausführungsbeispiel mit
dem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt
ist, kann die Gate-Verbindung bei anderen Ausführungsbeispielen mit einem
Knoten zwischen anderen Speicherzellen gekoppelt sein, wie z. B.
dem Knoten zwischen den Speicherzellen 70a und 70b oder
dem Knoten zwischen den Speicherzellen 70c und 70d.
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Der
Transistor 92 weist einen Spannungsfolgertransistor auf.
Bei weiteren Ausführungsbeispielen
kann der Transistor 92 ein Bipolartransistor sein und kann
bei einem oder mehreren dieser Ausführungsbeispiele als ein Emitter-Folger
konfiguriert sein.
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Bei
bestimmten hierin beschriebenen Ausführungsbeispielen der Speicherzellenfolge 12 ist
die Anzahl von Speicherelementen in einer Speicherzellenfolge 12 gleich
der Lesespannung über
eine einzelne Speicherzelle geteilt durch die Versorgungsspannung
(VCC, VA oder VB), in Gruppen von zwei erhalten wird. Wenn
z. B. die Lesespannung 0,5 V ist und die Versorgungsspannung 2,0
V ist, ist die bevorzugte Anzahl von Transistoren in der Folge 4.
Wenn jedoch die Lesespannung 0,2 V ist und VDD 2,0
V ist, ist die bevorzugte Anzahl von Widerständen 10.
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Ein
Merkmal der Speicherzellenfolge 12 besteht darin, dass
die Abgriffspannung VG nahe an der Versorgungsspannung
(VCC, VA oder VB) geteilt durch 2 ist, und zwar unabhängig von
dem nominellen Widerstandswert der Speicherzellen. Wenn z. B. VA = VDD = 2,0 V gilt
und es 4 Widerstände
in der Folge gibt, ist VG etwa 1,0 V, wobei,
wenn es 10 Widerstände
in der Folge gibt, VG dennoch etwa 1.0 V
beträgt.
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Die
Versorgungsspannung (VCC, VA oder
VB) der Speicherzellenfolge ist ausreichend
groß eingestellt,
um zu aktivieren, dass die Source-Folger-Transistoren (d. h. die
Transistoren 72 oder 92) die Bitleitungen 16 ohne
wesentlichen Signalverlust treiben. Wenn die Schwellenspannung (VTH) eines Source-Folger-Transistors 0,5 V
ist und eine Lesespannung von 0,5 V erwünscht wird, gilt VG =
VTH + VBL = 0,5
V + 0,5 V = 1,0 V, wobei dies eine Versorgungsspannung der Speicherzellenfolge
von 2,0 V vorgibt.
-
Die
Beziehung zwischen der Versorgungsspannung, der Spannung über eine
einzelne Speicherzelle, der Anzahl von Speicherzellen in einer Speicherzellenfolge
und dem Signal, das durch den Leseverstärker erfasst wird, kann wie
folgt detailliert beschrieben werden. Erstens ist die Veränderung ΔR des MRAM-Widerstandswerts
als das Produkt aus TMR (Tunnel-Magnetowiderstands-Verhältnis) und dem
nominellen Widerstandswert der MRAM-Speicherzelle, R, spezifiziert.
Das TMR ist eine starke Funktion der Spannung, die über die Speicherzelle VCELL angelegt wird, und befindet sich vorzugsweise in
dem Bereich von 200 mV bis 500 mV, um TMRs von 10 % bis 35 % zu
ergeben.
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Als
nächstes
bildet eine Folge aus N Speicherzellen nominell einen Spannungsteiler
mit einem in etwa gleichen Spannungsabfall über jede Speicherzelle: VCELL = VCC/N. Deshalb
gilt, wenn VCC als 2,0 V gegeben ist und
VCELL als 500 mV ausgewählt ist, N = 4, wie in den
Ausführungsbeispielen
der 3 und 5. Und wenn VCELL als
200 mV ausgewählt
ist, wäre
N gleich 10.
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Ferner
verstärken
die Leseverstärker
der 3 und 5 die Differenz zwischen der
Ausgabe des Spannungsteilers, gebildet durch den abgegriffenen Knoten,
VG, wenn die ausgewählte Speicherzelle in einem
Zustand 1 (V1) und in einem Zustand 2 (V2) ist. Die Spannungsdifferenz ist direkt
auf VCC, N und TMR bezogen, wie in den folgenden
Gleichungen gezeigt ist (unter der Annahme, dass der Zustand 1 antiparallel
ist, der Zustand parallel, N = 4, wobei der Widerstandswert der
Speicherzellen durch R1, R2,
R3 bzw. R4 dargestellt
wird, wobei R1 die ausgewählte Speicherzelle
ist):
- [1] V1 = VCC·(R1·(1
+ TMR) + R2)/(R1·(1 + TMR)
+ R2 + R3 + R4)
- [2] V1 ~= VCC·(TMR/4
+ 0,5)
- [3] V2 = VCC·(R1 + R2)/(R1 + R2 + R3 + R4)
- [4] V2 ~= VCC·0,5
- [5] VDIFF = V1 – V2
- [6] VDIFF ~= VCC·TMR/4
- [7] allgemein: VDIFF = VCC·TMR/N
-
Folglich
wählt der
Spannungsteilerentwurf VCC, TMR und N aus,
um ein ausreichendes Signal zu liefern, um zuverlässig zu
verstärken
und zu erfassen. Für
das in 3 gezeigte Ausführungsbeispiel gilt VDiFF = 2,0 V·0,1/4 = 50 mV.
-
Im
folgenden wird Bezug auf 7 genommen, die ein Ausführungsbeispiel
eines Mehrebenen-MRAM-Chips 700 darstellt. Der MRAM-Chip 700 umfasst
eine Anzahl Z von Speicherzellenpegeln oder -ebenen 702,
die in einer Z-Richtung auf einem Substrat 704 gestapelt
sind. Die Anzahl Z ist eine positive Ganzzahl, wobei Z ≥ 1 gilt. Die
Speicherzellebenen 702 können durch ein isolierendes
Material (nicht gezeigt), wie z. B. Siliziumdioxid, getrennt sein. Lese-
und Schreibschaltungen können
auf dem Substrat 704 hergestellt sein. Die Lese- und Schreibschaltungen
können
zusätzliche
Multiplexer zum Auswählen
der Ebenen, von denen gelesen wird und an die geschrieben wird,
umfassen.
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So
ist eine MRAM-Vorrichtung offenbart, in der Widerstandszustände der
Speicherzellen während
Leseoperationen erfasst werden können.
Die hierin beschriebene MRAM-Vorrichtung kann in einer Vielzahl
von Anwendungen verwendet werden. 8 zeigt
eine exemplarische allgemeine Anwendung für einen oder mehrere MRAM-Chips 700.
Die allgemeine Anwendung ist durch eine Vorrichtung 850 ausgeführt, die
ein MRAM-Speichermodul 852, ein
Schnittstellenmodul 854 und einen Prozessor 856 umfasst.
Das MRAM-Speichermodul 852 umfasst einen oder mehrere MRAM-Chips 700 zur
nichtflüchtigen
Speicherung. Das Schnittstellenmodul 854 liefert eine Schnittstelle
zwischen dem Prozessor 856 und dem MRAM-Speichermodul 852.
Die Vorrichtung 850 könnte
ebenso andere Typen und/oder Pegel eines Speichers umfassen.
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Für eine Vorrichtung 850,
wie z. B. einen Notebook-Computer oder einen Personalcomputer, könnte das
MRAM-Speichermodul 852 eine Anzahl von MRAM-Chips 700 umfassen
und das Schnittstellenmodul 854 könnte eine IDE- oder eine SCSI- Schnittstelle umfassen.
Für eine
Vorrichtung 850, wie z. B. einen Server, könnte das
MRAM-Speichermodul 852 eine größere Anzahl von MRAM-Chips 700 umfassen
und das Schnittstellenmodul 854 könnte eine Faserkanal- oder
eine SCSI-Schnittstelle umfassen.
Derartige MRAM-Speichermodule 852 könnten herkömmliche nichtflüchtige Speichervorrichtungen,
wie z. B. Festplattenlaufwerke, ersetzen oder ergänzen.
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Für eine Vorrichtung 850,
wie z. B. eine Digitalkamera, könnte
das MRAM-Speichermodul 852 eine kleinere Anzahl von MRAM-Chips 700 umfassen
und das Schnittstellenmodul 854 könnte eine Kameraschnittstelle
umfassen. Ein derartiges MRAM-Speichermodul 852 würde eine
nichtflüchtige Speicherung
von Digitalbildern auf der Digitalkamera erlauben.
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Die 9a – 9d sind
Diagramme, die ein Ausführungsbeispiel
einer MRAM-Speicherzelle mit einer Weichreferenzschicht 902 darstellen.
Die in den 9a – 9d gezeigte
MRAM-Speicherzelle ist eine SDT-Übergangsvorrichtung,
die eine Datenschicht 900 und eine Weichreferenzschicht 902 umfasst,
die durch eine isolierende Tunnelbarriere 901 getrennt
sind. Die isolierende Tunnelbarriere 901 erlaubt das Auftreten
einer quantenmechanischen Tunnelung zwischen der Datenschicht 900 und
der Weichreferenzschicht 902. Dieses Tunnelungsphänomen ist
elektronenspinabhängig,
was den Widerstandswert der SDT-Übergangsvorrichtung
zu einer Funktion der relativen Ausrichtungen der Magnetisierung
der Datenschicht 900 und der Weichreferenzschicht 902 macht.
Der Widerstandswert der SDT-Übergangsvorrichtung
z. B. weist einen ersten Wert R auf, wenn die Ausrichtung einer
Magnetisierung der Datenschicht 900 und der Weichreferenzschicht 902 parallel
ist, sowie einen zweiten Wert (R + ΔR), wenn die Ausrichtung einer
Magnetisierung antiparallel ist.
-
Die
Datenschicht 900 und die Weichreferenzschicht 902 weisen
beide freie Schichten auf, ähnlich
der freien Schicht 50, die oben Bezug nehmend auf 2 beschrieben wurde. Folglich kann die
Ausrichtung einer Magnetisierung in so wohl der Datenschicht 900 als
auch der Weichreferenzschicht 902 verändert werden, indem Ströme an eine
Wortleitung 14 und eine Bitleitung 16w angelegt
werden. Die Speicherzelle der 9a – 9d wird
durch ein Anlegen von Schreibströmen
an eine Wortleitung 14 und eine Bitleitung 16w beschrieben,
um eine Magnetisierungsrichtung der Datenschicht 900 und
der Weichreferenzschicht 902 in eine ausgewählte Richtung
zu setzen. Das Beschreiben der Speicherzelle bewirkt, dass die Magnetisierungsrichtung
in sowohl der Datenschicht 900 als auch der Weichreferenzschicht 902 die
gleiche ist. Nachdem der Schreibstrom entfernt wurde, bewirkt eine
magnetische Kopplung von der Datenschicht 900 zu der Weichreferenzschicht 902,
dass die Richtung der Magnetisierung der Weichreferenzschicht ihre
Richtung umkehrt, um antiparallel in Bezug auf die Datenschicht
zu sein. Folglich ist die Speicherzelle zu Beginn ansprechend auf
ein Suchen des energieärmsten
Zustands in einem antiparallelen Zustand.
-
Nachdem
die Speicherzelle beschrieben wurde, kann dieselbe durch ein Anlegen
eines Schreiberfassungsstroms gelesen werden, um die Weichreferenzschicht 902 unter
Verwendung einer Wortleitung 14 in eine bekannte Magnetisierungsrichtung
zu setzen. Bei bestimmten Ausführungsbeispielen
kann ein Schreiberfassungsstrom gemeinsam mit dem Schreiberfassungsstrom,
der an die Wortleitung 14 angelegt wird, an die Bitleitung 16w angelegt
werden, um die Weichreferenzschicht 902 in die bekannte
Magnetisierungsrichtung zu setzen. Das Setzen eines Stroms in 16w kann
die Überwindung
der Koerzivität
der Weichreferenzschicht oder eine Reduzierung der erforderlichen
Menge an Strom in der Leitung 14 unterstützen, wobei
so ein unbeabsichtigtes Verändern
der Richtung der Schicht 900 vermieden wird. Ein Schreiberfassungsstrom
weist einen Strom mit einer Größe auf,
die ausreichend ist, um die Richtung der Magnetisierung der Weichreferenzschicht 902 zu
setzen, jedoch nicht ausreichend ist oder unterhalb einer Schwelle
ist, die benötigt
wird, um die Richtung der Magnetisierung der Datenschicht 900 zu
setzen. Diese Größe wird üblicherweise
als die Koerzivität
der Zelle bezeich net. Anders ausgedrückt kann ein Schreiberfassungsstrom
den Zustand der Weichreferenzschicht 902 verändern, ein
Schreiberfassungsstrom verändert
den Zustand der Datenschicht 900 jedoch nicht. Nachdem
die Weichreferenzschicht in die bekannte Magnetisierungsrichtung gesetzt
wurde, kann die Speicherzelle entweder in einem parallelen oder
einem antiparallelen Zustand sein.
-
9a stellt
die Speicherzelle dar, nachdem sie in einen ersten Zustand geschrieben
wurde. Die Pfeile oberhalb und unterhalb der Speicherzelle zeigen
die Richtung einer Magnetisierung der Datenschicht 900 bzw.
der Weichreferenzschicht 902 an. Der erste Zustand ist
durch die Richtung einer Magnetisierung der Datenschicht 900 definiert,
die in 9a in einer rechtsgerichteten
Richtung gezeigt ist. Wie oben angemerkt wurde, befindet sich die Speicherzelle
ansprechend auf ein Suchen des energieärmsten Zustands in einem antiparallelen
Zustand.
-
9b stellt
ein Lesen des ersten Zustands von der Speicherzelle dar. Ein Schreiberfassungsstrom
wird über
die Speicherzelle angelegt, um die Weichreferenzschicht 902 in
einen bekannten Zustand zu setzen, d. h. eine bekannte Richtung
einer Magnetisierung, wie durch den gestrichelten Pfeil angezeigt
ist, der in 9b in einer rechtsgerichteten Richtung
gezeigt ist. In 9b ist die bekannte Richtung
einer Magnetisierung, die in der Weichreferenzschicht gesetzt ist,
in der gleichen Richtung wie die Richtung der Magnetisierung, d.
h. der erste Zustand, der Datenschicht 900. Folglich befindet
sich die Speicherzelle ansprechend auf den gerade angelegten Schreiberfassungsstrom
in einem parallelen Zustand.
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9c stellt
die Speicherzelle dar, nachdem sie in einen zweiten Zustand geschrieben
wurde. Die Pfeile oberhalb und unterhalb der Speicherzelle zeigen
die Richtung einer Magnetisierung der Datenschicht 900 bzw.
der Weichreferenzschicht 902 an. Der zweite Zustand ist
durch die Richtung der Magnetisierung der Datenschicht 900 definiert,
die in 9c in einer linksgerichteten
Richtung gezeigt ist. Wie oben angemerkt wurde, befindet sich die
Speicherzelle ansprechend auf das Suchen des energieärmsten Zustands
in einem antiparallelen Zustand.
-
9d stellt
ein Lesen des zweiten Zustands von der Speicherzelle dar. Ein Schreiberfassungsstrom
wird über
die Speicherzelle angelegt, um die Weichreferenzschicht 902 in
einen bekannten Zustand zu setzen, d. h. eine bekannte Richtung
der Magnetisierung, wie durch den gestrichelten Pfeil angezeigt
ist, der in 9d wie auch in 9b in
einer rechtsgerichteten Richtung gezeigt ist. In 9d ist die
bekannte Richtung einer Magnetisierung, die in der Weichreferenzschicht
eingestellt ist, in der entgegengesetzten Richtung wie die Richtung
der Magnetisierung, d. h. der zweite Zustand, der Datenschicht 900.
Folglich befindet sich die Speicherzelle ansprechend auf den gerade
angelegten Schreiberfassungsstrom in einem antiparallelen Zustand.
-
10 ist
ein Flussdiagramm, das ein Ausführungsbeispiel
eines Verfahrens zum Lesen einer Speicherzelle bei dem Ausführungsbeispiel
der Speicherzellenfolge 12, in 3 gezeigt,
darstellt. Bei dem Ausführungsbeispiel
aus 11 umfassen die Speicherzellen 70a, 70b, 70c und 70d jeweils
eine Weichreferenzschicht 902, wie oben Bezug nehmend auf
die 9a – 9d beschrieben
wurde.
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In 10 wird
eine Spannung VCC an die Speicherzellenfolge 12 angelegt,
wie in einem Block 1002 angezeigt ist. Eine erste Spannung
wird an einem Knoten in der Speicherzellenfolge 12 erfasst, wie
in einem Block 1004 angezeigt ist. Insbesondere bewirken
der Transistor 72 und die Schaltschaltung 74,
dass die Spannung, die an dem Knoten VG zwischen
den Speicherzellen 70b und 70c zu einem ersten
Zeitpunkt vorliegt, erfasst und auf einem Kondensator 76 gespeichert
wird, wie oben Bezug nehmend auf 3 beschrieben
wurde.
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Ein
Schreiberfassungsstrom wird über
eine ausgewählte
Speicherzelle in der Speicherzellenfolge 12, z. B. die
Speicherzelle 70b, angelegt, wie in einem Block 1006 angezeigt
ist. Der Schreiberfassungsstrom weist einen Strom auf, der auf einer Wortleitung 14 über die
ausgewählte
Speicherzelle, z. B. der Wortleitung 14b für die Speicherzelle 70b, angelegt
wird. Der Schreiberfassungsstrom weist eine Größe auf, die ausreichend ist,
um die Weichreferenzschicht 902 der ausgewählten Speicherzelle
in einen bekannten Zustand zu setzen, d. h. Richtung einer Magnetisierung,
jedoch unterhalb eines Pegels, der bewirken würde, dass die Datenschicht 900 der ausgewählten Speicherzelle
ihren Zustand verändert,
d. h. beschrieben wird. Bei bestimmten Ausführungsbeispielen weist der
Schreiberfassungsstrom auch einen Strom auf, der auf einer Bitleitung 16w über die
ausgewählte
Speicherzelle angelegt wird.
-
Eine
zweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfasst,
wie in einem Block 1008 angezeigt ist. Insbesondere bewirken
der Transistor 72 und die Schaltschaltung 74,
dass die Spannung, die an dem Knoten VG zwischen
den Speicherzellen 70b und 70c zu einem zweiten
Zeitpunkt vorliegt, erfasst und an den negativen Eingang des Differenzverstärkers 78 geliefert
wird. Die zweite Spannung wird erfasst, nachdem die ausgewählte Speicherzelle,
z. B. die Speicherzelle 70b, in den ersten Zustand geschrieben
wurde.
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Eine
Bestimmung wird durch den Leseverstärker 26 in Bezug darauf
durchgeführt,
ob sich die erste Spannung von der zweiten Spannung unterscheidet,
wie in einem Block 1010 angezeigt ist. Die Bestimmung wird
unter Verwendung des Differenzverstärkers 78 und des Signalverstärkers 80 durchgeführt. Wenn
sich die erste Spannung nicht von der zweiten Spannung unterscheidet,
wird ein erster Logikpegel, der einem ersten Zustand zugeordnet
ist, aus der ausgewählten
Speicherzelle, z. B. der Speicherzelle 70b, ausgelesen,
wie in einem Block 1012 angezeigt ist. Wenn sich die erste
Spannung von der zweiten Spannung unterscheidet, wird ein zweiter Logikpegel,
der einem zweiten Zustand zugeordnet ist, aus der ausgewählten Speicherzelle
ausgelesen, z. B. der Speicherzelle 70b, wie in einem Block 1014 angezeigt
ist.
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Der
Leseverstärker 26 bewirkt,
dass der erste oder der zweite Logikpegel aus der ausgewählten Speicherzelle
ausgelesen wird, indem bewirkt wird, dass eine „1" oder eine „0" in dem Register 30 gespeichert
und an die I/O-Anschlussfläche 32 geliefert wird.
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Wie
oben angemerkt wurde, bewirken der parallele Zustand und der antiparallele
Zustand, dass unterschiedliche Widerstandswerte über eine Speicherzelle gemessen
werden. Durch ein Anlegen einer Spannung über die Speicherzellenfolge 12 kann eine
Spannung an einem Knoten zwischen Speicherzellen in der Folge erfasst
werden, bevor und nachdem ein Schreiberfassungsstrom über die
Speicherzelle angelegt wird. Wenn das Anlegen des Schreiberfassungsstroms
zu einem Zustand führt,
der mit dem Zustand der ausgewählten
Speicherzelle übereinstimmt,
bevor der Schreiberfassungsstrom angelegt wurde, verändert sich
der Widerstandswert der Zelle nicht und die an dem Knoten nach dem
Schreiben erfasste Spannung ist in etwa die gleiche wie die Spannung,
die an dem Knoten erfasst wird, bevor der Schreiberfassungsstrom
angelegt wird. Wenn das Anlegen des Schreiberfassungsstroms zu einem
Zustand führt,
der nicht mit dem Zustand der ausgewählten Speicherzelle übereinstimmt,
bevor der Schreiberfassungsstrom angelegt wurde, verändert sich
der Widerstandswert der Zelle und die an dem Knoten nach dem Schreiben
erfasste Spannung unterscheidet sich von der Spannung, die an dem
Knoten erfasst wird, bevor der Schreiberfassungsstrom angelegt wird.
Auf diese Weise fungiert die Speicherzellenfolge 12 effektiv
als eine Spannungsteilerschaltung.
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Da
das Anlegen des Schreiberfassungsstroms über die ausgewählte Speicherzelle
den Zustand der Datenschicht 900 der ausgewählten Speicherzelle
nicht verändert
hat, muss die ausgewählte Speicherzelle
nicht in ihren ursprünglichen
Zustand überschrieben
werden.
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Eine
Steuerschaltung 34 liefert geeignete Zeitgebungssignale
an die Zeilendecodierschaltung 18, die Spaltendecodierschaltung 20,
die Leseschaltung 22, die Lenkschaltung 24 und
den Leseverstärker 26,
um die Durchführung
der Funktionen des Verfahrens, das in 10 gezeigt
ist, zu ermöglichen.
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Jede
der Speicherzellen 70a, 70b, 70c und 70d kann
unter Verwendung des gerade beschriebenen Verfahrens gelesen werden.
Obwohl vier Speicherzellen in der in 3 dargestellten
Speicherzellenfolge gezeigt sind, können andere Speicherzellenfolgen
andere Anzahlen von Speicherzellen, die in Serie geschaltet sind,
umfassen.
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11 ist
ein Flussdiagramm, das ein Ausführungsbeispiel
eines Verfahrens zum Lesen einer ausgewählten Speicherzelle in dem
Ausführungsbeispiel
der in 5 gezeigten Speicherzellenfolge 12 darstellt.
Bei dem Ausführungsbeispiel
aus 11 umfassen Speicherzellen 70a, 70b, 70c und 70d jeweils
eine Weichreferenzschicht 902, wie oben Bezug nehmend auf
die 9a – 9d beschrieben wurde.
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In 11 wird
eine Spannungsquelle an ein Ende einer Speicherzellenfolge 12 bereitgestellt,
das am nächsten
oder nächstgelegen
an der ausgewählten
Speicherzelle in der Speicherzellenfolge ist, wie in einem Block 1102 angezeigt
ist. Eine Massequelle wird an das andere Ende der Speicherzellenfolge 12 bereitgestellt,
wie in einem Block 1104 angezeigt ist.
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Die
Spannungsquelle und die Massequelle sind gekoppelt, um zu bewirken,
dass die ausgewählte
Speicherzelle am nächsten an
der Versorgungsspannung (VA oder VB) der Spannungsteilerschaltung ist, die
durch die Spannungsquelle, die Massequelle und die Speicherzellen 70a, 70b, 70c und 70d gebildet
ist. Folglich ist das Ende der Speicherzellenfolge 12,
das sich am nächsten
oder nächstgelegen
an einer ausgewählten
Speicherzelle 70 befindet, das Ende, das die ausgewählte Speicherzelle
zwischen die Spannungsquelle VA oder VB und den Spannungsteilerabgriffknoten VG geben würde.
Dieses nächste Ende
ist mit einer Spannungsquelle VA oder VB gekoppelt und das Ende gegenüber von
dem nächsten Ende
ist mit einer Massequelle gekoppelt. Die Versorgungsspannung VA oder VB kann mit
VDD gekoppelt sein.
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Wenn
z. B. die Speicherzelle 70a oder 70b zum Lesen
ausgewählt
ist, wird die Spannung VA über die
Speicherzellenfolge 12 angelegt und das Ende der Speicherzellenfolge 12,
angezeigt durch VB, wird mit einer Massequelle
gekoppelt. Wenn die Speicherzelle 70c oder 70d zum
Lesen ausgewählt ist,
wird die Spannung VB, wie in 5 angezeigt
ist, angelegt und das Ende der Speicherzellenfolge 12, angezeigt
durch VA, wird mit einer Massequelle gekoppelt.
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Durch
ein Schalten der Spannungs- und Massequelle basierend auf der relativen
Position der ausgewählten
Speicherzelle in der Speicherzellenfolge, wie gerade beschrieben
wurde, können
die an den Leseverstärker 26 gelieferten
Signale sich in einer erwünschten
Polarität
befinden, um eine Vereinfachung des Entwurfs des Leseverstärkers 26 zu
ermöglichen.
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Eine
erste Spannung, die an einem Knoten in der Speicherzellenfolge 12 erfasst
wird, wird gespeichert, wie in einem Block 1106 angezeigt
ist. Insbesondere bewirken der Transistor 92, der Differenzverstärker 100 und
der Schalter 102, dass die Spannung, die an dem Knoten
VG zwischen den Speicherzellen 70b und 70c zu
einem ersten Zeitpunkt vorliegt, erfasst und auf einem Kondensator 104 gespeichert
wird, wie oben beschrieben wurde. Eine Spannung VA oder
VB wird an die Speicherzellenfolge 12 angelegt,
um dafür
zu sorgen, dass eine Spannungsteilerspannung an das Gate des Transistor 92 angelegt
wird, um zu bewirken, dass eine Lesespannung an den Eingang des
Differenzverstärkers 100 übertragen
wird. Die Spannung VA oder VB kann
gleich VDD sein.
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Ein
Schreiberfassungsstrom wird über
die ausgewählte
Speicherzelle in der Speicherzellenfolge 12 angelegt, z.
B. die Speicherzelle 70b, wie in einem Block 1108 angezeigt
ist. Der Schreiberfassungsstrom weist einen Strom auf, der auf einer Wortleitung 14 über die
ausgewählte
Speicherzelle, z. B. der Wortleitung 14b für die Speicherzelle 70b, angelegt
wird. Der Schreiberfassungsstrom weist eine Größe auf, die ausreichend ist,
um die Weichreferenzschicht 902 der ausgewählten Speicherzelle
in einen bekannten Zustand zu setzen, d. h. Richtung einer Magnetisierung,
jedoch unterhalb eines Pegels, der bewirken würde, dass die Datenschicht 900 der ausgewählten Speicherzelle
ihren Zustand verändert,
d. h. beschrieben wird. Bei bestimmten Ausführungsbeispielen kann der Schreiberfassungsstrom auch
einen Strom aufweisen, der auf einer Bitleitung 16w über die
ausgewählte
Speicherzelle angelegt wird.
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Eine
zweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfasst,
wie in einem Block 1110 angezeigt ist. Insbesondere bewirken
der Transistor 92, der Differenzverstärker 100 und der Schalter 102,
dass die Spannung, die an dem Knoten VG zwischen
den Speicherzellen 70b und 70c zu einem zweiten
Zeitpunkt vorliegt, erfasst und an den negativen Eingang des Differenzverstärkers 106 geliefert
wird. Die zweite Spannung wird erfasst, nachdem die ausgewählte Speicherzelle,
z. B. die Speicherzelle 70b, in den ersten Zustand geschrieben wird.
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Eine
Bestimmung wird durch den Differenzverstärker 106 in Bezug
darauf durchgeführt,
ob sich die erste Spannung von der zweiten Spannung unterscheidet,
wie in einem Block 1112 angezeigt ist. Wenn sich die erste
Spannung nicht von der zweiten Spannung unterscheidet, wird ein
erster Logikpegel, der einem ersten Zustand zugeordnet ist, von
der ausgewählten
Speicherzelle, z. B. der Speicherzelle 70b, ausgelesen,
wie in einem Block 1114 angezeigt ist. Wenn sich die erste
Spannung von der zweiten Spannung unterscheidet, wird ein zweiter
Logikpegel, der einem zweiten Zustand zugeordnet ist, von der ausgewählten Speicherzelle,
z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 1116 angezeigt
ist.
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Der
Leseverstärker 26 bewirkt,
dass der erste oder der zweite Logikpegel aus der ausgewählten Speicherzelle
ausgelesen wird, indem bewirkt wird, dass eine „1" oder eine „0" in einem Lese-Latch 110 in
dem Register 30 gespeichert und an die I/O-Anschlussfläche 32 geliefert
wird.
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Wie
oben angemerkt wurde, fungiert die Speicherzellenfolge 12 bei
dem Ausführungsbeispiel aus 5 effektiv
als eine Spannungsteilerschaltung.
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Da
das Anlegen des Schreiberfassungsstroms über die ausgewählte Speicherzelle
den Zustand der Datenschicht 900 der ausgewählten Speicherzelle
nicht verändert
hat, muss die ausgewählte Speicherzelle
nicht in ihren ursprünglichen
Zustand überschrieben
werden.
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Die
Steuerschaltung 34 liefert geeignete Zeitgebungssignale
an die Zeilendecodierschaltung 18, die Spaltendecodierschaltung 20,
die Leseschaltung 22, die Lenkschaltung 24 und
den Leseverstärker 26,
um die Durchführung
der Funktionen des Verfahrens, das in 11 gezeigt
ist, zu ermöglichen.
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Jede
der Speicherzellen 70a, 70b, 70c und 70d kann
unter Verwendung des gerade beschriebenen Verfahrens gelesen werden.
Obwohl in der in 5 dargestellten Speicherzellenfolge
vier Speicherzellen gezeigt sind, können andere Speicherzellenfolgen
andere Anzahlen von Speicherzellen, die in Serie geschaltet sind,
umfassen.
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Die
obigen Ausführungsbeispiele
der MRAM-Vorrichtung könnten
Vorteile gegenüber
anderen MRAM-Vorrichtungen bieten. Ein höherer Pegel an Speicherzelldichten
könnte
z. B. verglichen mit anderen MRAM-Vorrichtungen erzielt werden,
die zusätzliche
Elemente umfassen. Erhöhte
Dichten können
zu verminderten Kosten für
eine bestimmte Menge an Speicherkapazität führen. Zusätzlich können die hierin beschriebenen
Speicherzellenfolgen verglichen mit vorherigen MRAM-Vorrichtungen eine
bessere elektrische Schaltungstrennung liefern. Die verbesserte
Trennung kann eine zuverlässigere
Erfassung des Zustands von Speicherzellen in einer Speicherzellenfolge
erlauben.
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Die
Speichervorrichtung ist nicht auf die oben beschriebenen und dargestellten
spezifischen Ausführungsbeispiele
eingeschränkt.
Eine MRAM-Vorrichtung ist z. B. nicht auf die Verwendung Spin-abhängiger Tunnelvorrichtungen
eingeschränkt.
Andere Typen von Vorrichtungen, die verwendet werden könnten, umfassen
Riesen-Magnetowiderstands-(„GMR"-) Vorrichtungen,
sind jedoch nicht darauf beschränkt.
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Die
MRAM-Vorrichtung wurde in Verbindung damit beschrieben, dass die
Zeilen entlang der x-Achse ausgerichtet sind und die Spalten entlang der
y-Achse ausgerichtet sind. Die Zeilen und Spalten könnten jedoch
vertauscht sein.
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Die
Speichervorrichtung ist nicht auf MRAM-Zellen eingeschränkt. Die
Speichervorrichtung kann jeden Typ von Speicherzelle in einem Widerstands-Kreuzungspunkt-Array
umfassen.