JP2003346475A - 直列ダイオードを有する磁気ランダムアクセスメモリ（ｍｒａｍ）の等電位センシング - Google Patents
直列ダイオードを有する磁気ランダムアクセスメモリ（ｍｒａｍ）の等電位センシングInfo
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- Hall/Mr Elements (AREA)
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Abstract
(57)【要約】
【課題】データビットを正確に読み取ることが可能なデ
ータ記憶デバイスを提供する。 【解決手段】データ記憶デバイスは、抵抗性メモリセル
(170,173,175,177)のアレイ(165)と、アレイ(165)に電
気的に接続される回路を備える。抵抗性メモリセル(17
0,173,175,177)は、ダイオード(260)に電気的に接続さ
れる磁気ランダムアクセスメモリセル(265)を備える。
回路は、第１の電圧をアレイ(165)内の抵抗性メモリセ
ル(170,173,175,177)のいくつかに、第２の電圧をアレ
イ(165)内の他のセル(170,173,175,177)に、第３の電圧
をアレイ(165)内のさらに他のセル(170,173,175,177)に
印加することができる。この回路を用いて選択された抵
抗性メモリセル(175)の抵抗状態を検出する方法も開示
される。
ータ記憶デバイスを提供する。 【解決手段】データ記憶デバイスは、抵抗性メモリセル
(170,173,175,177)のアレイ(165)と、アレイ(165)に電
気的に接続される回路を備える。抵抗性メモリセル(17
0,173,175,177)は、ダイオード(260)に電気的に接続さ
れる磁気ランダムアクセスメモリセル(265)を備える。
回路は、第１の電圧をアレイ(165)内の抵抗性メモリセ
ル(170,173,175,177)のいくつかに、第２の電圧をアレ
イ(165)内の他のセル(170,173,175,177)に、第３の電圧
をアレイ(165)内のさらに他のセル(170,173,175,177)に
印加することができる。この回路を用いて選択された抵
抗性メモリセル(175)の抵抗状態を検出する方法も開示
される。
Description
【０００１】
【発明の属する技術分野】本発明は、データ記憶デバイ
スに関し、特に磁気ランダムアクセスメモリに関する。
（本特許出願は、２００２年５月２２日に出願されたFr
ed Pernerらによる「TRIPLE SAMPLE SENSING FOR MAGNE
TIC RANDOM ACCESS MEMORY (MRAM) WITHSERIES DIODE
S」と題する米国特許出願第１０／１５１，９１５号、
および同じく２００２年５月２２日に出願されたFred P
ernerらによる「MEMORY CELL ISOLATION」と題する米国
特許出願第１０／１５１，９１４号に関連する）
スに関し、特に磁気ランダムアクセスメモリに関する。
（本特許出願は、２００２年５月２２日に出願されたFr
ed Pernerらによる「TRIPLE SAMPLE SENSING FOR MAGNE
TIC RANDOM ACCESS MEMORY (MRAM) WITHSERIES DIODE
S」と題する米国特許出願第１０／１５１，９１５号、
および同じく２００２年５月２２日に出願されたFred P
ernerらによる「MEMORY CELL ISOLATION」と題する米国
特許出願第１０／１５１，９１４号に関連する）
【０００２】
【従来の技術】関連技術において、図１に示されるよう
な、アレイ１０をなすように配置される不揮発性磁気ラ
ンダムアクセスメモリ（ＭＲＡＭ）セルが開示されてい
る。アレイ１０は、アレイ１０の行に沿って延在する複
数のワード線２０と、アレイ１０の列に沿って延在する
複数のビット線３０とを含む。ワード線２０およびビッ
ト線３０は、互いに十字に交差する。それらの線が交差
する場所では、ワード線２０とビット線３０との間に、
それぞれが磁気トンネル接合（ＭＴＪ）５０およびシリ
コン接合ダイオード６０（図２に示される）を含むＭＲ
ＡＭメモリセル４０が含まれる。
な、アレイ１０をなすように配置される不揮発性磁気ラ
ンダムアクセスメモリ（ＭＲＡＭ）セルが開示されてい
る。アレイ１０は、アレイ１０の行に沿って延在する複
数のワード線２０と、アレイ１０の列に沿って延在する
複数のビット線３０とを含む。ワード線２０およびビッ
ト線３０は、互いに十字に交差する。それらの線が交差
する場所では、ワード線２０とビット線３０との間に、
それぞれが磁気トンネル接合（ＭＴＪ）５０およびシリ
コン接合ダイオード６０（図２に示される）を含むＭＲ
ＡＭメモリセル４０が含まれる。
【０００３】図２は関連技術において開示されるような
ＭＲＡＭメモリセル４０の斜視図である。図２は、ワー
ド線２０（図２には示されていない）と接触しているｎ
形シリコン層７０を示す。ｎ形シリコン層７０の上には
ｐ形シリコン層８０があり、ｎ形シリコン層７０ととも
にシリコン接合ダイオード６０を構成する。このシリコ
ン接合ダイオード６０に隣接して、タングステンスタッ
ド層(tungsten stud layer)９０およびテンプレート層
(template layer)１００が形成される。テンプレート層
１００上には、強磁性層(ferromagnetic layer)１１０
と、反強磁性層(anti-ferromagnetic layer)１２０と、
固定された強磁性層(fixed ferromagnetic layer)１３
０と、トンネル障壁層(tunneling barrier layer)１４
０と、軟強磁性層(soft ferromagnetic layer)１５０
と、ビット線３０（図２には示されていない）との電気
的接触をもたらすコンタクト層(contact layer)１６０
とが形成される。
ＭＲＡＭメモリセル４０の斜視図である。図２は、ワー
ド線２０（図２には示されていない）と接触しているｎ
形シリコン層７０を示す。ｎ形シリコン層７０の上には
ｐ形シリコン層８０があり、ｎ形シリコン層７０ととも
にシリコン接合ダイオード６０を構成する。このシリコ
ン接合ダイオード６０に隣接して、タングステンスタッ
ド層(tungsten stud layer)９０およびテンプレート層
(template layer)１００が形成される。テンプレート層
１００上には、強磁性層(ferromagnetic layer)１１０
と、反強磁性層(anti-ferromagnetic layer)１２０と、
固定された強磁性層(fixed ferromagnetic layer)１３
０と、トンネル障壁層(tunneling barrier layer)１４
０と、軟強磁性層(soft ferromagnetic layer)１５０
と、ビット線３０（図２には示されていない）との電気
的接触をもたらすコンタクト層(contact layer)１６０
とが形成される。
【０００４】最初に、ＭＲＡＭメモリセル４０は、平行
状態としても知られる第１の抵抗状態にある場合があ
り、その状態では、軟強磁性層１５０は、固定された強
磁性層１３０と磁化の方向が同じである第１の磁化の方
向を有する。それとは異なり、ＭＲＡＭメモリセル４０
は、反平行状態としても知られる第２の抵抗状態にある
場合があり、その状態では、軟強磁性層１５０は、固定
された強磁性層１３０とは磁化の方向が異なる第２の磁
化の方向を有する。
状態としても知られる第１の抵抗状態にある場合があ
り、その状態では、軟強磁性層１５０は、固定された強
磁性層１３０と磁化の方向が同じである第１の磁化の方
向を有する。それとは異なり、ＭＲＡＭメモリセル４０
は、反平行状態としても知られる第２の抵抗状態にある
場合があり、その状態では、軟強磁性層１５０は、固定
された強磁性層１３０とは磁化の方向が異なる第２の磁
化の方向を有する。
【０００５】アレイ１０内のＭＲＡＭメモリセル４０に
書込みを行うときは、ＭＲＡＭメモリセル４０に隣接す
るワード線２０およびビット線３０の両方に電位が印加
される。これらの電位は電流を生成し、その電流は選択
されたワード線２０および選択されたビット線３０を通
って流れる。これらの電流はさらに磁界を生成し、それ
らの磁界は、選択されたＭＲＡＭメモリセル４０に結合
され、軟強磁性層１５０の磁化の方向を変更するのに十
分に大きな合成強度を有する。
書込みを行うときは、ＭＲＡＭメモリセル４０に隣接す
るワード線２０およびビット線３０の両方に電位が印加
される。これらの電位は電流を生成し、その電流は選択
されたワード線２０および選択されたビット線３０を通
って流れる。これらの電流はさらに磁界を生成し、それ
らの磁界は、選択されたＭＲＡＭメモリセル４０に結合
され、軟強磁性層１５０の磁化の方向を変更するのに十
分に大きな合成強度を有する。
【０００６】それゆえ、書込みが行われるとき、結合さ
れた磁界がＭＲＡＭメモリセル４０を第１の抵抗状態か
ら第２の抵抗状態に変化させる場合には、ＭＲＡＭメモ
リセル４０は、測定可能な抵抗の増加を生じる場合があ
る。一方、ＭＲＡＭメモリセル４０が、結合された磁界
によって、第２の抵抗状態から第１の抵抗状態に変化す
る場合には、ＭＲＡＭメモリセル４０は、測定可能な抵
抗の減少を生じるであろう。
れた磁界がＭＲＡＭメモリセル４０を第１の抵抗状態か
ら第２の抵抗状態に変化させる場合には、ＭＲＡＭメモ
リセル４０は、測定可能な抵抗の増加を生じる場合があ
る。一方、ＭＲＡＭメモリセル４０が、結合された磁界
によって、第２の抵抗状態から第１の抵抗状態に変化す
る場合には、ＭＲＡＭメモリセル４０は、測定可能な抵
抗の減少を生じるであろう。
【０００７】言い換えると、ＭＲＡＭメモリセル４０の
抵抗は、固定された強磁性層１３０と軟強磁性層１５０
との相対的な磁化の方向の関数である。磁化の方向が平
行であるとき、トンネル障壁層１４０をより多くの電流
が流れることができ、その抵抗は、磁化の方向が反平行
であるときよりも明確に小さい。
抵抗は、固定された強磁性層１３０と軟強磁性層１５０
との相対的な磁化の方向の関数である。磁化の方向が平
行であるとき、トンネル障壁層１４０をより多くの電流
が流れることができ、その抵抗は、磁化の方向が反平行
であるときよりも明確に小さい。
【０００８】読出しステップ中、ＭＲＡＭメモリセル４
０の抵抗は、ＭＲＡＭメモリセル４０にある量の電流を
流すことにより検出される。この場合、ＭＲＡＭメモリ
セル４０の抵抗をモニタして、ＭＲＡＭメモリセル４０
が高抵抗状態にあるか、低抵抗状態にあるかを読み取る
ことにより、ＭＲＡＭメモリセル４０が平行状態にある
か、反平行状態にあるかを判定することができる。言い
換えると、ＭＲＡＭメモリセル４０が「０」のデータビ
ットを含むか、「１」のデータビットを含むかを判定す
ることができる。
０の抵抗は、ＭＲＡＭメモリセル４０にある量の電流を
流すことにより検出される。この場合、ＭＲＡＭメモリ
セル４０の抵抗をモニタして、ＭＲＡＭメモリセル４０
が高抵抗状態にあるか、低抵抗状態にあるかを読み取る
ことにより、ＭＲＡＭメモリセル４０が平行状態にある
か、反平行状態にあるかを判定することができる。言い
換えると、ＭＲＡＭメモリセル４０が「０」のデータビ
ットを含むか、「１」のデータビットを含むかを判定す
ることができる。
【０００９】読出しステップ中、読み出されているＭＲ
ＡＭメモリセル４０を電気的に分離するために、上述し
たアレイ１０は、漏れが少ない特性（low leakage prop
erty。低漏洩特性）を有するシリコン接合ダイオード６
０を用いる。しかしながら、小さな薄膜ダイオード６０
は、電流が漏れる傾向がある。さらに、より大きなアレ
イ１０には、より多くの小さな薄膜ダイオード６０が含
まれるので、アレイ１０内の漏れ電流の合計量が増加す
る。それゆえ、大きなアレイ１０の場合は特に、アレイ
１０内の漏れ電流の量によって、モニタされているＭＲ
ＡＭメモリセル４０の抵抗状態の正確な測定が妨害され
る場合があり、そのために、アレイ１０を含むデータ記
憶デバイスが機能しないようになる。
ＡＭメモリセル４０を電気的に分離するために、上述し
たアレイ１０は、漏れが少ない特性（low leakage prop
erty。低漏洩特性）を有するシリコン接合ダイオード６
０を用いる。しかしながら、小さな薄膜ダイオード６０
は、電流が漏れる傾向がある。さらに、より大きなアレ
イ１０には、より多くの小さな薄膜ダイオード６０が含
まれるので、アレイ１０内の漏れ電流の合計量が増加す
る。それゆえ、大きなアレイ１０の場合は特に、アレイ
１０内の漏れ電流の量によって、モニタされているＭＲ
ＡＭメモリセル４０の抵抗状態の正確な測定が妨害され
る場合があり、そのために、アレイ１０を含むデータ記
憶デバイスが機能しないようになる。
【特許文献１】米国特許第６，２５９，６４４Ｂ１号明
細書
細書
【００１０】
【発明が解決しようとする課題】本発明の目的は、書き
込まれたデータビットを正確に読み取ることができるデ
ータ記憶デバイスと、それを用いるための方法とを提供
することである。
込まれたデータビットを正確に読み取ることができるデ
ータ記憶デバイスと、それを用いるための方法とを提供
することである。
【００１１】
【課題を解決するための手段】本発明によるデータ記憶
デバイス（またはデータ記憶素子、またはデータ記憶装
置。以下同じ）は、抵抗性メモリセルのアレイと、アレ
イ内の複数の抵抗性メモリセルに電気的に直列に接続さ
れる１組のダイオードとを含む。複数のワード線がアレ
イの行に沿って延在し、複数のビット線がアレイの列に
沿って延在する。アレイ内の第１の選択された抵抗性メ
モリセルが、複数のワード線のうちの第１のワード線と
複数のビット線のうちの第１のビット線との間に配置さ
れる。回路が、アレイに電気的に接続されて、第１のワ
ード線に第１の電圧を、第１のビット線に第２の電圧
を、そして、複数のワード線のうちの第２のワード線と
複数のビット線のうちの第２のビット線との少なくとも
一方に第３の電圧を印加することができる。
デバイス（またはデータ記憶素子、またはデータ記憶装
置。以下同じ）は、抵抗性メモリセルのアレイと、アレ
イ内の複数の抵抗性メモリセルに電気的に直列に接続さ
れる１組のダイオードとを含む。複数のワード線がアレ
イの行に沿って延在し、複数のビット線がアレイの列に
沿って延在する。アレイ内の第１の選択された抵抗性メ
モリセルが、複数のワード線のうちの第１のワード線と
複数のビット線のうちの第１のビット線との間に配置さ
れる。回路が、アレイに電気的に接続されて、第１のワ
ード線に第１の電圧を、第１のビット線に第２の電圧
を、そして、複数のワード線のうちの第２のワード線と
複数のビット線のうちの第２のビット線との少なくとも
一方に第３の電圧を印加することができる。
【００１２】本発明による方法では、抵抗性メモリセル
のアレイを含むデータ記憶デバイス内の第１の選択され
た抵抗性メモリセルの抵抗状態を読み取る。この方法
は、アレイ内の複数の抵抗性メモリセルに電気的に直列
に接続される１組のダイオードを提供するステップと、
第１のワード線に第１の電圧を印加し、第１のビット線
に第２の電圧を印加し、複数のワード線のうちの第２の
ワード線と複数のビット線のうちの第２のビット線との
少なくとも一方に第３の電圧を印加するステップと、第
１の選択された抵抗性メモリセルに流れる信号電流を読
み取るステップとを含む。
のアレイを含むデータ記憶デバイス内の第１の選択され
た抵抗性メモリセルの抵抗状態を読み取る。この方法
は、アレイ内の複数の抵抗性メモリセルに電気的に直列
に接続される１組のダイオードを提供するステップと、
第１のワード線に第１の電圧を印加し、第１のビット線
に第２の電圧を印加し、複数のワード線のうちの第２の
ワード線と複数のビット線のうちの第２のビット線との
少なくとも一方に第３の電圧を印加するステップと、第
１の選択された抵抗性メモリセルに流れる信号電流を読
み取るステップとを含む。
【００１３】
【発明の実施の形態】以下、データ記憶デバイス及び方
法を、例示的な実施形態を用いて、添付の図面を参照し
つつ説明する。なお、同じ番号は同じまたは同等の要素
を示す。
法を、例示的な実施形態を用いて、添付の図面を参照し
つつ説明する。なお、同じ番号は同じまたは同等の要素
を示す。
【００１４】図３Ａ乃至図３Ｃは、それぞれ、抵抗性メ
モリセル１７０、１７３、１７５、１７７からなるアレ
イ１６５を示す。各アレイ１６５は１つの選択されたワ
ード線１８０と、１つの選択されたビット線１９０と、
選択されたワード線１８０と選択されたビット線１９０
の交点に配置される１つの選択された抵抗性メモリセル
１７５とを含む。また各アレイ１６５は、選択されない
ワード線２００と、選択されないビット線２１０とを含
む。
モリセル１７０、１７３、１７５、１７７からなるアレ
イ１６５を示す。各アレイ１６５は１つの選択されたワ
ード線１８０と、１つの選択されたビット線１９０と、
選択されたワード線１８０と選択されたビット線１９０
の交点に配置される１つの選択された抵抗性メモリセル
１７５とを含む。また各アレイ１６５は、選択されない
ワード線２００と、選択されないビット線２１０とを含
む。
【００１５】さらに、各アレイ１６５は、選択されたビ
ット線１９０上に配置される選択されない抵抗性メモリ
セルを表す第１の選択されない抵抗性メモリセル１７０
と、選択されたワード線１８０上に配置される選択され
ない抵抗性メモリセルを表す第２の選択されない抵抗性
メモリセル１７７と、選択されたワード線１８０上にも
選択されたビット線１９０上にも配置されない選択され
ない抵抗性メモリセルを表す第３の選択されない抵抗性
メモリセル１７３とを含む。４つの抵抗性メモリセル１
７０、１７３、１７５、１７７、２つのビット線１９
０、２１０、および２つのワード線１８０、２００のみ
が示されているが、アレイ１６５にはさらに別の抵抗性
メモリセル、ビット線、およびワード線を含めることが
できる。
ット線１９０上に配置される選択されない抵抗性メモリ
セルを表す第１の選択されない抵抗性メモリセル１７０
と、選択されたワード線１８０上に配置される選択され
ない抵抗性メモリセルを表す第２の選択されない抵抗性
メモリセル１７７と、選択されたワード線１８０上にも
選択されたビット線１９０上にも配置されない選択され
ない抵抗性メモリセルを表す第３の選択されない抵抗性
メモリセル１７３とを含む。４つの抵抗性メモリセル１
７０、１７３、１７５、１７７、２つのビット線１９
０、２１０、および２つのワード線１８０、２００のみ
が示されているが、アレイ１６５にはさらに別の抵抗性
メモリセル、ビット線、およびワード線を含めることが
できる。
【００１６】図４は、図３Ａ乃至図３Ｃに示すアレイ１
６５のうちの任意のアレイにおいて用い得る１つの実現
可能な抵抗性メモリセルの構成を示す。図４の下側には
ダイオード２６０が示され、ダイオード２６０に隣接し
てＭＲＡＭメモリセル２６５が示されている。ＭＲＡＭ
メモリセル２６５およびダイオード２６０はいずれも、
アレイ１６５内のワード線１８０、２００とビット線１
９０、２１０との間に配置することができる。さらに、
ダイオード２６０とＭＲＡＭメモリセル２６５を互いに
電気的に直列に接続することができる。また、図示のダ
イオード２６０はｎ形シリコン層９０の上側にｐ形シリ
コン層８０を含むが、ダイオード２６０および層８０、
９０の構成は逆にすることもでき、他の既知のダイオー
ド２６０の構成を用いることもできる。
６５のうちの任意のアレイにおいて用い得る１つの実現
可能な抵抗性メモリセルの構成を示す。図４の下側には
ダイオード２６０が示され、ダイオード２６０に隣接し
てＭＲＡＭメモリセル２６５が示されている。ＭＲＡＭ
メモリセル２６５およびダイオード２６０はいずれも、
アレイ１６５内のワード線１８０、２００とビット線１
９０、２１０との間に配置することができる。さらに、
ダイオード２６０とＭＲＡＭメモリセル２６５を互いに
電気的に直列に接続することができる。また、図示のダ
イオード２６０はｎ形シリコン層９０の上側にｐ形シリ
コン層８０を含むが、ダイオード２６０および層８０、
９０の構成は逆にすることもでき、他の既知のダイオー
ド２６０の構成を用いることもできる。
【００１７】ダイオード２６０は当該技術分野において
既知の任意の材料から形成される薄膜ダイオードとする
ことができ、当該技術分野において既知の任意の形状を
とることができる。ＭＲＡＭメモリセル２６５は、図４
に示す、固定された強磁性層１３０と、トンネル障壁層
１４０と、軟強磁性層１５０とを含むことができる。さ
らに、ＭＲＡＭメモリセル２６５には、図２に示す層の
うちの任意の層と、ＭＲＡＭメモリセル２６５ととも
に、あるいはその一部として用いることが当業者に知ら
れている任意の追加的な層とを含めることができる。
既知の任意の材料から形成される薄膜ダイオードとする
ことができ、当該技術分野において既知の任意の形状を
とることができる。ＭＲＡＭメモリセル２６５は、図４
に示す、固定された強磁性層１３０と、トンネル障壁層
１４０と、軟強磁性層１５０とを含むことができる。さ
らに、ＭＲＡＭメモリセル２６５には、図２に示す層の
うちの任意の層と、ＭＲＡＭメモリセル２６５ととも
に、あるいはその一部として用いることが当業者に知ら
れている任意の追加的な層とを含めることができる。
【００１８】図５は抵抗性メモリセルの構成を示してお
り、その構成では、２つの抵抗性メモリセルが互いに積
重され、いずれの抵抗性メモリセルも、隣接するダイオ
ード２６０を備えるＭＲＡＭメモリセル２６５である。
図５の下側の部分に示されるＭＲＡＭメモリセル２６５
は、下側のビット線２１０とワード線２００によって囲
まれている。ワード線２００上には、上側のビット線２
１０によって覆われる第２のＭＲＡＭメモリセル２６５
が配置されている。
り、その構成では、２つの抵抗性メモリセルが互いに積
重され、いずれの抵抗性メモリセルも、隣接するダイオ
ード２６０を備えるＭＲＡＭメモリセル２６５である。
図５の下側の部分に示されるＭＲＡＭメモリセル２６５
は、下側のビット線２１０とワード線２００によって囲
まれている。ワード線２００上には、上側のビット線２
１０によって覆われる第２のＭＲＡＭメモリセル２６５
が配置されている。
【００１９】図５の下側のＭＲＡＭメモリセル２６５は
図３Ａ〜図３Ｃに示すアレイ１６５のうちの任意のアレ
イの第１の層内に配置されることができ、第２のＭＲＡ
Ｍメモリセル２６５は、第１の層上に積重される第２の
層内に配置されることができる。図５に示すように抵抗
性メモリセルを積重することにより、データ記憶デバイ
スのデータ記憶密度を増加させることができる。
図３Ａ〜図３Ｃに示すアレイ１６５のうちの任意のアレ
イの第１の層内に配置されることができ、第２のＭＲＡ
Ｍメモリセル２６５は、第１の層上に積重される第２の
層内に配置されることができる。図５に示すように抵抗
性メモリセルを積重することにより、データ記憶デバイ
スのデータ記憶密度を増加させることができる。
【００２０】図５にはＭＲＡＭメモリセル２６５が示さ
れているが、他のタイプの抵抗性メモリセル１７０を、
本明細書で説明するデータ記憶デバイスに用いることが
できる。また、３つ以上の抵抗性メモリセル１７０を互
いに積重することができる。さらに、図３Ａ〜図３Ｃで
は最も下側にあるワード線１８０および最も左側にある
ビット線１９０が選択されるが、選択される線として、
アレイ１６５内の任意のビット線およびワード線を選択
することができる。それゆえ、抵抗性メモリセル１７
０、１７３、１７５、１７７のうちの任意のメモリセル
が、選択された抵抗性メモリセル１７５になることがで
きる。
れているが、他のタイプの抵抗性メモリセル１７０を、
本明細書で説明するデータ記憶デバイスに用いることが
できる。また、３つ以上の抵抗性メモリセル１７０を互
いに積重することができる。さらに、図３Ａ〜図３Ｃで
は最も下側にあるワード線１８０および最も左側にある
ビット線１９０が選択されるが、選択される線として、
アレイ１６５内の任意のビット線およびワード線を選択
することができる。それゆえ、抵抗性メモリセル１７
０、１７３、１７５、１７７のうちの任意のメモリセル
が、選択された抵抗性メモリセル１７５になることがで
きる。
【００２１】図３Ａ〜図３Ｃに示す回路は、Tranらに付
与された米国特許第６，２５９，６４４Ｂ１号（‘６４
４特許）に、他の構成要素とともに記載されている。
‘６４４特許に開示されている任意のあるいは全ての回
路構成要素が、図３Ａ〜図３Ｃに示されるアレイ１６５
とともに用いることができるという了解の下で、図３Ａ
〜図３Ｃに示されるデータ記憶デバイスに特に関連する
回路構成要素を本明細書において説明する。さらに、本
明細書において説明される要素は、図示されるように従
来の回路構成要素で、または同じもしくは等価な機能を
実行するように構成された任意のタイプの回路構成要素
で実施することができる。
与された米国特許第６，２５９，６４４Ｂ１号（‘６４
４特許）に、他の構成要素とともに記載されている。
‘６４４特許に開示されている任意のあるいは全ての回
路構成要素が、図３Ａ〜図３Ｃに示されるアレイ１６５
とともに用いることができるという了解の下で、図３Ａ
〜図３Ｃに示されるデータ記憶デバイスに特に関連する
回路構成要素を本明細書において説明する。さらに、本
明細書において説明される要素は、図示されるように従
来の回路構成要素で、または同じもしくは等価な機能を
実行するように構成された任意のタイプの回路構成要素
で実施することができる。
【００２２】ＭＲＡＭメモリセル２６５を含む選択され
た抵抗性メモリセル１７５にデータを書き込むとき、図
３Ａ〜図３Ｃに示されるデータ記憶デバイスはそれぞ
れ、第１の電圧源（図３Ａ〜図３Ｃには示されていな
い）を用いて第１の電流を印加し、第２の電圧源２３０
を用いて、選択されたビット線１９０に第２の電流を印
加することができる。第１の電圧源と第２の電圧源２３
０を組み合わせて電圧を印加することにより、選択され
た抵抗性メモリセル１７５内に、選択された抵抗性メモ
リセル１７５を上記の平行状態と反平行状態との間で変
更するだけの十分な累積合成磁界を生成することができ
る。それゆえ、選択されたワード線１８０および選択さ
れたビット線１９０に十分な電圧を印加することによ
り、選択された抵抗性メモリセル１７５に「０」または
「１」のいずれかのデータビットを書き込むことができ
る。
た抵抗性メモリセル１７５にデータを書き込むとき、図
３Ａ〜図３Ｃに示されるデータ記憶デバイスはそれぞ
れ、第１の電圧源（図３Ａ〜図３Ｃには示されていな
い）を用いて第１の電流を印加し、第２の電圧源２３０
を用いて、選択されたビット線１９０に第２の電流を印
加することができる。第１の電圧源と第２の電圧源２３
０を組み合わせて電圧を印加することにより、選択され
た抵抗性メモリセル１７５内に、選択された抵抗性メモ
リセル１７５を上記の平行状態と反平行状態との間で変
更するだけの十分な累積合成磁界を生成することができ
る。それゆえ、選択されたワード線１８０および選択さ
れたビット線１９０に十分な電圧を印加することによ
り、選択された抵抗性メモリセル１７５に「０」または
「１」のいずれかのデータビットを書き込むことができ
る。
【００２３】抵抗性メモリセル１７０、１７３、１７
５、１７７に一度に１つだけに書込みが行われることが
多いが、アレイ１６５内の複数の抵抗性メモリセル１７
０、１７３、１７５、１７７に外部から磁界を印加する
ことにより、多くの抵抗性メモリセル１７０、１７３、
１７５、１７７に同時に書込みを行うこともできる。こ
の印加される磁界が十分な強度を有する場合には、影響
を及ぼされた全ての抵抗性メモリセル１７０、１７３、
１７５、１７７の軟強磁性層１５０の磁化の方向が同時
に変更される。
５、１７７に一度に１つだけに書込みが行われることが
多いが、アレイ１６５内の複数の抵抗性メモリセル１７
０、１７３、１７５、１７７に外部から磁界を印加する
ことにより、多くの抵抗性メモリセル１７０、１７３、
１７５、１７７に同時に書込みを行うこともできる。こ
の印加される磁界が十分な強度を有する場合には、影響
を及ぼされた全ての抵抗性メモリセル１７０、１７３、
１７５、１７７の軟強磁性層１５０の磁化の方向が同時
に変更される。
【００２４】複数の抵抗性メモリセル１７０、１７３、
１７５、１７７に同時に書込みを行うことは、たとえ
ば、データ記憶デバイスに格納された全てのデータビッ
トの一括消去を実行するのに有用であり得る。そのよう
な場合には、全ての軟強磁性層１５０を同じ磁化の向き
にリセットして、影響を及ぼされた全ての抵抗性メモリ
セルに有効に「０」のデータビットを書き込むことがで
きる。外部磁界の別の考え得る用途には、アレイ１６５
内の全ての固定された強磁性層１３０の磁化の方向を同
時に設定することがある。これは非常に強い磁界を用い
ることを伴い、データ記憶デバイスの作製中、またはア
レイ１６５の初期設定中に行うことができる。
１７５、１７７に同時に書込みを行うことは、たとえ
ば、データ記憶デバイスに格納された全てのデータビッ
トの一括消去を実行するのに有用であり得る。そのよう
な場合には、全ての軟強磁性層１５０を同じ磁化の向き
にリセットして、影響を及ぼされた全ての抵抗性メモリ
セルに有効に「０」のデータビットを書き込むことがで
きる。外部磁界の別の考え得る用途には、アレイ１６５
内の全ての固定された強磁性層１３０の磁化の方向を同
時に設定することがある。これは非常に強い磁界を用い
ることを伴い、データ記憶デバイスの作製中、またはア
レイ１６５の初期設定中に行うことができる。
【００２５】図３Ａ〜図３Ｃに示すアレイ１６５のうち
の任意のアレイから読出しを行うとき、選択されたワー
ド線１８０には、上記の第１の電圧源の代わりに、グラ
ンド２２０を電気的に接続することができ、選択された
ビット線１９０には第２の電圧源２３０を電気的に接続
することができる。一旦、グランド２２０および第２の
電圧源２３０が電気的に接続されたなら、信号電流２３
７（図３Ａ〜図３Ｃにおいて実線で示す）および望まし
くない電流２３９（図３Ａ〜図３Ｃにおいて破線で示
す）が、図３Ａ〜図３Ｃに示すように、抵抗性メモリセ
ル１７０、１７３、１７５、１７７の電気的に等価な素
子に流れ始めるようになる。各抵抗性メモリセル１７
０、１７３、１７５、１７７がグランド２２０と第２の
電圧源２３０との間に電気的に接続されることにより、
これらの電流２３７、２３９が発生する。図３Ａ〜図３
Ｃに示す電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は、個々の抵抗性
メモリセル１７０、１７３、１７５、１７７を通って流
れる累積電流（信号電流２３７＋望ましくない電流２３
９）を表す。
の任意のアレイから読出しを行うとき、選択されたワー
ド線１８０には、上記の第１の電圧源の代わりに、グラ
ンド２２０を電気的に接続することができ、選択された
ビット線１９０には第２の電圧源２３０を電気的に接続
することができる。一旦、グランド２２０および第２の
電圧源２３０が電気的に接続されたなら、信号電流２３
７（図３Ａ〜図３Ｃにおいて実線で示す）および望まし
くない電流２３９（図３Ａ〜図３Ｃにおいて破線で示
す）が、図３Ａ〜図３Ｃに示すように、抵抗性メモリセ
ル１７０、１７３、１７５、１７７の電気的に等価な素
子に流れ始めるようになる。各抵抗性メモリセル１７
０、１７３、１７５、１７７がグランド２２０と第２の
電圧源２３０との間に電気的に接続されることにより、
これらの電流２３７、２３９が発生する。図３Ａ〜図３
Ｃに示す電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は、個々の抵抗性
メモリセル１７０、１７３、１７５、１７７を通って流
れる累積電流（信号電流２３７＋望ましくない電流２３
９）を表す。
【００２６】読出し動作には、選択された抵抗性メモリ
セル１７５を流れる信号電流２３７の量をモニタするこ
とが含まれる。この場合、モニタされた信号電流２３７
の値を用いて、選択された抵抗性メモリセル１７５が平
行状態にあるか反平行状態にあるかが判定され、その抵
抗状態に基づいて、選択された抵抗性メモリセル１７５
に「０」のデータ値が割り当てられているか、「１」の
データ値が割り当てられているかが判定される。
セル１７５を流れる信号電流２３７の量をモニタするこ
とが含まれる。この場合、モニタされた信号電流２３７
の値を用いて、選択された抵抗性メモリセル１７５が平
行状態にあるか反平行状態にあるかが判定され、その抵
抗状態に基づいて、選択された抵抗性メモリセル１７５
に「０」のデータ値が割り当てられているか、「１」の
データ値が割り当てられているかが判定される。
【００２７】各抵抗がＲｍの抵抗値を有するものとし、
各ダイオード２６０が、ダイオード２６０を流れる電流
の方向に応じて、２つの抵抗値Ｒｄｉｏｄｅ＿ｆｗｄと
Ｒｄ ｉｏｄｅ＿ｒｅｖのうちの一方を有するものと仮定
すると、図３Ａ〜図３Ｃの各抵抗器およびダイオード２
６０からなる等価素子対は、Ｒｍ＋Ｒｄｉｏｄｅ＿ｆ
ｗｄか、Ｒｍ＋Ｒｄｉｏｄｅ＿ｒｅｖかのいずれかに概
ね等しい抵抗を有する。Ｒｄｉｏｄｅ＿ｆｗｄは、ダイ
オード２６０を流れる順方向電流の関数であり、一般に
Ｒｍよりも非常に小さい。Ｒｄｉｏｄｅ＿ｒｅｖは、ダ
イオード２６０が逆バイアスされているときに、ダイオ
ード２６０を流れる漏れ電流の尺度となる。それゆえ、
Ｒｄｉｏｄｅ＿ｒｅｖは一般にＲｍよりも非常に大き
い。
各ダイオード２６０が、ダイオード２６０を流れる電流
の方向に応じて、２つの抵抗値Ｒｄｉｏｄｅ＿ｆｗｄと
Ｒｄ ｉｏｄｅ＿ｒｅｖのうちの一方を有するものと仮定
すると、図３Ａ〜図３Ｃの各抵抗器およびダイオード２
６０からなる等価素子対は、Ｒｍ＋Ｒｄｉｏｄｅ＿ｆ
ｗｄか、Ｒｍ＋Ｒｄｉｏｄｅ＿ｒｅｖかのいずれかに概
ね等しい抵抗を有する。Ｒｄｉｏｄｅ＿ｆｗｄは、ダイ
オード２６０を流れる順方向電流の関数であり、一般に
Ｒｍよりも非常に小さい。Ｒｄｉｏｄｅ＿ｒｅｖは、ダ
イオード２６０が逆バイアスされているときに、ダイオ
ード２６０を流れる漏れ電流の尺度となる。それゆえ、
Ｒｄｉｏｄｅ＿ｒｅｖは一般にＲｍよりも非常に大き
い。
【００２８】図３Ａに示すアレイ１６５内にｘ個の行お
よびｙ個の列が存在する場合には、第１の選択されない
抵抗性メモリセル１７０内の素子対は（Ｒｍ＋Ｒ
ｄｉｏｄｅ ＿ｆｗｄ）／（ｘ−１）の抵抗を有し、第２
の選択されない抵抗性メモリセル１７７内の素子対は
（Ｒｍ＋Ｒｄｉｏｄｅ＿ｆｗｄ）／（ｙ−１）の抵抗を
有し、第３の選択されない抵抗性メモリセル１７３内の
素子対は（Ｒｍ＋Ｒｄｉｏｄｅ ＿ｒｅｖ）／［（ｘ−
１）（ｙ−１）］の抵抗を有する。したがって、選択さ
れた抵抗性メモリセル１７５は、Ｒｍ＋Ｒ
ｄｉｏｄｅ＿ｆｗｄの等価抵抗を有し、選択された抵抗
性メモリセル１７５は、第１の選択されない抵抗性メモ
リセル１７０または第２の選択されない抵抗性メモリセ
ル１７７のいずれかよりも大きな抵抗を有し、ｘおよび
ｙの値に応じて、第３の選択されない抵抗性メモリセル
１７３よりも大きくなるか、小さくなり得る。一般的
に、アレイ１６５を、第３の選択されない抵抗性メモリ
セル１７３の抵抗が選択された抵抗性メモリセル１７５
の抵抗よりも非常に大きくなるように設計することがで
きる。
よびｙ個の列が存在する場合には、第１の選択されない
抵抗性メモリセル１７０内の素子対は（Ｒｍ＋Ｒ
ｄｉｏｄｅ ＿ｆｗｄ）／（ｘ−１）の抵抗を有し、第２
の選択されない抵抗性メモリセル１７７内の素子対は
（Ｒｍ＋Ｒｄｉｏｄｅ＿ｆｗｄ）／（ｙ−１）の抵抗を
有し、第３の選択されない抵抗性メモリセル１７３内の
素子対は（Ｒｍ＋Ｒｄｉｏｄｅ ＿ｒｅｖ）／［（ｘ−
１）（ｙ−１）］の抵抗を有する。したがって、選択さ
れた抵抗性メモリセル１７５は、Ｒｍ＋Ｒ
ｄｉｏｄｅ＿ｆｗｄの等価抵抗を有し、選択された抵抗
性メモリセル１７５は、第１の選択されない抵抗性メモ
リセル１７０または第２の選択されない抵抗性メモリセ
ル１７７のいずれかよりも大きな抵抗を有し、ｘおよび
ｙの値に応じて、第３の選択されない抵抗性メモリセル
１７３よりも大きくなるか、小さくなり得る。一般的
に、アレイ１６５を、第３の選択されない抵抗性メモリ
セル１７３の抵抗が選択された抵抗性メモリセル１７５
の抵抗よりも非常に大きくなるように設計することがで
きる。
【００２９】図３Ａに示すように、１つの電圧源２３０
および１つのグランド２２０がアレイ１６５に電気的に
接続されると、選択された抵抗性メモリセル１７５には
電流Ｉ１が流れ、選択されない抵抗性メモリセル１７
０、１７３、１７７には、各セル内のダイオード等価素
子の向きに応じて、電流Ｉ２、Ｉ３、Ｉ４が流れること
ができる。アレイのサイズが大きくなると、Ｉ２、
Ｉ３、Ｉ４に類似の電流経路の数も増加する。したがっ
て、信号電流２３７と比べて、望ましくない電流２３９
が大きくなる場合があり、読出し動作中に信号電流２３
７を覆い隠す（すなわち、不明瞭にする）場合がある。
それゆえ、１つの電圧源２３０および１つのグランド２
２０のみを用いるときには、アレイ１６５内に格納され
たデータビットを読み出すのが難しくなる場合がある。
および１つのグランド２２０がアレイ１６５に電気的に
接続されると、選択された抵抗性メモリセル１７５には
電流Ｉ１が流れ、選択されない抵抗性メモリセル１７
０、１７３、１７７には、各セル内のダイオード等価素
子の向きに応じて、電流Ｉ２、Ｉ３、Ｉ４が流れること
ができる。アレイのサイズが大きくなると、Ｉ２、
Ｉ３、Ｉ４に類似の電流経路の数も増加する。したがっ
て、信号電流２３７と比べて、望ましくない電流２３９
が大きくなる場合があり、読出し動作中に信号電流２３
７を覆い隠す（すなわち、不明瞭にする）場合がある。
それゆえ、１つの電圧源２３０および１つのグランド２
２０のみを用いるときには、アレイ１６５内に格納され
たデータビットを読み出すのが難しくなる場合がある。
【００３０】これは、等価素子が図３Ａに示されるよう
に配置される場合であっても当てはまる。具体的には、
信号電流２３７および望ましくない電流２３９がアレイ
１６５に流れるときに、第３の選択されない抵抗性メモ
リセル１７３内のダイオード等価素子が名目上、電流Ｉ
２、Ｉ３、Ｉ４を阻止する。しかしながら、アレイ１６
５は多数の抵抗性メモリセルを含む場合があるので、望
ましくない電流２３９はこのダイオードによって完全に
は阻止されない場合があり、データビットの読出しを妨
害し続ける場合がある。
に配置される場合であっても当てはまる。具体的には、
信号電流２３７および望ましくない電流２３９がアレイ
１６５に流れるときに、第３の選択されない抵抗性メモ
リセル１７３内のダイオード等価素子が名目上、電流Ｉ
２、Ｉ３、Ｉ４を阻止する。しかしながら、アレイ１６
５は多数の抵抗性メモリセルを含む場合があるので、望
ましくない電流２３９はこのダイオードによって完全に
は阻止されない場合があり、データビットの読出しを妨
害し続ける場合がある。
【００３１】図３Ｂは、第３の電圧源２３５を追加する
ことにより、望ましくない電流２３９の影響を低減する
ための１つの方法を示す。第３の電圧源２３５が選択さ
れないビット線２１０に電気的に接続されるとき、特に
第２の電圧源２３０からの電圧が第３の電圧源２３５か
らの電圧に概ね等しいときには、第３の選択されない抵
抗性メモリセル１７３に流れる電流Ｉ３および第１の選
択されない抵抗性メモリセル１７０に流れる電流Ｉ４は
著しく低減されるか、排除される。さらに、第２の選択
されない抵抗性メモリセル１７７に流れる別の望ましく
ない電流２４１はグランド２２０に向かって流れ、信号
電流２３７の測定を直接的には妨害しない。
ことにより、望ましくない電流２３９の影響を低減する
ための１つの方法を示す。第３の電圧源２３５が選択さ
れないビット線２１０に電気的に接続されるとき、特に
第２の電圧源２３０からの電圧が第３の電圧源２３５か
らの電圧に概ね等しいときには、第３の選択されない抵
抗性メモリセル１７３に流れる電流Ｉ３および第１の選
択されない抵抗性メモリセル１７０に流れる電流Ｉ４は
著しく低減されるか、排除される。さらに、第２の選択
されない抵抗性メモリセル１７７に流れる別の望ましく
ない電流２４１はグランド２２０に向かって流れ、信号
電流２３７の測定を直接的には妨害しない。
【００３２】第２の選択されない抵抗性メモリセル１７
７に流れる別の望ましくない電流２４１が選択された行
の電流に加えられる場合があり、望ましくない電圧降下
を生じる場合がある。しかしながら、第３の選択されな
い抵抗性メモリセル１７３に流れる望ましくない電流２
３９および第１の選択されない抵抗性メモリセル１７０
に流れる望ましくない電流２３９を低減する利点は、一
般に、第２の選択されない抵抗性メモリセル１７７に流
れる別の望ましくない電流２４１による望ましくない影
響よりも大きい。選択されないビット線２１０から選択
されないワード線２００に結合される電圧により、第１
の選択されない抵抗性メモリセル１７０内のダイオード
が、第２の選択されない抵抗性メモリセル１７７に流れ
る別の望ましくない電流２３９を阻止するための状況が
確立される。それゆえ、選択された抵抗性メモリセル１
７５の抵抗状態を判定することが簡単になる。
７に流れる別の望ましくない電流２４１が選択された行
の電流に加えられる場合があり、望ましくない電圧降下
を生じる場合がある。しかしながら、第３の選択されな
い抵抗性メモリセル１７３に流れる望ましくない電流２
３９および第１の選択されない抵抗性メモリセル１７０
に流れる望ましくない電流２３９を低減する利点は、一
般に、第２の選択されない抵抗性メモリセル１７７に流
れる別の望ましくない電流２４１による望ましくない影
響よりも大きい。選択されないビット線２１０から選択
されないワード線２００に結合される電圧により、第１
の選択されない抵抗性メモリセル１７０内のダイオード
が、第２の選択されない抵抗性メモリセル１７７に流れ
る別の望ましくない電流２３９を阻止するための状況が
確立される。それゆえ、選択された抵抗性メモリセル１
７５の抵抗状態を判定することが簡単になる。
【００３３】図３Ｃに示すように、第３の電圧源２３５
が選択されないワード線２００に電気的に接続されると
き、特に第２の電圧源２３０からの電圧が第３の電圧源
２３５からの電圧にほぼ等しいか、それにより小さいと
きには、第１の選択されない抵抗性メモリセル１７０に
流れる電流Ｉ４はほぼ排除される。選択されないワード
線２００に印加される電圧により、第１の選択されない
抵抗性メモリセル１７０内のダイオード２６０が電流Ｉ
４を阻止するための状況が確立され、かつ第３の選択さ
れない抵抗性メモリセル１７３において電流Ｉ３を阻止
するための状況が確立される。電流Ｉ２は電流Ｉ３にほ
ぼ等しく、このため、第３の電圧源２３５の電圧の印加
によって、電流Ｉ２が第２の選択されない抵抗性メモリ
セル１７７に流れるのが阻止されるようになる。さら
に、グランド２２０に向かって流れる電流Ｉ２、Ｉ
３は、第３の選択されない抵抗性メモリセル１７３内の
ダイオードによって阻止され、図３Ｂに示される構成の
場合のように、信号電流２３７の測定、または選択され
た抵抗性メモリセル１７５の抵抗状態の判定を妨害しな
い。
が選択されないワード線２００に電気的に接続されると
き、特に第２の電圧源２３０からの電圧が第３の電圧源
２３５からの電圧にほぼ等しいか、それにより小さいと
きには、第１の選択されない抵抗性メモリセル１７０に
流れる電流Ｉ４はほぼ排除される。選択されないワード
線２００に印加される電圧により、第１の選択されない
抵抗性メモリセル１７０内のダイオード２６０が電流Ｉ
４を阻止するための状況が確立され、かつ第３の選択さ
れない抵抗性メモリセル１７３において電流Ｉ３を阻止
するための状況が確立される。電流Ｉ２は電流Ｉ３にほ
ぼ等しく、このため、第３の電圧源２３５の電圧の印加
によって、電流Ｉ２が第２の選択されない抵抗性メモリ
セル１７７に流れるのが阻止されるようになる。さら
に、グランド２２０に向かって流れる電流Ｉ２、Ｉ
３は、第３の選択されない抵抗性メモリセル１７３内の
ダイオードによって阻止され、図３Ｂに示される構成の
場合のように、信号電流２３７の測定、または選択され
た抵抗性メモリセル１７５の抵抗状態の判定を妨害しな
い。
【００３４】第３の電圧源２３５を用いて望ましくない
電流を低減できることに加えて、ダイオード２６０を用
いることによりさらに、選択されない抵抗性メモリセル
１７０、１７３、１７７に望ましくない電流が流れるの
を低減し、及び／または防ぐことができる。薄膜の漏れ
のある分離ダイオードを用いた場合でも、第３の電圧源
２３５を用いることに関する有利な作用を向上させるこ
とができる。
電流を低減できることに加えて、ダイオード２６０を用
いることによりさらに、選択されない抵抗性メモリセル
１７０、１７３、１７７に望ましくない電流が流れるの
を低減し、及び／または防ぐことができる。薄膜の漏れ
のある分離ダイオードを用いた場合でも、第３の電圧源
２３５を用いることに関する有利な作用を向上させるこ
とができる。
【００３５】図３Ａ〜図３Ｃに示すデータ記憶デバイス
の別の利点は、直列ダイオード２６０が、選択されない
抵抗性メモリセル１７０の実効的なインピーダンスを高
めることである。高いインピーダンスによって、読出し
動作中に読み取られる電流の減衰が低減され、及び、雑
音を減少させることがわかっている。両方の効果を組み
合わせることにより、直列ダイオード２６０を備えるＭ
ＲＡＭ回路の信号対雑音比が大きくなる利点が生じる。
の別の利点は、直列ダイオード２６０が、選択されない
抵抗性メモリセル１７０の実効的なインピーダンスを高
めることである。高いインピーダンスによって、読出し
動作中に読み取られる電流の減衰が低減され、及び、雑
音を減少させることがわかっている。両方の効果を組み
合わせることにより、直列ダイオード２６０を備えるＭ
ＲＡＭ回路の信号対雑音比が大きくなる利点が生じる。
【００３６】直列ダイオードのさらに別の効果または利
点は、書込み電流の均一性を改善することである。書込
み動作中にＭＲＡＭアレイを通る選択されない経路内の
抵抗が増加することにより、これが達成される。
点は、書込み電流の均一性を改善することである。書込
み動作中にＭＲＡＭアレイを通る選択されない経路内の
抵抗が増加することにより、これが達成される。
【００３７】図６は、アレイ１６５を含むデータ記憶デ
バイスに対してデータの書込みおよび読出しを行うため
に用いることができる方法の流れ図である。その方法に
よれば、ステップ３００において、抵抗性メモリセル１
７０、１７３、１７５、１７７からなるアレイ１６５
が、複数のワード線１８０、２００およびビット線１９
０、２１０と、アレイ１６５内の第１の選択された抵抗
性メモリセル１７５と、アレイ１６５に電気的に接続さ
れる回路と、アレイ１６５内の複数の抵抗性メモリセル
１７０、１７３、１７５、１７７に電気的に直列に接続
される１組のダイオード２６０とともに設けられる。ス
テップ３００では、設けられるダイオード２６０は、当
該技術分野において既知の任意の幾何学的形状の薄膜ダ
イオードとすることができ、複数の抵抗性メモリセルと
電気的に直列に接続することができる。
バイスに対してデータの書込みおよび読出しを行うため
に用いることができる方法の流れ図である。その方法に
よれば、ステップ３００において、抵抗性メモリセル１
７０、１７３、１７５、１７７からなるアレイ１６５
が、複数のワード線１８０、２００およびビット線１９
０、２１０と、アレイ１６５内の第１の選択された抵抗
性メモリセル１７５と、アレイ１６５に電気的に接続さ
れる回路と、アレイ１６５内の複数の抵抗性メモリセル
１７０、１７３、１７５、１７７に電気的に直列に接続
される１組のダイオード２６０とともに設けられる。ス
テップ３００では、設けられるダイオード２６０は、当
該技術分野において既知の任意の幾何学的形状の薄膜ダ
イオードとすることができ、複数の抵抗性メモリセルと
電気的に直列に接続することができる。
【００３８】ステップ３１０において、第１のワード線
１８０に第１の電圧を、第１のビット線１９０に第２の
電圧を、複数のワード線のうちの第２のワード線２１０
と複数のビット線のうちの第２のビット線２００との少
なくとも一方に第３の電圧を印加する。第１の電圧は、
デバイスからの読出しを行うときにはグランド２２０
（０Ｖ）の形態とすることができ、デバイスに書込みを
行うときには高電圧とすることができる。
１８０に第１の電圧を、第１のビット線１９０に第２の
電圧を、複数のワード線のうちの第２のワード線２１０
と複数のビット線のうちの第２のビット線２００との少
なくとも一方に第３の電圧を印加する。第１の電圧は、
デバイスからの読出しを行うときにはグランド２２０
（０Ｖ）の形態とすることができ、デバイスに書込みを
行うときには高電圧とすることができる。
【００３９】いくつかの方法では、第３の電圧を第１の
ワード線以外の少なくとも２つのワード線に印加するこ
とができる。これらの方法によれば、アレイ１６５は大
きく、数多くのワード線１８０、２００を含み、上記の
第３の電圧源２３５によるような電圧が、選択されない
ワード線２００のうちの２つ以上に印加される。別の方
法によれば、第３の電圧を第１のビット線以外の少なく
とも２つのビット線に印加することができる。これらの
方法のうちの１つを用いるときは、アレイ１６５はこの
場合も大きく、第３の電圧源２３５によるような電圧
が、選択されないビット線のうちの２つ以上に印加され
る。
ワード線以外の少なくとも２つのワード線に印加するこ
とができる。これらの方法によれば、アレイ１６５は大
きく、数多くのワード線１８０、２００を含み、上記の
第３の電圧源２３５によるような電圧が、選択されない
ワード線２００のうちの２つ以上に印加される。別の方
法によれば、第３の電圧を第１のビット線以外の少なく
とも２つのビット線に印加することができる。これらの
方法のうちの１つを用いるときは、アレイ１６５はこの
場合も大きく、第３の電圧源２３５によるような電圧
が、選択されないビット線のうちの２つ以上に印加され
る。
【００４０】データ記憶デバイスに対して書込みおよび
読出しを行う方法のうちのいくつかは、ほぼ等しい大き
さの第１の電圧および第３の電圧を印加するステップを
含む。そのような方法は、アレイ１６５内の望ましくな
い電流２３９の量を最小限に抑えるのに有用であり、一
般的には、等しくない電圧を印加することにより、望ま
しくない電流２３９の量が増加する。
読出しを行う方法のうちのいくつかは、ほぼ等しい大き
さの第１の電圧および第３の電圧を印加するステップを
含む。そのような方法は、アレイ１６５内の望ましくな
い電流２３９の量を最小限に抑えるのに有用であり、一
般的には、等しくない電圧を印加することにより、望ま
しくない電流２３９の量が増加する。
【００４１】ステップ３２０において、第１の選択され
た抵抗性メモリセル１７５に流れる信号電流２３７を読
み取る。信号電流２３７は、それば、セル１７０、１７
３、１７５、１７７の単一の層内を流れる際に読み取る
ことができるか、または図５に示すように、積重された
構成に配置される選択された抵抗性メモリセル１７５を
流れる際に読み取ることができる。いくつかの方法によ
れば、選択された抵抗性メモリセル１７５を、ＭＲＡＭ
メモリセル２６５となるように選択することができる。
た抵抗性メモリセル１７５に流れる信号電流２３７を読
み取る。信号電流２３７は、それば、セル１７０、１７
３、１７５、１７７の単一の層内を流れる際に読み取る
ことができるか、または図５に示すように、積重された
構成に配置される選択された抵抗性メモリセル１７５を
流れる際に読み取ることができる。いくつかの方法によ
れば、選択された抵抗性メモリセル１７５を、ＭＲＡＭ
メモリセル２６５となるように選択することができる。
【００４２】ステップ３３０において、信号電流２３７
と基準電流値とを比較することにより、第１の選択され
た抵抗性メモリセル１７５の特定の抵抗状態が判定され
る。いくつかの方法によれば、基準電流値は、第１の選
択された抵抗性メモリセル１７５が平行状態か反平行状
態かのいずれかにあるときの第１の選択された抵抗性メ
モリセル１７５の量とすることができる。基準電流値
と、読み取られた信号電流２３７の量とを比較すること
により、第１の選択された抵抗性メモリセル１７５がい
ずれの状態にあるかについての判定を行なうことができ
るようになる。
と基準電流値とを比較することにより、第１の選択され
た抵抗性メモリセル１７５の特定の抵抗状態が判定され
る。いくつかの方法によれば、基準電流値は、第１の選
択された抵抗性メモリセル１７５が平行状態か反平行状
態かのいずれかにあるときの第１の選択された抵抗性メ
モリセル１７５の量とすることができる。基準電流値
と、読み取られた信号電流２３７の量とを比較すること
により、第１の選択された抵抗性メモリセル１７５がい
ずれの状態にあるかについての判定を行なうことができ
るようになる。
【００４３】ステップ３４０において、第１の電圧およ
び第２の電圧が第１の選択された抵抗性メモリセル１７
５を第１の抵抗状態から第２の抵抗状態に変更するよう
に第１の電圧および第２の電圧を選択することにより、
第１の選択された抵抗性メモリセル１７５にデータを書
き込む。このステップでは、第１の選択された抵抗性メ
モリセル１７５を平行状態と反平行状態との間で変化さ
せるだけの十分な電流を、第１の選択された抵抗性メモ
リセル１７５に供給する。
び第２の電圧が第１の選択された抵抗性メモリセル１７
５を第１の抵抗状態から第２の抵抗状態に変更するよう
に第１の電圧および第２の電圧を選択することにより、
第１の選択された抵抗性メモリセル１７５にデータを書
き込む。このステップでは、第１の選択された抵抗性メ
モリセル１７５を平行状態と反平行状態との間で変化さ
せるだけの十分な電流を、第１の選択された抵抗性メモ
リセル１７５に供給する。
【００４４】上記の詳細な説明は、データ記憶デバイス
の例示的な実施形態と、データ記憶デバイスを用いるた
めの方法とを解説するためになされた。当業者には、特
許請求の範囲およびその等価物から逸脱しない変更形態
が明らかであろうから、以上の説明は不必要な制限を課
すものではない。
の例示的な実施形態と、データ記憶デバイスを用いるた
めの方法とを解説するためになされた。当業者には、特
許請求の範囲およびその等価物から逸脱しない変更形態
が明らかであろうから、以上の説明は不必要な制限を課
すものではない。
【００４５】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．データ記憶デバイスであって、行および列を有する
抵抗性メモリセル（１７０、１７３、１７５、１７７）
のアレイ（１６５）と、前記アレイ（１６５）内の複数
の抵抗性メモリセル（１７０、１７３、１７５、１７
７）に電気的に直列に接続される１組のダイオード（２
６０）と、前記アレイ（１６５）の前記行に沿って延在
する複数のワード線と、前記アレイ（１６５）の前記列
に沿って延在する複数のビット線と、前記アレイ（１６
５）内の第１の選択された抵抗性メモリセル（１７５）
であって、前記複数のワード線のうちの第１のワード線
（１８０）と前記複数のビット線のうちの第１のビット
線（１９０）との間に配置される、第１の選択された抵
抗性メモリセルと、前記アレイ（１６５）に電気的に接
続され、前記第１のワード線（１８０）に第１の電圧を
印加し、前記第１のビット線（１９０）に第２の電圧を
印加し、前記複数のワード線のうちの第２のワード線
（２００）と前記複数のビット線のうちの第２のビット
線（２１０）との少なくとも一方に第３の電圧を印加す
ることができる回路とを含む、データ記憶デバイス。 ２．前記抵抗性メモリセル（１７０、１７３、１７５、
１７７）の前記アレイ（１６５）は、磁気ランダムアク
セスメモリ（ＭＲＡＭ）セル（２６５）を含む、上項１
に記載のデバイス。 ３．前記アレイ（１６５）内に第２の抵抗性メモリセル
（１７０、１７３、１７５、１７７）をさらに含み、前
記第２の抵抗性メモリセル（１７０、１７３、１７５、
１７７）は前記第１の選択された抵抗性メモリセル（１
７５）上に積重される、上項１に記載のデバイス。 ４．前記回路は、前記第１のワード線（１８０）および
前記第１のビット線（１９０）に対して、前記第１の選
択された抵抗性メモリセル（１７５）を第１の抵抗状態
から第２の抵抗状態に変化させるだけの十分なエネルギ
ーを加えることにより、前記第１の選択された抵抗性メ
モリセル（１７５）に書込みを行うことができる、上項
１に記載のデバイス。 ５．前記第１の電圧の値および前記第３の電圧の値はほ
ぼ等しい、上項１に記載のデバイス。 ６．データ記憶デバイスが、抵抗性メモリセル（１７
０、１７３、１７５、１７７）のアレイ（１６５）と、
前記アレイ（１６５）の行に沿って延在する複数のワー
ド線（１８０、２００）と、前記アレイ（１６５）の列
に沿って延在する複数のビット線（１９０、２１０）
と、前記アレイ（１６５）内の第１の選択された抵抗性
メモリセル（１７５）であって、前記複数のワード線の
うちの第１のワード線（１８０）と前記複数のビット線
のうちの第１のビット線（１９０）との間に配置され
る、第１の選択された抵抗性メモリセルと、前記アレイ
（１６５）に電気的に接続される回路とを含み、前記デ
ータ記憶デバイス内の前記第１の選択された抵抗性メモ
リセル（１７５）の抵抗状態を読み取る方法であって、
前記アレイ（１６５）内の複数の抵抗性メモリセル（１
７０、１７３、１７５、１７７）に電気的に接続される
１組のダイオード（２６０）を設けるステップと、前記
第１のワード線（１８０）に第１の電圧を印加し、前記
第１のビット線（１９０）に第２の電圧を印加し、前記
複数のワード線のうちの第２のワード線（２００）と前
記複数のビット線のうちの第２のビット線（２１０）と
の少なくとも一方に第３の電圧を印加するステップと、
前記第１の選択された抵抗性メモリセル（１７５）に流
れる信号電流を読み取るステップを含む、方法。 ７．前記信号電流を基準電流値と比較することにより、
前記第１の選択された抵抗性メモリセル（１７５）の特
定の抵抗状態を判定するステップをさらに含む、上項６
に記載の方法。 ８．前記読み取るステップは、磁気ランダムアクセスメ
モリ（ＭＲＡＭ）セル（２６５）を流れる信号電流を読
み取るステップを含む、上項６に記載の方法。 ９．前記印加するステップは、ほぼ等しい値を有する前
記第１の電圧と前記第３の電圧とを印加するステップを
含む、上項６に記載の方法。 １０．前記第１の電圧および前記第２の電圧が前記第１
の選択された抵抗性メモリセル（１７５）を第１の抵抗
状態から第２の抵抗状態に変更するように前記第１の電
圧および前記第２の電圧を選択することにより、前記第
１の選択された抵抗性メモリセル（１７５）にデータを
書き込むステップをさらに含む、上項６に記載の方法。
の組み合わせからなる例示的な実施態様を示す。 １．データ記憶デバイスであって、行および列を有する
抵抗性メモリセル（１７０、１７３、１７５、１７７）
のアレイ（１６５）と、前記アレイ（１６５）内の複数
の抵抗性メモリセル（１７０、１７３、１７５、１７
７）に電気的に直列に接続される１組のダイオード（２
６０）と、前記アレイ（１６５）の前記行に沿って延在
する複数のワード線と、前記アレイ（１６５）の前記列
に沿って延在する複数のビット線と、前記アレイ（１６
５）内の第１の選択された抵抗性メモリセル（１７５）
であって、前記複数のワード線のうちの第１のワード線
（１８０）と前記複数のビット線のうちの第１のビット
線（１９０）との間に配置される、第１の選択された抵
抗性メモリセルと、前記アレイ（１６５）に電気的に接
続され、前記第１のワード線（１８０）に第１の電圧を
印加し、前記第１のビット線（１９０）に第２の電圧を
印加し、前記複数のワード線のうちの第２のワード線
（２００）と前記複数のビット線のうちの第２のビット
線（２１０）との少なくとも一方に第３の電圧を印加す
ることができる回路とを含む、データ記憶デバイス。 ２．前記抵抗性メモリセル（１７０、１７３、１７５、
１７７）の前記アレイ（１６５）は、磁気ランダムアク
セスメモリ（ＭＲＡＭ）セル（２６５）を含む、上項１
に記載のデバイス。 ３．前記アレイ（１６５）内に第２の抵抗性メモリセル
（１７０、１７３、１７５、１７７）をさらに含み、前
記第２の抵抗性メモリセル（１７０、１７３、１７５、
１７７）は前記第１の選択された抵抗性メモリセル（１
７５）上に積重される、上項１に記載のデバイス。 ４．前記回路は、前記第１のワード線（１８０）および
前記第１のビット線（１９０）に対して、前記第１の選
択された抵抗性メモリセル（１７５）を第１の抵抗状態
から第２の抵抗状態に変化させるだけの十分なエネルギ
ーを加えることにより、前記第１の選択された抵抗性メ
モリセル（１７５）に書込みを行うことができる、上項
１に記載のデバイス。 ５．前記第１の電圧の値および前記第３の電圧の値はほ
ぼ等しい、上項１に記載のデバイス。 ６．データ記憶デバイスが、抵抗性メモリセル（１７
０、１７３、１７５、１７７）のアレイ（１６５）と、
前記アレイ（１６５）の行に沿って延在する複数のワー
ド線（１８０、２００）と、前記アレイ（１６５）の列
に沿って延在する複数のビット線（１９０、２１０）
と、前記アレイ（１６５）内の第１の選択された抵抗性
メモリセル（１７５）であって、前記複数のワード線の
うちの第１のワード線（１８０）と前記複数のビット線
のうちの第１のビット線（１９０）との間に配置され
る、第１の選択された抵抗性メモリセルと、前記アレイ
（１６５）に電気的に接続される回路とを含み、前記デ
ータ記憶デバイス内の前記第１の選択された抵抗性メモ
リセル（１７５）の抵抗状態を読み取る方法であって、
前記アレイ（１６５）内の複数の抵抗性メモリセル（１
７０、１７３、１７５、１７７）に電気的に接続される
１組のダイオード（２６０）を設けるステップと、前記
第１のワード線（１８０）に第１の電圧を印加し、前記
第１のビット線（１９０）に第２の電圧を印加し、前記
複数のワード線のうちの第２のワード線（２００）と前
記複数のビット線のうちの第２のビット線（２１０）と
の少なくとも一方に第３の電圧を印加するステップと、
前記第１の選択された抵抗性メモリセル（１７５）に流
れる信号電流を読み取るステップを含む、方法。 ７．前記信号電流を基準電流値と比較することにより、
前記第１の選択された抵抗性メモリセル（１７５）の特
定の抵抗状態を判定するステップをさらに含む、上項６
に記載の方法。 ８．前記読み取るステップは、磁気ランダムアクセスメ
モリ（ＭＲＡＭ）セル（２６５）を流れる信号電流を読
み取るステップを含む、上項６に記載の方法。 ９．前記印加するステップは、ほぼ等しい値を有する前
記第１の電圧と前記第３の電圧とを印加するステップを
含む、上項６に記載の方法。 １０．前記第１の電圧および前記第２の電圧が前記第１
の選択された抵抗性メモリセル（１７５）を第１の抵抗
状態から第２の抵抗状態に変更するように前記第１の電
圧および前記第２の電圧を選択することにより、前記第
１の選択された抵抗性メモリセル（１７５）にデータを
書き込むステップをさらに含む、上項６に記載の方法。
【００４６】本発明のデータ記憶装置は、抵抗性メモリ
セル(170,173,175,177)のアレイ(165)と、アレイ(165)
に電気的に接続される回路を備える。抵抗性メモリセル
(170,173,175,177)は、ダイオード(260)に電気的に接続
される磁気ランダムアクセスメモリセル(265)を備え
る。回路は、第１の電圧をアレイ(165)内の抵抗性メモ
リセル(170,173,175,177)のいくつかに、第２の電圧を
アレイ(165)内の他のセル(170,173,175,177)に、第３の
電圧をアレイ(165)内のさらに他のセル(170,173,175,17
7)に印加することができる。この回路を用いて選択され
た抵抗性メモリセル(175)の抵抗状態を検出する方法も
開示される。
セル(170,173,175,177)のアレイ(165)と、アレイ(165)
に電気的に接続される回路を備える。抵抗性メモリセル
(170,173,175,177)は、ダイオード(260)に電気的に接続
される磁気ランダムアクセスメモリセル(265)を備え
る。回路は、第１の電圧をアレイ(165)内の抵抗性メモ
リセル(170,173,175,177)のいくつかに、第２の電圧を
アレイ(165)内の他のセル(170,173,175,177)に、第３の
電圧をアレイ(165)内のさらに他のセル(170,173,175,17
7)に印加することができる。この回路を用いて選択され
た抵抗性メモリセル(175)の抵抗状態を検出する方法も
開示される。
【００４７】
【発明の効果】本発明によれば、読出し中に読出し動作
を妨害する望ましくない電流を低減することが可能なデ
ータ記憶デバイスを提供することができる。
を妨害する望ましくない電流を低減することが可能なデ
ータ記憶デバイスを提供することができる。
【図１】従来技術によるＭＲＡＭメモリセルのアレイの
平面図である。
平面図である。
【図２】従来技術によるＭＲＡＭメモリセルの斜視図で
ある。
ある。
【図３Ａ】抵抗性メモリセルのアレイと、アレイに電気
的に接続された電圧およびグランドと、アレイ内の構成
要素を表す等価回路と、アレイ内を流れることができる
電流の経路とを示す平面図である。
的に接続された電圧およびグランドと、アレイ内の構成
要素を表す等価回路と、アレイ内を流れることができる
電流の経路とを示す平面図である。
【図３Ｂ】抵抗性メモリセルのアレイと、アレイのビッ
ト線に印加される２つの電圧と、アレイ内の構成要素を
表す等価回路と、アレイ内を流れることができる電流の
経路とを示す平面図である。
ト線に印加される２つの電圧と、アレイ内の構成要素を
表す等価回路と、アレイ内を流れることができる電流の
経路とを示す平面図である。
【図３Ｃ】抵抗性メモリセルのアレイと、アレイのある
ビット線に印加される電圧と、アレイのあるワード線に
印加される電圧と、アレイ内の構成要素を表す等価回路
と、アレイ内を流れることができる電流の経路とを示す
平面図である。
ビット線に印加される電圧と、アレイのあるワード線に
印加される電圧と、アレイ内の構成要素を表す等価回路
と、アレイ内を流れることができる電流の経路とを示す
平面図である。
【図４】図３Ａ乃至図３Ｃに示すアレイに含めることが
できる抵抗性メモリセルの１実施形態の斜視図である。
できる抵抗性メモリセルの１実施形態の斜視図である。
【図５】積重された構成をなす２つの抵抗性メモリセル
の斜視図である。
の斜視図である。
【図６】図３Ａ乃至図３Ｃに示すようなアレイを含むデ
ータ記憶デバイスから、データを読み出すために用いる
ことができる方法の流れ図である。
ータ記憶デバイスから、データを読み出すために用いる
ことができる方法の流れ図である。
１６５ 抵抗性メモリセルからなるアレイ
１７０、１７３、１７５、１７７ 抵抗性メモリセル
１８０、２００ ワード線
１９０、２１０ ビット線
２６５ MRAMセル
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ルン・ティー・トラン
アメリカ合衆国カリフォルニア州95070,
サラトガ，ウッドブリー・コート・5085
(72)発明者 ジェイムス・アール・イートン，ジュニア
アメリカ合衆国カリフォルニア州94306,
パロアルト，シャスタ・ドライブ・373
Ｆターム(参考） 5F083 FZ10 GA11 JA39
Claims (10)
- 【請求項１】データ記憶デバイスであって、 行および列を有する抵抗性メモリセル（１７０、１７
３、１７５、１７７）のアレイ（１６５）と、 前記アレイ（１６５）内の複数の抵抗性メモリセル（１
７０、１７３、１７５、１７７）に電気的に直列に接続
される１組のダイオード（２６０）と、 前記アレイ（１６５）の前記行に沿って延在する複数の
ワード線と、 前記アレイ（１６５）の前記列に沿って延在する複数の
ビット線と、 前記アレイ（１６５）内の第１の選択された抵抗性メモ
リセル（１７５）であって、前記複数のワード線のうち
の第１のワード線（１８０）と前記複数のビット線のう
ちの第１のビット線（１９０）との間に配置される、第
１の選択された抵抗性メモリセルと、 前記アレイ（１６５）に電気的に接続され、前記第１の
ワード線（１８０）に第１の電圧を印加し、前記第１の
ビット線（１９０）に第２の電圧を印加し、前記複数の
ワード線のうちの第２のワード線（２００）と前記複数
のビット線のうちの第２のビット線（２１０）との少な
くとも一方に第３の電圧を印加することができる回路と
を含む、データ記憶デバイス。 - 【請求項２】前記抵抗性メモリセル（１７０、１７３、
１７５、１７７）の前記アレイ（１６５）は、磁気ラン
ダムアクセスメモリ（ＭＲＡＭ）セル（２６５）を含
む、請求項１に記載のデバイス。 - 【請求項３】前記アレイ（１６５）内に第２の抵抗性メ
モリセル（１７０、１７３、１７５、１７７）をさらに
含み、前記第２の抵抗性メモリセル（１７０、１７３、
１７５、１７７）は前記第１の選択された抵抗性メモリ
セル（１７５）上に積重される、請求項１に記載のデバ
イス。 - 【請求項４】前記回路は、前記第１のワード線（１８
０）および前記第１のビット線（１９０）に対して、前
記第１の選択された抵抗性メモリセル（１７５）を第１
の抵抗状態から第２の抵抗状態に変化させるだけの十分
なエネルギーを加えることにより、前記第１の選択され
た抵抗性メモリセル（１７５）に書込みを行うことがで
きる、請求項１に記載のデバイス。 - 【請求項５】前記第１の電圧の値および前記第３の電圧
の値はほぼ等しい、請求項１に記載のデバイス。 - 【請求項６】データ記憶デバイスが、 抵抗性メモリセル（１７０、１７３、１７５、１７７）
のアレイ（１６５）と、 前記アレイ（１６５）の行に沿って延在する複数のワー
ド線（１８０、２００）と、 前記アレイ（１６５）の列に沿って延在する複数のビッ
ト線（１９０、２１０）と、 前記アレイ（１６５）内の第１の選択された抵抗性メモ
リセル（１７５）であって、前記複数のワード線のうち
の第１のワード線（１８０）と前記複数のビット線のう
ちの第１のビット線（１９０）との間に配置される、第
１の選択された抵抗性メモリセルと、 前記アレイ（１６５）に電気的に接続される回路とを含
み、前記データ記憶デバイス内の前記第１の選択された
抵抗性メモリセル（１７５）の抵抗状態を読み取る方法
であって、 前記アレイ（１６５）内の複数の抵抗性メモリセル（１
７０、１７３、１７５、１７７）に電気的に接続される
１組のダイオード（２６０）を設けるステップと、 前記第１のワード線（１８０）に第１の電圧を印加し、
前記第１のビット線（１９０）に第２の電圧を印加し、
前記複数のワード線のうちの第２のワード線（２００）
と前記複数のビット線のうちの第２のビット線（２１
０）との少なくとも一方に第３の電圧を印加するステッ
プと、 前記第１の選択された抵抗性メモリセル（１７５）に流
れる信号電流を読み取るステップを含む、方法。 - 【請求項７】前記信号電流を基準電流値と比較すること
により、前記第１の選択された抵抗性メモリセル（１７
５）の特定の抵抗状態を判定するステップをさらに含
む、請求項６に記載の方法。 - 【請求項８】前記読み取るステップは、磁気ランダムア
クセスメモリ（ＭＲＡＭ）セル（２６５）を流れる信号
電流を読み取るステップを含む、請求項６に記載の方
法。 - 【請求項９】前記印加するステップは、ほぼ等しい値を
有する前記第１の電圧と前記第３の電圧とを印加するス
テップを含む、請求項６に記載の方法。 - 【請求項１０】前記第１の電圧および前記第２の電圧が
前記第１の選択された抵抗性メモリセル（１７５）を第
１の抵抗状態から第２の抵抗状態に変更するように前記
第１の電圧および前記第２の電圧を選択することによ
り、前記第１の選択された抵抗性メモリセル（１７５）
にデータを書き込むステップをさらに含む、請求項６に
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/151913 | 2002-05-22 | ||
| US10/151,913 US20030218905A1 (en) | 2002-05-22 | 2002-05-22 | Equi-potential sensing magnetic random access memory (MRAM) with series diodes |
Publications (2)
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|---|---|
| JP2003346475A true JP2003346475A (ja) | 2003-12-05 |
| JP2003346475A5 JP2003346475A5 (ja) | 2006-06-29 |
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