TW200304142A - Memory device array having a pair of magnetic bits sharing a common conductor line - Google Patents

Description

200304142 玖、發明說明 (發明說明應敛明：發明所屬之技術領域'先前技術'内容、實施方式及圖式簡單說明） 【發明所屬之技術領域】 本發明係關於電阻性記憶體晶胞陣列之領域。更具體 地說，本發明係關於一具有共用一公用導體之記憶體位元 5 對之記憶體陣列以增加陣列密度。 【先前技術；j 一電阻性隨機存取記憶體（RAM)為一間隔開來之記憶 體晶胞之平面矩陣之交叉點型式記憶體陣列，該等記憶體 晶胞係夾在二個於晶胞上方和下方之垂直方向中行進的導 10體之交會之間。一範例為第1圖中所顯示的電阻性RAM陣 列1〇。在一方向中行進的列導體12稱為字線，而在一通常 與第方向垂直之第二方向中延伸的行導體14稱為位元線 。記憶體晶胞16通常配置為一方形或矩形陣列，如此使得 每個記憶體晶胞單元16與一字線12以及一交又的位元線Μ 15 加以連接。 在一電阻性RAM陣列中，每個記憶體晶胞之電阻具有 -：以上的狀態，且在記憶體晶胞中的資料為晶胞之電阻 狀態之函數。電阻性記憶體晶胞可包括一或多個磁性層， 一熔絲或逆熔絲，或任何藉由影響元件之名義上電阻二大 小來儲存或產生資訊之元件。在電阻性ram陣列 的其他型式的電阻性元件包括做為一唯讀記憶體之一背 的多晶石夕電阻器，或做為可重寫記憶體裝置之相位改㈣ 料。 磁性隨機存取記 電阻性隨機存取記憶體之一型式為一 200304142 玫、發明說明 憶體（MRAM)，其中每個記憶體晶胞係由多個以絕緣層分 離的磁性層所形成。一磁性層為稱一固定層，其中磁性方 位固定’以在出現一在感興趣之範圍内的應用磁場時不會 方疋轉。其他磁性層稱為一感測層，其中磁性方位可在一與 5固疋層之狀態對齊之狀態和與固定層不對齊之狀態之間變 化。一絕緣穿隧障礙層夾在磁性固定層以及磁性感測層之 間。此絕緣穿隧障礙層允許在感測層和固定層之間發生量 子機械穿隧。穿隧為與電子自旋相關，使得記憶體晶胞之 電阻成為感測層和固定層之相對磁化方位之函數。感測層 〇之一個狀態之接面電阻上的改變決定了儲存於記憶體晶胞 中的資料。於2001年一月2曰發予Brug等人美國專利第 6，169,686號揭示了這樣一個磁性記憶體晶胞記憶體。 參考第2圖，顯示了一 MRAM記憶體晶胞。記憶體單 70 16顯示為一三層記憶體晶胞20。在每個晶胞2〇中，根據 15晶胞20之一磁性感測層22之方位來儲存一位元的資訊。通 常，晶胞20具有二個穩定的磁性狀態，對應於邏輯狀態 1矛0 。在感測層22上的雙向箭號15顯示此二元狀態能 力。在晶胞20中之一固定層24以一薄絕緣器26與感測層分 離。固定層24具有一固定的磁性方位，諸如由層24上之單 2〇向箭號17所示的。當感測層22之磁性狀態指向為與固定層 24之磁化方向相同之方向時，晶胞磁化稱為“平行，，。類似 地，當感測層22之磁性狀態指向為與固定層24之磁化方向 才反之方向時，晶胞磁化稱為“逆平行”。這些方位分別對 應於一低電阻狀態以及一高電阻狀態。 200304142 玖、發明說明 -所選擇的記憶體晶胞20之磁性狀態可藉由將電流加 至橫跨所選記憶體晶胞上的—字線12和一位元線14來加以 改隻電机產生—個垂直磁場，其在合併時會於平行和逆 平行狀態之間切換所選擇記憶體晶胞2〇之磁性方位。其他 5 未選擇的記憶體晶朐口；^择执+ 瓶曰日胞/、從秩跨未五擇記憶體晶胞上之字線 或位兀線接&磁场。單一磁場不夠強而無法改變未選擇 晶胞之磁性方位，因此它們維持其磁性方位。 參考第3圖，顯示_MRAM記憶體陣列3g。—感測放 大為32連接至-所選擇的記憶體晶胞^之位元線^^。一電 10 MVr加至所選擇記憶體晶胞36之字線％，而感測放大器^ 將-電壓加至晶胞36之位元線34。感測放大器32提供一反 映記憶體晶胞36之狀態之放大電壓39。相同的位元線電壓 加至所有的位元線34，有效地將所有在未選擇列上的晶胞 偏壓至零位能。這個動作將位元線電流彼此隔絕，有效地 15阻隔了大部份可能流經附屬路徑而可能造成所選擇記憶體 晶胞之感測功能錯誤之漏電流。 成個與所有记憶體陣列關相關之主題為需要簡化結構 ，想要增加記憶體儲存密度，以及需求減少在陣列中的導 線。MRAM記憶體陣列將第一主題處理得很好，因為 20 MRAM位元晶胞為目前已知最簡單的儲存晶胞之一。增加 記憶體儲存密度之能力一般已藉由減少在陣列内之每個晶 胞之大小而加以實現。導線之減少已受限於在列和行中配 置了多少個晶胞。 因此，所需者為一增加陣列密度而無需先減少晶胞大 200304142 玖、發明說明 小之解決方案。再者’所需者為—藉由共用二晶胞對之公 用路徑來減少導體路徑之解決方案。 C 明内 發明概要 1〇 15 2〇 根據本發明，揭示了一具有平行記憶體平面之資料儲 存裝置。每個記憶體平面包括_第_記憶體晶胞之電阻性 又叉點平面’ 一第二記憶體晶胞之電阻性交叉點平面，多 個在第一和第二記憶體晶胞平面之間共用之導電字線，多 條位元線，每條位元線將來自第—平面之—或多個晶胞柄 合至第二平面中的其他記憶體晶胞，以及多個單方向性的 7G件。再者’一單方向性元件將一來自第一平面之第一記 憶體晶胞搞合至在第_導電方向上賴選擇字線和所選擇 位元線，以及-第二單方向元件將一來自第二平面之第二 曰曰胞搞合至在第二導電方向上的所選字線和所選位儿線。 本發明進步提供-單方向導電路徑以形成從—第一平面 中的5己憶體晶胞至第二平面中的記憶體共用相同位元線。 貝料儲存裝置進-步包括多個讀取電路，其每個藉由 一個別位⑽輕合至-或多組記憶體晶胞，且其可操作來 感測通過相關組之-記憶體晶胞中的電流。讀取電路進一 步包含一感測放大器，其可為-電流模式感測放大器。 在其他實施例中，亦揭示了一具有平行記憶體平面 之資料儲存裝置。在其他實施例中，首先包括一第一記憶 體晶胞之f阻性交叉點平面，以及―第二記憶體晶胞之電 阻性交叉點平面。再者，在第一和第二記憶體晶胞平面間 200304142 玖、發明說明 共用-字線平面。提供多條位元線，其中每條位元線將一 來自第一平面之記憶體晶胞耦合至在第二平面中之其他記 憶體晶胞。亦提供多個單方向元件，其中每個單方向元件 作用為將一在任一平面中之一記憶體晶胞耦合，其中單方 5向兀件防止一記憶體晶胞與其他共用相同位元線之記憶體 晶胞之干擾。 本發明之其他觀點以及優點將從下列詳細說明中變得 明顯，其與所附圖式結合，說藉由範例之方式來說明本發 明之原理。 10 圖式簡單說明 第1圖為一顯示了根據本發明之先前技藝之電阻性交 叉點έ己憶體晶胞之示意圖； 第2圖為一 MRAM記憶體晶胞以及連接至其上之導體 之先前技藝結構之示意圖； 15 第3圖為一顯示了根據本發明之具有感測元件之先前 技藝記憶體陣列結構之示意圖； 第4圖說明了根據本發明之一 MRAM記憶體晶胞陣列 ’其包括一具有背對背二極體記憶體晶胞組態之公用字線 平面； 2〇 第5圖說明了基於第4圖之陣列之多平面MRAM記憶體 晶胞陣列； 第6圖說明了 一本發明中所考慮的具有支援讀取/寫入 電路之MRAM記憶體晶胞陣列之示意圖； 第7圖說明了一根據本發明執行於第4圖之記憶體平面 200304142 玖、發明說明 上之寫入程序； · 第8圖說明了第7圖之寫入程序之流程圖； 第9圖說明了根據本發明執行於第4圖之記憶體平面上 之讀取程序； 5 第10圖說明了第9圖之讀取程序之流程圖；以及 第11圖說明了根據本發明製造之MRAM記憶體晶胞之 橫截面圖。 苐12圖說明了根據本發明之第11圖中之mraM記憶體 · 晶胞之橫截面圖之電氣等效電路。 10 【實施方式】 較佳實施例之詳細說明 第4圖說明了一 MRAM記憶體晶胞陣列1〇〇，其包括一 具有背對背二極體記憶體晶胞組態之公用字線平面。一三 維透視圖說明了配置多少個記憶體晶胞以增加晶胞密度， 15同時減少一般在先前技藝中所需的導線數目。記憶體陣列 WO包括多個列導線l〇2a-m，其之每一個作用分別為記憶 · 體晶胞108a和l〇8b之公用導體。單方向開關11〇&和11〇b使 得公用導體以根據下面所說明的讀取，感測和寫入程序來 /、凟取，感測或寫入在位元對中之一位元的方式加以實現 20 ’而無其他晶胞干擾程序。 : 記憶體陣列100進一步包括一第一行導線1〇4以及一第 二行導線106。提供多個第一行導線1〇4a_n，且亦提供多 個第二行導線106a_n。第一行導線1〇乜耦合至在相同行中 找到的每個圮憶體晶胞l〇8a之相反末端。同樣地，每個第 10 200304142 玖、發明說明 一行導線106a進一步將每個共用相同行之記憶體晶胞丨〇8b 連接。單方向導線11〇以使得一對記憶體晶胞1〇8a*b共用 相同列導體之方式來使感測路徑，寫入和讀取路徑共用公 用列導體102。 5 列導體102作用為字線，且在記憶體晶胞陣列100之一 側上沿著一平面中之X方向延伸。第一導線1〇4和第二導線 106作用如在§己憶體晶胞陣列1〇〇之另一側上沿著一平面中 之Y方向延伸之位元線。在此特定實施例中，對二陣列1〇〇 之列有一字線102，而對陣列1〇〇之每一行有二位元線1〇4 10和106。每個記憶體晶胞108位於對應字線102和位元線1〇4 或106之第一或第二交又點上。應注意到，若非數千個記 憶體晶胞，記憶體晶胞陣列可包括數百個，以及在每列中 之記憶體晶胞與在每行中之晶胞數不一定要相等。具體地 口兒π員示了母列至少一 έ己憶體晶胞，但每列之行對數不需 15 —對一對應。 記憶體晶胞108非受限於任何特定型式之裝置。如上 述可使用一與自旋相關之穿隧裝置。藉由將每個晶胞之磁 化指向來表示一“i，，或“〇，，來將資料儲存於記憶體晶胞 中。例如，參考第4圖，可藉由將感測層之磁化指向平行 於固定層之磁性方位將“〇，，之邏輯值儲存於記憶體晶胞⑽ 中，以及可藉由將感測層之磁化指向與固定層之磁性方位 相反方向或逆平行來將“丨，，之邏輯值儲存於記憶體晶胞中 。再者，亦可使用已知為相位改變記憶體晶胞之利用相位 改變材料所製造之記憶體晶胞。 200304142 玖、發明說明 第5圖說明了 一根據本發明之記憶體陣列ι〇〇之三維透 視圖之示思圖。記憶體陣列1〇〇說明了記憶體平面i 17心冗之 額外堆疊層是可能的。在此例中，不只記憶體平桶117可 堆疊於垂直方向上，其亦可由前至後地堆疊，結果為在一 5多平面記憶體陣列之三維共用導體平面記憶體裝置之栅。 列導線102繼續插入於方向相反之單方向導體11〇之間，且 形成一系列的導體平面113。再者，第一行導體1〇4與記憶 體裝置108之頂端部份成對，同時第二行導體1〇6連接記憶 體裝置108之底部列。行導體1〇4和1〇6形成導體平面115心 10 U5y。單方向元件110—般來說係由諸如二極體之單向電 流導通構成的。 第6圖說明了一單一平面磁性隨機存取記憶體（MRAM) 裝置610，其包括字線102和位元線1〇4。磁性穿隧接面1〇8 位於單一陣列平面1〇〇内之字線和位元線1〇2和1〇4之交叉 15點上。此陣列亦可藉由取代行導體104以導體106來說明， 其會表示一不同的平面。磁性穿隧接面1 〇8配置於列和行 中，而列沿著一 X方向延伸，而行沿著一 γ方向延伸。只 顯示在陣列平面100内之一相對少數目的磁性穿隧接面1〇8 以簡化MRAM裝置610之說明。實際上來說，可使用任何 20 大小之陣列。 作用如字線102之軌道在陣列1 〇〇之一側上沿著一平面 中之X方向延伸。字線102與二極體110之陽極接觸。作用 為位元線104之軌道於陣列1〇〇之相鄰側上沿著一平面中之 Y方向延伸。位元線104耦合至磁性穿隧接面ι〇8之資料層。 200304142 玖、發明說明 MRAM裝置610亦包括第一和第二列解碼器i2〇a和 120b，第一和第二行解碼器122a和122b，以及一讀取/寫 入電路124。讀取/寫入電路124包括一感測放大器，地端 連接器，一列電流源，一電壓源，以及一行電流源。 5 在於一所選擇一磁性穿隧接面108上做寫入操作之期 間，第一列解碼器120a將一所選擇字線102之一末端連接 至列電流源126，第二列解碼器120b將所選擇字線1〇2之一 相反末端連接至地端，第一行解碼器122a將一所選擇的位 元線104/106之一末端連接至地端，而第二行解碥器122b 10 將所選擇位元線104/106之相反末端連接至行電流源128。 結果，寫入電流流經所選擇的字線以及位元線1〇2和 104/106。 寫入電流於所選擇的位元晶胞上產生一合併的磁性， 其足以使得所選擇的磁性穿隧接面108切換。沿著字線1 〇2 15 和位元線104/106之其他未被選擇到的記憶體晶胞1 〇8只從 流經字線102或位元線104/106中之電流接受磁場。如此磁 場不夠大，因此未選擇的記憶體晶胞之狀態仍未改變。 在於一所選擇的磁性穿隧接面108上做讀取操作之期 間，第一列解碼器120a將電壓源130連接至所選擇的字線 20 1〇2，且第一行解碼器122b將一所選擇的位元線1〇4/1〇6連 接至一感測放大器118之虛擬地端輸入。 結果，一感測電流（Is)流經所選擇的磁性穿隧接面1 〇8 至感測放大器118。感測電流（Is)係由感測放大器測量，且 因此可決定磁性穿隧接面108之電阻和邏輯狀態。 200304142 ίο 15 玖、發明說明 第7圖'兒明了 一根據本發明之記憶體陣列1〇〇上之寫η 功能之示意圖。宜λ _欠Η ^丄 一 寫入貝料至在一所選平面記憶體之陣列内 、一方去包括於第8圖之流程圖中所概述的步驟。起初，電路將-寫入電流加至位元之一側，且將另一側接也至對應於所選位元之所選的列，如步驟削中所示。接 下來’電路將一寫入電流加至一側且將另-側接地至對應 於所選位兀之所選的行，如步驟812中所說明的。然後， 車列使知所有剩餘的未選擇列和行浮動，如步驟814中所 丁在v驟816中，記憶體陣列分析在所選擇行上的電流 方向以決定是否寫入一 “1”或‘‘〇，，。 可一次寫入許多位元，但同時寫入之位元必須全部連 接至相同列’如“圖中所說日㈣，再者，與根據本發明 之寫入功能之執行相關，可互換地使用列和行。 第9圖之示意圖中說明了一導體平面之讀取功能。再 者，在所附第10圖中呈現方法。如此，為了讀取在一所選 擇平面記憶體之陣列中之一位元，系統將一電壓v—bias加 至對應於所選擇位元之所選擇的列（當閉上時），如步驟 1010中所示的。接下來，如在步驟1012中所示的，陣列將 相同記憶體平面之所有未選擇列連接至一電壓Vg，其表示 地端位能或一些一般由熟悉技藝人士所選擇的共用電壓。 之後，如步驟1014中所示的，陣列將所選擇的行連接至感 測放大器以讀取電流訊號來決定位元之狀態。在此方法中 ’一-人只選擇在記憶體平面中之一列。再者，每個第6圖 之陣列可同時讀取在相同列上的許多位元。 入

14 20 200304142 玖、發明說明 第π圖說明所製造的結果結構之橫截面圖。第12圖說 明了第11圖之示意等效。在此位元對1100之部份中，公用 列導體102位於二位元1〇8a*1〇8b之間。在字線導體1〇2之 一側上製造矽二極體111〇形成接面。第一記憶體晶胞1〇8a 5包含一第一磁性固定層材料1112。在固定層m2上形成一 介電層1114 ’其作用如當磁性資料層1116形成於其上時之 穿隧接面障礙。記憶體位元l〇8b包括相同結構，但為橫跨 於子線導體102之記憶體位元108a之鏡像。在製造記憶體 陣列時使用之步驟可與熟悉MRAM記憶體晶胞製造之技藝 10之人士已知之半導體製造之已知步驟相容一致且相容。在 資料層和固定層内之箭號顯示了那些層之磁場方位。 根據一特定實施例，列導體1〇2係由鉑形成，其中一 夕材料置於鉑導體二側上以形成背對背蕭特基位障二極體 或單方向導體11〇。然後，將穿隨接面製造為與石夕層相鄰 15 ，結果在二極體/MTJ記憶體晶胞110中。在此結構中，三 層導體構成二記憶體層，可重覆該程序以形成多層記憶體 裝置，如第6圖中所示。 本發明具有勝過先前技藝之幾個優點。一優點為需要 "乂列導體平面’藉此〉肖除_般在先前技藝中每個記憶體 20平面需要具有一列導體之額外處理步驟。本發明優於先前 技藝之其他優點為其藉由減少在記憶體平面内提供多工所 需的電晶體開關數來減少了經常性消耗。再者，其他優點 為其減少了結果記憶體晶片中之全部裝置大小。較大效率 ，較優宜的處理㈣’且增加的密度為本發明之勝過先前 15 200304142 玖、發明說明 技藝之全部明顯優點。 如上述般將邏輯值儲存於一所選擇到的記憶體晶胞中 。以電壓加至所選擇晶胞之字線和位元線，跨於記憶體 晶胞之接面之電流決定是否晶胞磁化為平行或逆平行。最 5好一逆平行方位會造成較大MTJ電阻，且因此造成於所選 擇記憶體晶胞之接面之較低電流。最好每個記憶體晶胞在 電源/肖失時保持磁性方位’如此稱為“非揮發性”。 最好列和行導體由高導電性材料構成，諸如銅或鋁或 導電材料。在MRAM記憶體晶胞中，固定層係由逆鐵材料 1〇構成，而感測層係由受一磁場影響之鐵磁材料構成，諸如 鎳鐵，鈷鐵，或鎳鐵鈷。絕緣層可由任何型式之絕緣材料 構成，諸如A1203，且十分薄，通常不超過十至五十埃以 允許一穿隧電流發生。 雖然上面的實施例表示了本發明，但從此說明以及所 15附申明專利範圍，或從所揭示之發明的實施例之實施來看 ，其他實施例對於熟悉技藝之人士是明顯的。說明和其中 之實施例預定被視為只是示範性的，本發明係由申請專利 範圍及其等效加以定義。 【圖式簡單說明】 20 第1圖為一顯示了根據本發明之先前技藝之電阻性交 又點記憶體晶胞之示意圖； 第2圖為一 MRAM記憶體晶胞以及連接至其上之導體 之先前技藝結構之示意圖； 第3圖為一顯示了根據本發明之具有感測元件之先前 16 200304142 玖、發明說明 技藝記憶體陣列結構之示意圖； 第4圖說明了根據本發明之_霞碰記憶體晶胞陣列 ’其包括-具有背對背二極體記憶體晶胞組態之公用字線 平面； 5 帛5圖說明了基於第4圖之P車列之多平面MRAM記憶體 晶胞陣列； 第6圖說明了 一本發明中所考慮的具有支援讀取/寫入 電路之MR AM記憶體晶胞陣列之示意圖； 第7圖說明了一根據本發明執行於第4圖之記憶體平面 10 上之寫入程序； 第8圖說明了第7圖之寫入程序之流程圖； 第9圖說明了根據本發明執行於第4圖之記憶體平面上 之讀取程序； 第10圖說明了第9圖之讀取程序之流程圖；以及 15 第11圖說明了根據本發明製造之MRAM記憶體晶胞之 橫截面圖。 第12圖說明了根據本發明之第11圖中之MRAM記憶體 晶胞之橫截面圖之電氣等效電路。 【圖式之主要元件代表符號表】 17…單向箭號 2 0…晶胞 22···感測層 24···固定層 26···薄絕緣器 10···電阻性RAM陣列 U…字線 Μ···位元線 U···雙向箭號 W··.記憶體晶胞 200304142 玖、發明說明 30…記憶體陣列 113·· .導體平面 32...感測放大器 115y. ..導體平面 34...位元線 117a， z...堆疊層 3 6...記憶體晶胞 126·· .列電流源 38...字線 128.. .行電流源 39...放大電壓 610·· .記憶體裝置 100...MRAM記憶體晶胞陣列 1100. ..位元對 102a-m...列導線 1110. ..矽二極體 104，104&，1041)，10411...行導線 1112. ..固定層材料 106，106&，106\10611...行導線 1114. ..介電層 108a，108b...記憶體晶胞 1116...磁性資料層 110a，110b···單方向開關 18

Claims (1)

1. 200304142 拾、申請專利範圍 1· 一種具有平行記憶體平面之資料儲存裝置，其包含： 一電阻性交又點記憶體晶胞之第一陣列平面； 一電阻性交叉點記憶體晶胞之第二陣列平面； 夕條在第一和第二記憶體晶胞之平面間共用之導 電字線； 多條位7G線，每條位元線將一來自第一平面之記 憶體晶胞輕合至第二平面中之其他記憶體晶胞； 10 15 20

   、，個單方向兀件中一單方向元件將一來自第 一平面之記憶體晶胞耦合至一在一第一導電方向上的 一所選擇字線和-所選擇位元線，而其他單方向元件 字他來自第一平面之記憶體晶胞耦合至在第二導電 方向上的所選擇字線和所選擇位元線。 2·如申請專利範圍第i項之資料儲存裝置，其中一單方 導電路徑係從第-平面中之記憶體晶胞至第二平面 之记憶體晶胞形成，且共用相同字線。

   3·如申請專利範圍第i項之資料儲存裝置，進一步包含 個讀取電路，其之每一個以一個別的位元線轉合至 或多組記憶體晶胞’且可操作來感測流經相關組之. 記憶體晶胞之電流。 如申請專利範圍第3項之資料儲存裝置，其中每個讀取 電路包含一感測放大器。 如申請專利範圍第4項之f料儲存裝置，其中在一選擇 的字線組中之未選擇的字線係連接至-近乎等於-在 感測放大器之輪入上所加的電壓之電壓。 19 ZUD304142 拾、申請專利範圍 6·如申請專利範圍第5項之資料儲存裝置，其中未選擇的 字線被偏壓至與所選擇位元線相同的位能。 7·如申請專利範圍第i項之資料儲存裝置，其包含一耦合 至子線之等位能產生器，且其可操作來設定在電阻性 交又點記憶體晶胞陣列中之電壓大小，以大致防止所 k擇的寄生電流干擾來自未被讀取之相鄰記憶體晶胞 之感測電流或將之轉移。 8·如申請專利範圍第7項之資料儲存裝置，其中等位能產 生器可操作來設定每組記憶體晶胞之公用單方向元件 之輸入節點以阻隔表示一公用陣列電壓之來自未選 擇字線之反饋。 ' 9· 一種形成一資料儲存裝置之方法，其包含： 形成多條字線； 形成多條位元線；以及 开/成電阻性父又點記憶體晶胞之第一陣列平面 ，每個記憶體晶_合至-個別位元線絲合至-個 別字線； 开/成t阻性交叉點記憶體晶胞之第3陣列平面 ，每個記憶體晶胞_一個別位元線和一個別字線 ，其中-來自第一陣列平面之晶胞和一來自第二陣列 平面之晶胞共用一公用位元線和字線； 將陣列偏壓，如此使得來自公用字線之電流經過 來自第一陣列之晶胞流至共用位元線； 在偏壓陣列期間，阻隔流經來自第二陣列之晶胞 20 200304142 拾、申請專利範圍 之電流。 10.如申請專利範圍第9項之方法，其包含在讀取程序期間 ，從字線經過記憶體晶胞至位元線形成一單方向導電 路徑。

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