TWI550925B - 數位記憶體、改良磁阻隨機存取記憶體配置以及配置自旋轉移力矩磁阻隨機存取記憶體的方法 - Google Patents

數位記憶體、改良磁阻隨機存取記憶體配置以及配置自旋轉移力矩磁阻隨機存取記憶體的方法 Download PDF

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Description

數位記憶體、改良磁阻隨機存取記憶體配置以及配置自旋轉移力矩磁阻隨機存取記憶體的方法
本發明係有關於一種數位記憶體，特別係有關於改良磁阻隨機存取記憶體配置以及方法。本發明包括用以識別儲存於磁性記憶體元件且以可變高或低阻抗狀態代表之邏輯位準方法以及裝置。為了決定一元件目前之阻抗狀態，隨該元件之阻抗而改變之一或多參數於一參考電路中與相對應之參數做比對。
傳統參考電路具有一或多參考磁性記憶體元件，作為示範高與低阻抗狀態之範例。比較的基準為該參數落於用以示範高與低阻抗狀態之參數位準之間，做為一比較之臨限電壓(threshold)。在一實施例中，通過磁性元件之一平均電流振幅各自於高與低阻抗狀態與於一元件之電流振幅相比較，並讀出其結果。比較之結果表示該元件位於一高阻抗或一低阻抗狀態。
在一實施例中，一相同偏壓電流極性用以感測該記憶體元件之阻抗以及該比較單元，產生電壓後耦接至一電壓比較器輸入端。尤其是高與低阻抗比較單元之不同的固定或可 變磁性層安排於偏壓電流源頭之相反極性方向，而相同極性則用於電流源至參考電路之高阻抗針腳以及低阻抗針腳。在此提供一簡單且有效之電路，用以讀取數位值。
該特定電流極性以及複數磁性層之相對方向為當高阻抗狀態以及低阻抗狀態時，避免該參考電路之比較單元之讀取干擾錯誤(read-disturb error)的風險。然而，所讀取之記憶體元件仍然具有讀取干擾風險，亦即在施加特定電流偏壓極性情況下，使得記憶體元件處於易受讀取干擾風險之特定的阻抗狀態。記憶體元件讀取出來的邏輯狀態一開始並不知道，因此電流偏壓極性之特定組合、磁性元件在電路中的方向以及高或低阻抗狀態皆無法避免讀取干擾的風險。
一自旋轉移力矩磁阻隨機存取記憶體(spin-transfer torque magneto-resistive random access memory,STT-MRAM)在由一薄介電膜分開之二疊加磁性材料層儲存資料值，其定義為一磁性穿隧接面(magnetic tunnel junction,MTJ)。該二層包括永久磁化於一固定磁場方向之一磁性層(永久磁化層)，以及一可變磁性之磁性層(可變磁性層)。
可變磁性層可磁性化為相對於永久磁化層之二方向之一者。該二方向之特徵為穿過磁性穿隧接面的疊加層之明顯不同的複數串聯阻抗。可變磁性層的磁場方向可對齊永久磁化層之磁場方向(並聯)，或可變磁性層之磁場方向可直接對齊相反於永久磁化層之磁場方向(反並聯)。並聯對齊狀態具有一相對低阻抗，而反並聯對齊狀態具有一較高阻抗。這兩種狀態如偵測他們相對較高阻抗或較低阻抗(RH以及RL)，代表 記憶體中位元之不同二進位邏輯值。
舉例來說，薄介電層可包括氧化鎂(MgO)。永久磁化層為一參考層，也可稱為固定層(pinned layer)或固定磁性板。可變磁性層或板稱為自由層(free layer)。當包括一MTJ的位元單元之自由層被磁性化於一對齊方向或其他相對於參考層之場對齊(alignment)時，不需要維持提供至位元單元之電源即可維持狀態。此記憶體為非揮發性的。使用MTJ元件之半導體記憶體可被縮至一小的單元大小，僅需些微功率用於讀取以及寫入之操作，並且操作頻率可比使用閂鎖或交叉耦合反相器之揮發性記憶體類型，但卻沒有其漏電電流之等級。
為了讀取一MTJ位元單元之邏輯值，連續地施加一偏壓電流通過複數疊加磁性層，使得位元單元讀取電壓值顯現出來。假設施加一相同偏壓電流振幅，根據歐姆定律產生一電壓振幅(V=IR)，該阻抗與穿過MTJ以及疊加磁化層之串聯阻抗不同。在相同偏壓電流位準之一較高或較低電壓代表位元單元磁化於其並聯或反並聯狀態。
利用具有耦接至一比較器輸入端之一參考電壓位準以及要被讀出值之位元單元耦接至比較器之另一輸入端之一電壓比較器，位元單元的跨壓與參考電壓相比較，比較器之輸出代表位元單元讀出之邏輯值。
一理想參考電壓為可導致施加讀取電流至介於高阻抗值RH以及低阻抗值RL之一阻抗，而且最好與RH以及RL之間有一良好間距，如在其兩者中間一半的地方。然而，製程變異使得在製造MRAM位元單元陣列時，RH以及RL之阻抗隨之 改變。氧化鎂以及介於複數磁性層間的其他阻擋層之厚度之微小差異會對RH以及RL之阻抗造成顯著的影響。
也可提供耦接至電壓參考振幅之一電壓比較器至可定址之記憶體內容之每一位元單元位置。切換定址佈局在定位及/或分時多工安排上，也可用於單元組、可定址之記憶體內容等等。為了簡化在此的討論，可假設一非限定範例提供複數電壓比較器，用於任何記憶體內容之每一位元位置之一比較器，其中記憶體內容為限制輸出或輸出至比較電路。在這範例中，當一記憶體內容中所有位元單元通常由一解碼之記憶體內容線訊號定址時，位元單元之位元值以並列的方式讀出。
提供至用於位元單元(或對於一些位元單元之子集合，如在一給定位元位址之複數位元單元)之比較器之參考電壓可以許多方式決定。例如，具有固定阻抗值且介於一電源供應電壓以及接地之間可定義為介於一固定參考電壓以及接地間之一電壓分壓器，可定義為在複數固定阻抗的交界間之一固定參考電壓。
可試著定義固定參考電壓為當在其高阻抗狀態時，固定參考電壓稍微低於由一主要讀取電流振幅穿過任何位元單元之最低期望電壓。所有位元單元讀取電壓為產生低於在低阻抗狀態所假設之讀取電壓之一讀取電壓。相同地，參考電壓可定義為稍微高於由一主要讀取電流振幅穿過處於低阻抗狀態之一位元單元之最高期望電壓。所有位元單元讀取電壓產生一讀取電壓高於假設在高阻抗狀態時之讀取電壓。簡單來說，這些技巧使用最低的高阻抗或最高的低阻抗當作比較的臨 限電壓。此一組態並非最佳，因為比較基準以及相對應的記憶體元件值之間的差異對一些被讀取的記憶體元件來說很小。任何比較器操作上的偏移都會造成誤差。一較佳之臨限電壓為在最低的高阻抗以及最高的低阻抗之間外，仍有一適當的間距。
預測參考電壓落於一最佳阻抗是困難的或是不可能的，最佳阻抗落於製程的MRAM電路晶片之最低的高阻抗值RH以及最高的低阻抗值RL之間。針對一晶片選定之適當參考電壓可能對於另一晶片並不合適。嘗試使用對所有晶片分佈於一統計母體的實際RH以及RL，而選用相同參考電壓會降低選擇性。一些晶片會有一過度高比例的位元單元不能被正確的寫入與讀取。
除了預測固定參考電壓外，參考電壓可由一或多與製造位元單元相同流程之參考MTJ元件衍生而出。如果製程變異影響了位元單元(如氧化鎂阻擋層厚度的變化)，相同變異同樣的影響參考元件。在此情況下，參考電壓為更精確地針對一起製造完成的MTJ元件優化。已知位於其高阻抗狀態RH之一或多MTJ元件以及已知位於其低阻抗狀態RL之一或多MTJ元件，偏壓於一讀取電流並產生衍生出參考臨限電壓之電壓且耦接至電壓比較器之一輸入端。相同讀取電流振幅施加於被讀出邏輯值之位元單元，以及電壓比較器之輸出為位元單元之邏輯值。所需要的是一簡單、可靠且正確的配置來完成。
當設定用於位元單元之MTJ元件的阻抗狀態時，也就是當寫入一邏輯值至位元單元時，所需的對齊可施加於自由層，也就是磁化自由層於所需的方向，相對於固定層定義為高 阻抗(反並聯)或低阻抗(並聯)對齊狀態。自旋轉移力矩(STT)單元的好處在於，改變自由層之磁場之對齊，可簡單地藉由通過所需極性之一寫入電流而對齊自由層於一或另一方向，而且至少一最小寫入電流振幅通過磁化通道介面MTJ元件。需要由低至高改變阻抗狀態與該極性由高至低改變有所不同。
當感測MTJ元件之阻抗位準，讀取時也需要施加一電流偏壓。藉由維持讀取電流振幅低於可造成自由層重新對齊之振幅，可避免不經意地寫入一新對齊狀態至一MTJ元件(讀取干擾錯誤)。如果讀取電流施加於保持自由層之目前對齊不變於其並聯或反並聯狀態之極性，讀取干擾錯誤將不可能發生。但是當開始讀取操作時，位元單元之邏輯值為未知。結果造成當施加一讀取偏壓電流時，針對位元單元之讀取偏壓電流保持在低檔狀態。
在提供二或多參考MTJ元件用以反向狀態阻抗基準之情況下，當決定具有一未知邏輯狀態之記憶體MTJ元件之阻抗狀態(讀出儲存邏輯值)時，複數參考MTJ元件之至少一者必須處於與正被讀取之記憶體MTJ元件處於不同阻抗狀態。似乎在此情況下，不論使用一正極性電流或一負極性電流來感測正被讀取之MTJ元件之阻抗，總是有一讀取干擾風險存在於正被讀取之記憶體MTJ元件，也存在於參考電路之兩元件之一者。如果發生在敏感的二個可能邏輯狀態之一者，在任何讀取偏壓電流極性下，被讀取之記憶體MTJ元件處於危險狀態。在任何讀取偏壓極性下，於相反阻抗狀態之二參考MTJ元件之一者偏壓於對讀取干擾錯誤敏感之方向(儘管敏感的可能 為高阻抗MTJ或低阻抗MTJ，與電流偏壓之方向有關)。解決可能的電流偏壓對於參考電路以及被讀取之MTJ元件之可能性似乎為不可能的，某種程度上不對讀取干擾錯誤至記憶體MTJ元件以及二參考MTJ元件之一者冒險。要做的是管理讀取干擾錯誤之風險，同時對位於且耦接至STT_MRAM記憶體電路中之感測放大器之參考區段內的MTJ元件之配置做最佳化。
本發明之標的為提供一有效配置，針對感測儲存於一MRAM位元單元之值做比較而定義一參考值。阻抗、電壓或電流之一值(這些參數之關係依照歐姆定律)，定義於在已知因並聯以及反並聯MTJ磁化層對齊而於不同阻抗狀態之至少二MRAM MTJ元件之對應參數之值之間之一點，這些元件作為參考MTJ元件。一實施例為提供使用平均阻抗、電壓及/或電流，作為提供一輸入至一適當比較電路之參考。比較電路之另一輸入耦接至一MRAM記憶體MTJ元件，其為一記憶體位元單元或一部份或其他數值儲存暫存器，並偵測其阻抗狀態。比較電路之輸出視為正被偵測中的MRAM記憶體MTJ元件之測得的阻抗狀態。
根據一觀點，作為參考之參考值由二對磁化通道之並聯阻抗中的平均電流耦接至相同電壓所表示，並且由此電流提供讀取偏壓電流。這些是參考的MTJ元件，並且維持於不同高、低阻抗狀態。從電流供應器中流出之電流為流經處於阻抗狀態RH以及RL之複數MTJ元件之電流總和。流經阻抗狀態RH以及RL之電流總和為平均電流的兩倍。除以二後，平均電 流由操作如一比較器之一閂鎖配置比較，其輸出值以邏輯表示是否目標位元單元之阻抗為高於或低於用以產生參考值之二MTJ元件之高平均阻抗以及低平均阻抗。
一標的是提供電路配置，以及當分辨未知阻抗狀態之位元單元為高阻抗狀態或低阻抗狀態時，最佳化用於比較基準之技巧。在某些特定的實施例中，用於定義參考值之MTJ元件為根據相對於相同讀取電流振幅所產生之電壓值的平均。在其他實施例中，該平均相對於流經維持相異RH以及RL阻抗狀態之二MTJ元件之電流總和。作為參考基準的MTJ元件產生自與位元單元相同的製造程序，因此受製程變異的影響也一樣。在此提出複數參考單元以及比較器，當記憶體讀取操作時，使得定址記憶體內容之位元單元耦接至每一位元位置之一組參考單元以及一比較器。
根據另一個觀點，在參考區段的複數MTJ元件，也就是個別具有高阻抗狀態RH以及低阻抗狀態RL之複數MTJ元件，以相對於電流偏壓極性之相反的方式安排於其自由以及固定複數磁性層。讀取電流的極性施加至位於參考區段的複數MTJ元件在極性上為有效的，不會產生讀取干擾錯誤。最好的是，已知何者參考區段內的MTJ元件位於其高阻抗狀態，以及何者位於其低阻抗狀態，而這些狀態皆未改變。讀取偏壓電流施加至參考MTJ元件為維持MTJ元件於其目前並聯或反並聯對齊狀態之極性。
在一實施例中，位於參考區段的參考MTJ元件耦接至相同讀取偏壓電流供應器，而讀取偏壓電流供應器耦接至記 憶體MTJ元件。讀取偏壓電流供應器施加相同極性之讀取偏壓電流至位於包括處於並聯對齊狀態與反並聯狀態之MTJ元件之參考電路之電路針腳。在此提供一簡單電路配置，因類似電路耦接讀取偏壓電流至記憶體MTJ元件以及參考MTJ元件。然而造成電流偏壓以相反的極性順序流過用以提供平均電流的參考區段之二電路針腳之二MTJ元件之固定與自由層。
當於磊晶製造程序時，藉由以不同順序沈積自由層與固定層，可陸陸續續改變通過二參考MTJ元件之固定層與自由層之極性順序。或者，製造程序產生相同順序的沈積磁化層，但連續耦接個別MTJ元件之複數層進入參考電路之個別針腳之導體，以不同方向穿過二元件之自由層、絕緣阻擋層以及固定層。
記憶體MTJ元件之邏輯狀態為未知且於任一讀取偏壓電流極性，讀取干擾錯誤是有風險的。但是參考MTJ元件維持於一未知狀態，並且所選擇的讀取偏壓電流極性對參考區段內之所有參考MTJ元件免於讀取干擾風險。相同的讀取偏壓電流源施加於記憶體MTJ元件，其簡化了電路配置。因此，MTJ元件用以定義耦接至MRAM裝置之感測電路的比較器之參考MTJ元件之並聯以及反並聯對齊的平均參數值，與他們的固定層和自由層安排於相反之順序。所有耦接在此電流偏壓極性者，其個別的並聯以及反並聯狀態皆免於讀取干擾風險。相同電流偏壓極性施加於記憶體MTJ元件，而該記憶體MTJ元件在其二可能的邏輯狀態中之一者存在讀取干擾錯誤。
本發明附帶的標的以及觀點將在以下實施例之討 論中清楚說明。
32‧‧‧MTJ元件
34‧‧‧薄介電薄膜
35‧‧‧MTJ元件
36‧‧‧自由層
37‧‧‧固定層
42‧‧‧電流源導體
44‧‧‧閘極導體
45‧‧‧切換電晶體
46‧‧‧源極
48‧‧‧汲極
51‧‧‧第一PMOS電晶體
52‧‧‧偏壓電流源(第二PMOS電晶體)
55‧‧‧電壓比較器
57‧‧‧第三NMOS電晶體
62‧‧‧第一NMOS電晶體
63‧‧‧第二NMOS電晶體
64‧‧‧高參考阻抗元件
65‧‧‧低參考阻抗元件
67‧‧‧固定阻抗
在圖式中顯示特定實施例用以圖解說明本發明內容之各個方面。本主題發展並未限制於用以舉例說明之實施例，並且必須參考申請專利範圍來評估本發明內容之範圍。在圖式中：第1圖係顯示磁性穿隧接面元件之物理部分之等距視圖；第2圖係根據第1圖之電路元件顯示耦接至讀取/寫入以及偏壓電流產生元件並提供輸入至電壓比較器之示意圖；第3圖係讀取感測電路之示意圖，其中處於高阻抗狀態之一MTJ元件與處於低阻抗狀態之一MTJ元件耦接至用以產生根據並聯阻抗之平均電流量測之參考電路內的共同電流源，該參考電路如同一輸入至具有耦接至位元單元之一第二輸入之一PMOS比較器，而該位元單元之阻抗位準正被讀取；第4圖係為電流對阻抗圖，顯示當從高阻抗寫入至低阻抗以及低阻抗寫入至高阻抗時需要不同的偏壓電流，也顯示了如果假設繪製的電流值為讀取偏壓電流值，讀取干擾風險代表意義為何；第5圖如第3圖顯示一讀取感測電路以及電壓比較器，其中參考MTJ單元之一者反向使得在平均參考電路之針腳上的電流偏壓位於第4圖之讀取干擾自由區；第6圖如第3圖顯示一讀取感測電路以及電壓比較器，其中參考MTJ單元之一者反向接線至地使得在參考電路之針腳上的電流偏壓為相同極性，並且以相反的順序個別地通過自由 層、阻擋層以及固定層(位於第4圖之讀取干擾自由區)。
在此提供之方法以及電路用以分辨位元單元或包括磁性記憶體裝置之其他資料儲存元件之位元邏輯狀態。一磁阻隨機存取記憶體(magneto-resistive random access memory,MRAM)為一實施例，其中定址位元單元存在於磁性記憶體元件之高阻抗或低阻抗狀態。
根據一觀點，磁性記憶體資料儲存元件之高或低阻抗狀態可利用兩輸入電壓或電流之一比較器，一方面耦接至來自資料儲存元件之一電壓或電流訊號，另一方面耦接至來自定義一參考值之一電路之一可比較的電壓或電流值而識別正被讀取之儲存於位元單元的邏輯資料。此特徵定義二可能邏輯值為MRAM資料儲存元件之高或低阻抗狀態，猶如位元單元。至比較器的比較參考輸入來自於介於MRAM參考元件之高阻抗以及低阻抗間之一值。在更深入討論的一實施例中，一MRAM MTJ參考元件維持於高阻抗RH狀態，而另一MRAM MTJ元件維持於低阻抗RL狀態。這些MRAM MTJ元件用於對使用電壓或電流比較之比較電路提供一參考值，無論MRAM記憶體MTJ元件(如在位元單元之一元件)的阻抗是高於或低於由參考MRAM之參考MTJ元件的RH或RL阻抗決定之參考值。
比較的參考位準衍生自介於RH或RL阻抗狀態之特徵值之間。在一實施例中，參考位準來自於耦接至參考電路之並聯針腳之RH以及RL阻抗的電流總和或平均，而參考電路為耦接至相同讀取偏壓電流源，該讀取偏壓電流源也耦接至提 供讀取偏壓電流至其阻抗正被感測之記憶體MTJ元件。該比較偵測當施加至一電流偏壓源時隨著記憶體MTJ元件或位元單元之阻抗變化之一參數，是否高於或低於分別位於比較電路兩針腳之處於RH高阻抗狀態之MTJ參考元件以及處於RL低阻抗狀態之MTJ參考元件之相對應參數平均之一平均值，如同耦接至相同極性電流偏壓源。除了使用一平均值，可使用不同函數如根據並聯阻抗兩倍(2*RH*RL/(RH+RL))之一參數，或已知介於RH以及RL且與RH以及RL有良好的距離。
此技術使用一電流或電壓比較方法而完成。阻抗根據歐姆定律V=IR而直接偵測。例如，在一既定電流偏壓下，高阻抗狀態以及低阻抗狀態皆具有在MRAM元件上產生較高或較低之跨壓，也就是跨於產生磁性通道介面(MTJ)之一疊加固定層、阻擋薄膜以及自由性層。相同地，在相同電源電壓下，二電流流過二MRAM MTJ參考單元之RH以及RL阻抗與自電流源拉取由歐姆定律決定使用既定電壓以及阻抗RH以及RL之電流總和相同。
如此，根據介於RH以及RL之阻抗之參考值由二MRAM MR參考元件所決定，一為高阻抗狀態而另一為低阻抗狀態。參考值以及由正被偵測邏輯值之位元單元產生之比較參數，以兩輸入施加至比較器。舉例來說，在正常電流下之平均阻抗的跨壓經由一電壓比較器與在正常電流下之位元單元阻抗之跨壓相比較。MRAM參考元件可用於MRAM參考單元，每一單元包括一固定層以及自由層，由一薄介電層(如氧化鎂)疊加而分開。在不同實施例中，參考電路產生電壓或電流參 數。比較器的輸出代表記憶體MTJ元件之高或低阻抗狀態以及其感測之位元單元邏輯值。
使用本發明之磁阻技術之記憶體位元單元使用二MTJ元件。每一MTJ元件包括一對因為二層之磁場方向並聯而位於低阻抗狀態或因為二層之磁場方向反並聯而位於高阻抗狀態之磁性層。一起定義用於感測電路之比較之參考值之此二MTJ元件維持於相反的狀態。亦即，一MTJ元件位於高阻抗狀態而另一者則位於低阻抗狀態，反之亦然。該阻抗狀態提供與一位元單元比較之量測，比較之輸出為位元單元之邏輯值。
施加至比較器之一輸入之二MTJ參考單元之平均RH以及RL阻抗很可能大於多數或所有MRAM記憶體陣列之MTJ元件之低阻抗值且低於其高阻抗值。對於該元件，根據二元件之並聯阻抗之平均電流也可能低於位於RL阻抗之高電流且大於位於RH阻抗之低電流。類似的狀態可使得其他參數隨著阻抗而改變(如電壓)，而其他事相依然相同(包括電流偏壓振幅)。二MTJ元件(位於二邏輯狀態)平均或中位數參數值提供一臨限電壓用以分辨是否記憶體MTJ元件位於其高阻抗或低阻抗狀態。因此，電路可與任何量化之參數做比較。
一平均參數值可由二參考單元(a與b)而得，其中一參考單元位於RH而另一位於RL。假設電壓或其他參數與阻抗線性相關，電壓比較器之參考輸入則為由公式所得(RH(a)+RL(b))/2之平均電壓。一位元單元阻抗高於或低於其平均值則斷定個別位於其RH以及RL阻抗狀態。
在一些實施例中，除了使用維持於其個別阻抗狀 態RH以及RL之二參考單元，藉由決定以及平均一參考MTJ元件之阻抗狀態可得其平均值，而參考MTJ元件切換於阻抗RH以及RL且為了產生一電壓或電流比較器之輸入參考值，平均關於這些阻抗之一參數。其他機制也可以想像，如使用二或多參考單元之高以及低阻抗狀態而取得一平均參考值((RH(a)+RH(b)+RL(a)+RL(b))/4)等等。
其他的實施例中，參考參數值來自於包括二MTJ參考元件之一參考電路，其中一者位於RH阻抗狀態而另一者位於RL阻抗狀態，參考值落於比較參數值之間以供RH以及RL之取用。例如，提供的RH以及RL阻抗都在一典型相異的範圍內，RH與RL阻抗並聯大約等同於RH與RL之平均的一半(RH∥RL=(RH*RL)/(RH+RL))。在一實施例中，RH與RL阻抗為250以及300，則平均值為225；並聯阻抗為111；以及兩倍的並聯阻抗為222。所有的選擇(平均阻抗或兩倍並聯阻抗)皆與RH以及RL有良好間距，並且是一個有用的比較器之一輸入之比較參考之臨限電壓，該比較器之另一輸入是耦接至位元單元電路，而比較器之輸入為位元單元之邏輯值。
據此，在此提供一感測裝置，依賴比較之一參考值，其中參考值來自於作為參考之二MTJ元件，一者永遠為高阻抗(於相對於固定層之自由層的反並聯方向)而另一者則為低阻抗(並聯方向)。該二MTJ元件具有固定阻抗值，暗示著不需要對參考MTJ元件寫入高以及低阻抗狀態。(儘管實施例中二參考MTJ元件可輪替使用，有時個別提供其RH與RL阻抗，而在其他時間則分別提供其RL與RH阻抗。。但是該二參 考MTJ元件處於不同的阻抗狀態，也因此當用作發出RH與RL阻抗時，無論正極性或負極性之一參考電流都會以產生讀取干擾風險之一極性施加至該二參考MTJ元件之一者。
根據本發明之一觀點，施加於該二參考MTJ元件用以感測其阻抗從而定義一比較器臨限電壓位準之讀取偏壓電流，以相反之極性施加至該二參考MTJ元件。安排位於參考電路之該二參考MTJ元件，使得其複數磁性層(固定層以及自由層)遭遇並聯偏壓電流路徑之相反順序。上述可完成於一實施例，提供並聯偏壓電流路徑通過建構於相反順序之複數MTJ元件，一具有在自由層上之固定層，而另一則具有在固定層上之自由層。在另一實施例中，複數MTJ元件建構於相同順序但電流偏壓路徑至MTJ元件構造之對面。該耦接使得偏壓電流所驅動之電子流由固定層移動電子進入於並聯磁性方向之RL低阻抗狀態之參考MTJ元件之自由層，因此基於電子旋轉力矩轉換而傾向加強低阻抗狀態。偏壓電流由位於RH高阻抗狀態之MTJ參考元件之自由層移動電子至固定層，而並沒有改變自由層之磁性方向。除此之外，自由層在接近固定層之磁場的驅使下，而假定與保持與固定層之磁場方向相反之反並聯方向。
再來以非限定實施例為範例，一示範MTJ元件35與切換電晶體45一同顯示於第1圖中。MTJ元件35包括具有永久方向磁場之一固定層37，圖式中標示為指向一方向之單箭頭。自由層36具有可與固定層37指向同方向(並聯)或是相反方向(反並聯)之一磁性層。在第1圖中自由層標示雙箭頭，但在其他圖式中以及其他在此所討論之操作中，自由層可將其 可變磁場方向設定為並聯或反並聯方向之一者。
薄介電薄膜34，例如氧化鎂，放置於自由層36以及固定層37之間。這些磁性層以一順序安排於電流源導體42以及切換電晶體45之間，其中流過自由層36以及固定層37之電流藉由閘極導體44上之控制訊號Mux，於基體32中之源極46與汲極48之間切換。MTJ元件35為記憶體元件且定義為一位元。這可用於暫存器中之邏輯位元或是MRAM記憶體位元單元陣列之位元單元。在自由層36以及固定層37之並聯或非並聯對齊通常代表他們自己的邏輯值，或者記憶體MTJ元件可為包括數個MTJ元件之電路的一部份，例如二MTJ元件以某種方式維持於相反的狀態。自由層36以及固定層37之磁場的並聯以及反並聯對齊之狀態，由明顯不同的電性阻抗連續穿過薄介電薄膜34、自由層36以及固定層37，且於正或負偏壓電流之任一者。
個別為並聯或反並聯之自由層以及固定層的磁場相對對齊可由施加一正極性或負極性之電流偏壓而寫入，並且如第4圖所示，藉由足夠之振幅而在自由層36寫入對齊。
藉由電子自旋轉移現象，由固定層37傳導進入自由層36(一負極性之偏壓電流)之電子，帶著與固定層37磁場對齊同向之一自旋穿過阻擋層。此對自由層36寫入與固定層37之相同磁場方向(並聯)之一磁場對齊。該阻抗狀態為RL。
在相反的電流極性，一正偏壓電流從次由層移動電子進入固定層。固定層之磁場對齊為永久性的且不變的。此外，固定層之永久性的磁場對齊如一永久性詞鐵一般運作，將鏡向互補之磁性寫入至自由層。自由層假定一磁場對齊與固定 層之對齊為反並聯。該阻抗狀態為RH。
當讀取儲存於MTJ元件中(如位元單元)之邏輯值，一未知目前阻抗狀態需要辨認出為高阻抗狀態或低阻抗狀態。此動作藉由讀取感測電路而完成。參考第2圖所示之示意圖，當由多工線44之一訊號使得電晶體45導通時，偏壓電流源52提供之偏壓電流耦接至由自由層36與固定層37組成且薄介電薄膜34介於其中之MTJ元件35。因為MTJ元件35的阻抗隨著自由層36之磁場(與固定層37並聯或反並聯)對齊而變化，且假設一給定電流偏壓振幅，耦接至MTJ元件之一電壓比較器55之一輸入之電壓根據歐姆定律(V=IR)以及MTJ元件35之阻抗狀態而改變。適當的參考電壓REF施加至電壓比較器55之另一輸入。電壓比較器之輸出為零或根據MTJ元件之跨壓與參考電壓的比較結果。
為了分辨高以及低阻抗狀態，參考電壓需為在個別高或低阻抗狀態下，介於在一給定偏壓電流時之MTJ期望跨壓。最好是參考電壓與二阻抗狀態所得之二電壓間有些間距。那麼，名義上的偏壓電流產生之明顯高或明顯低於參考電壓之一電壓。儘管討論之有關一名義上的校準的電流偏壓振幅以及經由一電壓比較器感測，要知道本發明之技術也可藉由提供跨壓於MTJ元件35之一名義上電壓偏壓以及區分流過MTJ元件35之電流是高於或低於用以比較高阻抗狀態以及低阻抗狀態(反並聯以及並聯場對齊)之臨限值。
本揭露之一主題為提供一最佳技術以施加一參考輸入值至一電壓比較器，如第2圖之電壓比較器55。本技術包 括提供一MTJ電路安排，最好根據與位元單元之相同製程製造而建立典型電壓或電流之電子狀態，例如在高阻抗狀態以及低阻抗狀態決定一名義上MTJ元件在個別狀態時之跨壓。參考位準REF用作電壓比較器55之臨限電壓輸入，該臨限電壓選自介於高阻抗電子狀態以及低阻抗電子狀態間之一點。有需多方法可以完成，但該點利用參考MTJ元件於高阻抗狀態以及低阻抗狀態(或也許有一MTJ元件在不同時間位於高阻抗狀態以及低阻抗狀態)而建立高以及低阻抗電壓或電流位準，以及設定比較臨限電壓介於高以及低阻抗電壓或電流位準。
第3圖係顯示一技術藉由並聯耦接之高參考阻抗元件64以及低參考阻抗元件65，施加一電流汲取(current sink)至第一PMOS電晶體51於包括第一PMOS電晶體51以及第二PMOS電晶體52之電壓比較器55之一邊，使得在一時間點只有第一PMOS電晶體51以及第二PMOS電晶體52導通，其中第一PMOS電晶體51以及第二PMOS電晶體52之源極端皆耦接至電壓源Vcc。電壓比較器55之另一邊(即第二PMOS電晶體52)，電流流過需要辨別阻抗值之MTJ元件35，如如一特別定址位元單元MTJ元件。第一NMOS電晶體62藉由參考箝位控制訊號Vrefclamp以及第二NMOS電晶體63藉由參考控制訊號Refmux切換電流偏壓至高參考阻抗元件64以及低參考阻抗元件65，而第三NMOS電晶體57藉由單元箝位控制訊號Vcellclamp以及第四NMOS電晶體45藉由單元控制訊號Ymux同樣的施加偏壓電流至MTJ元件35。當在參考輸入端(第一NMOS電晶體62之源極端)之電壓低於MTJ元件(第三NMOS電晶體57之源極端)， 電壓比較器55之第一PMOS電晶體51以及第二PMOS電晶體52則導通且反相器之輸出訊號SO發出MTJ元件35為一高阻抗狀態之訊號。當參考輸入之電壓高於MTJ元件35之跨壓，第一PMOS電晶體51以及第二PMOS電晶體52為斷路且輸出訊號SO指出為一低阻抗狀態。
根據本發明之一觀點，用作高阻抗R-refH以及低阻抗R-refL之高參考阻抗元件64以及低參考阻抗元件65為與要辨別其狀態之MTJ元件(如MRAM之MTJ元件35)相同製造程序產生之MTJ元件。製程變異可造成特定阻抗位準改變，但在造成所有MTJ元件皆於相同製程製造之範圍內，變異之影響可因此降低。第5、6圖係顯示如第3圖之電壓比較器安排，其中參考輸入至電壓比較器55係為耦接至高參考阻抗元件64以及低參考阻抗元件65之二MTJ元件。
參考第4圖，MTJ元件35之高或低阻抗可由電流在什麼極性而檢測出。然而在一些情況下目前阻抗狀態以及偏壓電流之極性之組合，當組合時會顯露出讀取干擾錯誤之風險。當寫入一位元單元之MTJ元件35，用以寫入特定值之正確的極性，例如在第4圖中正極性用以從RH寫入至RL，而負極性用以從RL寫入至RH。因此，在高阻抗狀態讀取干擾免疫區域72時讀取高阻抗狀態而於低阻抗狀態讀取干擾免疫區域74時讀取低阻抗狀態較不易產生讀取干擾。當讀取極性時可能改變阻抗狀態，而讀取干擾錯誤因此產生。也就是，當讀取第5圖中的MTJ元件35，阻抗狀態為未知而電流偏壓為正。因此如第4圖所示，Iread振幅必須小於IC+。
第5圖之實施例顯示關於高參考阻抗元件64以及低參考阻抗元件65作為參考而衍生出比較之臨限值時避免任何讀取干擾錯誤之風險的方法。若是其中一者使用與具有不同阻抗狀態之二MTJ參考元件相同極性之讀取電流，而MTJ元件之方向相同且以相同方式耦接至比較電路之參考區段，MTJ元件之一者接收具有讀取干擾錯誤風險之極性的偏壓電流。此為MTJ元件之固有的情況，即在不同阻抗狀態下且耦接至相同極性之電路。然而如第5圖所示，一者可反向MTJ參考元件之一者之方向，也就是所示之高參考阻抗元件64，使得高參考阻抗元件64以及低參考阻抗元件65免除讀取干擾錯誤之風險。
MTJ元件35之阻抗狀態為未知，所以用以讀取MTJ元件35之偏壓電流維持於小於IC(如第4圖所示)之振幅。但因為高參考阻抗元件64之阻抗狀態為已知，故安全讀取電流極性為已知。根據第5圖所示之實施例，相同極性用於參考電路之高阻抗以及低阻抗針腳。該針腳為相同。但高參考阻抗元件64以及低參考阻抗元件65之有效的極性之反向，為藉由完全地將MTJ參考元件指向固定層在自由層上以及自由層在固定層上之相反方向。因此，在第5圖中，第二NMOS電晶體63之汲極耦接至之固定層且耦接至低參考阻抗元件65之自由層，因為高參考阻抗元件64以及低參考阻抗元件65之自由層與固定層以互為相反的順序相疊。
第6圖係顯示另一實施例。在這情況下，自由層以及固定層以相同的順序相疊。當自由層以及固定層在製程步驟中外延沈積完成於MRAM電路基體之上具有相同的順序為實 際的。如在第5圖中，第二NMOS電晶體63之汲極耦接至高參考阻抗元件64之固定層以及低參考阻抗元件65之自由層，但這安排可藉由MTJ元件之自由層以及固定層以相同順序疊加而完成，也就是如圖所示之自由層在固定層上。如第6圖所示之方向，藉由導線自第二NMOS電晶體63穿過高參考阻抗元件64之底部上之固定層而反轉高參考阻抗元件64之耦接極性。
第6圖顯示造成參考電路之總阻抗大約為兩倍的並聯阻抗RH∥RL之方法。在這實施例中，阻抗值等於RH(avg)∥RL(avg)之固定阻抗67串聯於第一PMOS電晶體51與包括高參考阻抗元件64以及低參考阻抗元件65之並聯針腳之間。受製程公差影響較小之另一實施例(未顯示)則省略固定阻抗67，並藉由包括二例在參考電路之個別針腳之高參考阻抗元件64以及低參考阻抗元件65，提供並聯阻抗RH∥RL之兩倍阻值。在此情況下，參考電流IREF以及記憶體單元電流ICELL可直接相比較，而比較的結果即為MTJ元件35之阻抗狀態(以及邏輯狀態)。
在第5圖以及第6圖之實施例中，避免讀取干擾錯誤於高參考阻抗元件64以及低參考阻抗元件65之耦接至電壓比較器55之參考電路的電路針腳。然而，來自於電壓比較器55之第一PMOS電晶體51以及第二PMOS電晶體52之汲極且穿越第一NMOS電晶體62、第二NMOS電晶體63、第三NMOS電晶體57以及第四NMOS電晶體45電流極性以及電路結構配置本質上為相同的。據此，參考區段對於讀取干擾錯誤之保護可由一簡單電路配置達成，該電路配制止需要用以讀取位元單元35之一 電流極性與兩個參考MTJ元件，高參考阻抗元件64以及低參考阻抗元件65。
在一些應用中利用高參考阻抗元件64以及低參考阻抗元件65於參考電路中是有好處的，而高參考阻抗元件64以及低參考阻抗元件65之一平均阻抗或近四阻抗落於RH以及RL阻抗狀態之間，即使當製程變異造成所有MRAM之MTJ元件之阻抗高於或低於某些名義上之值。一平均阻抗可藉由耦接位於相反阻抗狀態並聯於一修正因子之複數MTJ元件所表示。一替代方案為一分壓器提供介於RH以及RL阻抗狀態之MTJ元件的平均電壓為參考電壓。
本發明適用於這些或其他配置，其中二MTJ元件在參考電路內且維持互為反向之阻抗狀態，而該二阻抗狀態用以定義參考位準。參考電路具有高參考阻抗元件64以及低參考阻抗元件65，其中高參考阻抗元件64位於一高阻抗狀態，而低參考阻抗元件65則位於一低阻抗狀態。高參考阻抗元件64以及低參考阻抗元件65之參考電流位於參考電路之不同腳位，但其電流相加於第一PMOS電晶體51之汲極。高參考阻抗元件64以及低參考阻抗元件65之配置，使得施加於高參考阻抗元件64以及低參考阻抗元件65之偏壓電流以相反的順序流過該二參考元件之固定層以及自由層。
本發明主題與實施例以及範例相互搭配而揭露。要知道，本揭露之主題並非限制於範例，並且必須參考附加的申請專利範圍來支持本發明專有的權利以及主張之範圍。
35‧‧‧MTJ元件
45‧‧‧切換電晶體
51‧‧‧第一PMOS電晶體
52‧‧‧偏壓電流源(第二PMOS電晶體)
55‧‧‧比較器
57‧‧‧第三NMOS電晶體
62‧‧‧第一NMOS電晶體
63‧‧‧第二NMOS電晶體
64‧‧‧高參考阻抗元件
65‧‧‧低參考阻抗元件
Vrefclamp‧‧‧參考箝位控制訊號
Vcellclamp‧‧‧單元箝位控制訊號
Refmux‧‧‧參考控制訊號
Ymux‧‧‧單元控制訊號
R-refH‧‧‧高阻抗
R-refL‧‧‧低阻抗
cell‧‧‧位元單元
SO‧‧‧輸出訊號
Vcc‧‧‧電壓源

Claims (10)

  1. 一種數位記憶體，包括：至少一磁性阻抗記憶體單元，包括一磁性穿隧接面元件，其中上述磁性穿隧接面元件包括具有一永久磁場方向之一固定層，以及具有一磁場元件之一自由層，上述磁場元件為可變對齊的與上述固定層之磁場並聯時，為低阻抗狀態，而與上述固定層之磁場反並聯時則為高阻抗狀態，其中藉由相對於上述固定層之上述自由層磁場方向之對齊，一資料值可變地儲存於上述記憶體單元，當施加一單元偏壓電流時，可藉由上述磁性阻抗記憶體單元所產生的一電子參數之一單元值之差偵測出來；一參考電路，具有一高阻抗參考以及一低阻抗參考，其中當施加一參考偏壓電流時，上述參考電路產生具有一參考值之一電子參數；以及一比較器電路比較上述參考值與上述單元值，上述比較器具有讀取相對於上述單元值大於或小於上述參考值之上述資料值之一輸出，其中上述參考值代表介於上述磁性阻抗記憶體單元處於高阻抗狀態以及低阻抗狀態所產生之上述電子參數；其中上述參考電路包含二參考磁性穿隧接面元件，上述參考磁性穿隧接面元件中之每一者具有一自由層與一固定層，上述參考磁性穿隧接面元件的上述自由層與上述固定層以相同的順序疊加於另一者之上；以及 其中一部分之上述參考偏壓電流由上述固定層流向上述自由層穿過上述參考磁性穿隧接面元件中之一者，並且另一部分之上述參考偏壓電流由上述自由層流向上述固定層穿過上述參考磁性穿隧接面元件中之另一者。
  2. 如申請專利範圍第1項所述之數位記憶體，其中上述二參考磁性穿隧接面元件，可串聯使用，上述參考磁性穿隧接面元件之一者處於高阻抗狀態，而上述參考磁性穿隧接面元件之另一者則處於低阻抗狀態，其中上述參考值由處於高阻抗狀態以及低阻抗狀態之上述磁性阻抗記憶體單元產生之上述電子參數之平均值所衍生或由隸屬於一電流偏壓之高阻抗以及低阻抗之一並聯阻抗產生之上述電子參數之一值所衍生。
  3. 如申請專利範圍第2項所述之數位記憶體，其中：上述比較器為一電壓比較器，且上述參考電路之上述二參考磁性穿隧接面元件並聯耦接至上述比較器之一第一輸入端，且上述磁性阻抗記憶體單元耦接至上述比較器之一第二輸入端；上述比較器包括二互為反向耦接之MOS電晶體，耦接至一共同電源電壓，且利用上述磁性阻抗記憶體單元之一阻抗大於或小於介於分別處於高阻抗狀態以及低阻抗狀態之上述參考磁性穿隧接面元件而改變狀態；提供高阻抗狀態以及低阻抗狀態之上述參考磁性穿隧接面元件沿著平行一相同極性之一電流偏壓路徑耦接，其中提供高阻抗狀態以及低阻抗狀態之上述參考磁性穿隧接面元 件沿著平行上述電流偏壓路徑之方向耦接，使得上述參考磁性穿隧接面元件維持偏壓於排除讀取干擾錯誤之一極性。
  4. 一種配置自旋轉移力矩磁阻隨機存取記憶體的方法，包括：提供複數記憶體位元單元，包括具有由一固定層以及一自由層決定之高阻抗狀態以及低阻抗狀態之複數磁性穿隧接面元件，其中上述固定層以及上述自由層在一低阻抗狀態具有並聯之磁場對齊，在一高阻抗狀態具有反並聯之磁場對齊；施加讀取電流偏壓至上述記憶體位元單元，當耦接上述記憶體位元單元至一電壓比較器之一第一輸入端時，用以感測上述高阻抗狀態以及上述低阻抗狀態之一者；當分別維持二參考磁性穿隧接面元件於上述高阻抗狀態以及上述低阻抗狀態時，耦接上述電壓比較器之一第二輸入端至包括上述參考磁性穿隧接面元件之一參考電路，且造成上述參考電路施加根據介於上述高阻抗狀態以及上述低阻抗狀態之一參考阻抗之一電壓至上述電壓比較器之上述第二輸入端；以及其中上述參考電路之上述二參考磁性穿隧接面元件耦接至平行複數電流偏壓針腳，且上述參考磁性穿隧接面元件之上述固定層以及上述自由層指向個別上述電流偏壓針腳之一者，使得上述二參考磁性穿隧接面元件偏壓於免於讀取干擾錯誤風險之一極性。
  5. 如申請專利範圍第4項所述之配置自旋轉移力矩磁阻隨機 存取記憶體的方法，其中上述參考磁性穿隧接面元件之上述自由層以及上述固定層，以相反的順序疊加於另一者之上，且以順著比較路徑之一電流偏壓路徑方向耦接，或上述參考磁性穿隧接面元件之上述自由層以及上述固定層以相同的順序疊加於另一者之上，且相反於穿越上述自由層以及上述固定層之一電流偏壓路徑方向耦接。
  6. 一種改良磁阻隨機存取記憶體配置，具有複數磁性穿隧接面位元單元以及一自由層與一固定層，上述磁性穿遂接面位元單元可寫入上述自由層與上述固定層之並聯以及反並聯磁場對齊，用以承載一邏輯值於一低阻抗狀態以及一高阻抗狀態之一者，其中一位元單元上述邏輯值經由比較耦接至一偏壓電流上述位元單元之一阻抗對上一參考阻抗，利用一比較器回應電壓以及電流之一者，其中上述比較器具有複數輸入端耦接至上述位元單元以及提供上述參考阻抗之一參考電路，其中改良包括：上述參考電壓包括二參考磁性穿隧接面元件，分別設定於低阻抗以及高阻抗，且上述參考阻抗落於處於高阻抗狀態以及低阻抗狀態之上述位元單元之高阻抗以及低阻抗之間；其中位於上述參考電路之上述參考磁性穿隧接面元件安排於沿著一偏壓電路中之一偏壓路徑，上述偏壓路徑本質上平行耦接至上述位元單元之上述偏壓電流；以及其中位於上述參考電路之上述參考磁性穿隧接面元件皆面向上述偏壓路徑，於避免讀取干擾錯誤風險之一極性。
  7. 如申請專利範圍第6項所述之改良磁阻隨機存取記憶體配置，其中位於上述參考電路之上述參考磁性穿隧接面元件以一相同極性耦接至並聯的複數電路針腳，且位於上述參考電路之上述參考磁性穿隧接面元件以上述自由層在上述固定層上之相反順序放置，使得位於上述參考電路之上述參考磁性穿隧接面元件在上述相同極性時免於上述讀取干擾錯誤風險，或位於上述參考電路之上述參考磁性穿隧接面元件以一相同極性耦接至並聯的複數電路針腳且一相同偏壓電流路徑上至上述參考磁性穿隧接面元件，其中上述偏壓電流路徑途經自上述參考磁性穿隧接面元件之一者之上述自由層至上述固定層，以及途經自另一上述參考磁性穿隧接面元件之固定層至上述自由層。
  8. 如申請專利範圍第6項所述之改良磁阻隨機存取記憶體配置，其中上述二參考磁性穿隧接面元件之上述自由層以及穿隧磁性層物理上以一相同或相反順序疊加於一積體電路。
  9. 如申請專利範圍第6項所述之改良磁阻隨機存取記憶體配置，其中上述磁阻隨機存取記憶體位元單元以及上述參考磁性穿隧接面元件包括複數自旋轉移力矩磁阻隨機存取記憶體元件。
  10. 如申請專利範圍第6項所述之改良磁阻隨機存取記憶體配置，其中上述參考磁性穿隧接面元件以及上述比較器與一位元位置有關聯，且用以偵測於一數位記憶體位元單元陣列之複數定址記憶體內容之上述位元位置的一位元之阻抗 狀態。
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