JP6657063B2 - 3トランジスタ2接合mramビットセル - Google Patents
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Description
Claims (8)
- 磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルにおける読み出しおよび書き込み動作であって、ビットセルは、
第1のビット線に接続された第1の磁気トンネル接合部(MTJ)と、
第2のビット線に接続された第2のMTJと、
前記第1のMTJに接続された第1の端子、ゼロボルトにバイアスされた接地導体に接続された第2の端子、および第3の端子を有する第1のトランジスタと、
前記第2のMTJに接続された第1の端子、前記接地導体に接続された第2の端子、および第3の端子を有する第2のトランジスタと、
前記第1のトランジスタの前記第1の端子に接続された第1の端子、前記第2トランジスタの前記第1の端子に接続された第2の端子、および第3の端子を有する第3のトランジスタと、を含み、
前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタの各第3の端子は共通のワード線により制御可能であり、
この読み出し動作は、
前記第1のビット線および前記第2のビット線にそれぞれ読み出し電流を供給し、前記共通のワード線に制御信号を供給して、前記第1のトランジスタを導通モードにして前記第1のMTJと前記接地導体との間に第1の電流を流し、前記第2のトランジスタを導通モードにして前記第2のMTJと前記接地導体との間に第2の電流を流し、前記第3のトランジスタを導通モードにして前記第1のトランジスタの前記第1の端子と前記第2のトランジスタの前記第1の端子との間に第3の電流を流す工程と、
前記第1のビット線と前記第2のビット線との間の電圧差を測定する工程と、を含み、
この書き込み動作は、
前記共通のワード線に制御信号を供給して、前記第1のトランジスタを通電モードにして、前記第1のMTJから前記第1のトランジスタを通って前記接地導体まで第1の電流経路を供給し、前記第3のトランジスタを通電モードにして、前記第1のMTJから前記第3のトランジスタを通って前記第2のMTJまで第2の電流経路を供給し、および前記第2のトランジスタを通電モードにして、前記第1のMTJから前記接地導体まで前記第3のトランジスタおよび前記第2のトランジスタを通って第3の電流経路を供給する工程と、
第1のビット線に書き込み電流を供給し、前記接地導体はゼロボルトのままで、前記第1のMTJと前記第2のMTJとの双方を切り替える工程と、を含み、
前記書き込み電流が前記第1のMTJを通った後に、前記第1の電流経路と前記第3の電流経路の電気抵抗がバランスし、前記第1のビット線からの前記書き込み電流の一部は、前記第2の電流経路に沿って、前記第2のMTJを通って、前記第2のビット線に供給され、前記第2のMTJを切り替える、
読み出しおよび書き込み動作。 - さらに、前記読み出し動作中に、前記第1のビット線と前記第2のビット線との間の電圧差を測定することにより、前記第1のMTJおよび前記第2のMTJのそれぞれの抵抗状態を決定する工程を含む請求項1に記載の読み出しおよび書き込み動作。
- 前記MRAMビットセルは、スピントランスファトルク(STT)MRAMを含む請求項1に記載の読み出しおよび書き込み動作。
- 前記第1、第2、および第3のトランジスタのそれぞれは、読み出し動作および書き込み動作の間に制御可能である請求項1に記載の読み出しおよび書き込み動作。
- 前記接地導体は、接地グリッドを含む請求項1に記載の読み出しおよび書き込み動作。
- 磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルにおける書き込み動作であって、ビットセルは、
第1のビット線に接続された第1の磁気トンネル接合部(MTJ)と、
第2のビット線に接続された第2のMTJと、
前記第1のMTJに接続された第1の端子、接地導体に接続された第2の端子、および第3の端子を有する第1のトランジスタと、
前記第2のMTJに接続された第1の端子、前記接地導体に接続された第2の端子、および第3の端子を有する第2のトランジスタと、
前記第1のトランジスタの前記第1の端子に接続された第1の端子、前記第2トランジスタの前記第1の端子に接続された第2の端子、および第3の端子を有する第3のトランジスタと、を含み、
前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタの各第3の端子は共通のワード線により制御可能であり、
この書き込み動作は、
前記共通のワード線に制御信号を供給して、前記第1のトランジスタを通電モードにして、前記第1のMTJから前記第1のトランジスタを通って前記接地導体まで第1の電流経路を供給し、前記第3のトランジスタを通電モードにして、前記第1のMTJから前記第3のトランジスタを通って前記第2のMTJまで第2の電流経路を供給し、および前記第2のトランジスタを通電モードにして、前記第1のMTJから前記接地導体まで前記第3のトランジスタおよび前記第2のトランジスタを通って第3の電流経路を供給する工程と、
第1のビット線に書き込み電流を供給し、前記接地導体はゼロボルトのままで、前記第1のMTJと前記第2のMTJとの双方を切り替える工程と、を含み、
前記書き込み電流が前記第1のMTJを通った後に、前記第1の電流経路と前記第3の電流経路の電気抵抗がバランスし、前記第1のビット線からの前記書き込み電流の一部は、前記第2の電流経路に沿って、前記第2のMTJを通って、前記第2のビット線に供給され、前記第2のMTJを切り替える、
書き込み動作。 - 前記第1のMTJおよび前記第2のMTJは、相補型MTJであり、
前記第1のMTJは並列状態であり、前記第2のMTJが逆並列状態である請求項6に記載の書き込み動作。 - 前記第1のMTJは、並列状態から逆並列状態にスイッチングされ、前記第2のMTJは、逆並列状態から並列状態にスイッチングされる請求項6に記載の書き込み動作。
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