KR101334174B1 - 배선 구조체 및 상기 배선 구조체를 포함한 반도체 소자 - Google Patents

배선 구조체 및 상기 배선 구조체를 포함한 반도체 소자 Download PDF

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Abstract

본 발명은 배선 구조체 및 상기 배선 구조체를 포함한 반도체 소자에 관한 것이다. 본 발명의 배선 구조체는 제1 배선을 포함하는 배선 구조체로서, 상기 제1 배선은 수 내지 수십 나노미터의 폭을 갖는 제1 영역; 및 상기 제1 영역보다 큰 폭을 갖는 제2 영역;을 포함하는 것을 특징으로 한다.

Description

배선 구조체 및 상기 배선 구조체를 포함한 반도체 소자{Wire structure and semiconductor device comprising the wire structure}
도 1a 및 도 1b는 종래 기술의 문제점을 보여주는 주사 전자 현미경(SEM) 사진이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 반도체 소자에 구비되는 배선을 보여주는 주사 전자 현미경(SEM) 사진이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 제1 영역 2 : 제2 영역
3 : 제3 영역 4 : 제4 영역
100 : 제1 배선 200 : 제2 배선
300 : 적층 구조물
본 발명은 배선 구조체 및 상기 배선 구조체를 포함하는 반도체 소자에 관한 것으로서, 보다 상세하게는 나노 배선 구조체 및 상기 나노 배선 구조체를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 신호 인가를 위한 다양한 배선을 갖는다. 예컨대 트랜지스터를 포함하는 반도체 소자는 게이트 라인과 비트 라인을 갖고, 그 밖의 다른 배선을 가질 수 있다. 한편, 비휘발성 교차점 메모리 소자는 등간격으로 형성된 복수의 제1 배선과, 상기 제1 배선과 교차하고 등간격으로 형성된 복수의 제2 배선을 포함한다.
이러한 배선의 폭은 반도체 소자의 고집적화와 더불어 꾸준히 감소되어 왔다. 그런데 배선의 폭이 수십 나노미터 수준으로 감소됨에 따라, 배선이 휘어지거나 끊어지는 문제가 발생된다. 이것은 배선의 폭이 수십 나노미터 수준으로 감소하면, 상기 배선의 표면 장력(surface tension)이 상기 배선에 끼치는 영향력이 크게 증가하기 때문이다. 상기 표면 장력의 영향력이 커짐에 따라, 상기 배선의 특정 영역에 매우 큰 응력(stress)이 걸릴 수 있고, 그로 인해 배선이 휘어지거나 끊어질 수 있는 것이다.
도 1a 및 도 1b는 종래 기술의 문제점을 보여주는 주사 전자 현미경(scanning electron microscope : SEM) 사진이다.
도 1a를 참조하면, 50nm 정도의 폭을 갖는 게이트 라인(20)이 휘어져 있고, 도 1b를 참조하면, 50nm 정도의 폭을 갖는 배선(40)의 중간 지점이 끊겨져 있다. 도 1a 및 도 1b에서 미설명된 도면부호 10, 30a 및 30b는 각각 기판, 제1 불순물 영역 및 제2 불순물영역을 나타낸다.
이와 같은 문제점으로 인해, 나노 배선 및 나노 배선을 갖는 반도체 소자를 구현하는 것은 용이하지 않다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 선폭 감소에 따른 변형 및 끊어짐 문제가 억제된 배선 구조체를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 배선 구조체를 포함한 반도체 소자를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 배선을 포함하는 배선 구조체에 있어서, 상기 제1 배선은 수 내지 수십 나노미터의 폭을 갖는 제1 영역; 및 상기 제1 영역보다 큰 폭을 갖는 제2 영역;을 포함하는 것을 특징으로 하는 배선 구조체를 제공한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 배선을 포함하는 반도체 소자에 있어서, 상기 제1 배선은 수 내지 수십 나노미터의 폭을 갖는 제1 영역; 및 상기 제1 영역보다 큰 폭을 갖는 제2 영역;을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
여기서, 상기 제1 배선은 복수 개 배열될 수 있다.
상기 복수 개의 제1 배선은 평행하게 배열되고, 상기 제1 배선의 일단들은 지그재그로 배열될 수 있다.
상기 복수 개의 제1 배선의 타단들은 지그재그로 배열될 수 있다.
상기 제2 영역은 상기 제1 배선의 양단 및/또는 상기 양단 사이에 형성될 수 있다.
상기 제1 배선의 양단 사이에 형성된 상기 제2 영역은 다수 개일 수 있다.
상기 제2 영역의 폭은 50nm∼1㎛일 수 있다.
상기 제2 영역은 다수 개이고, 상기 제2 영역들간 거리는 50nm∼5㎛일 수 있다.
상기 배선 구조체는 상기 제1 배선과 교차하도록 형성된 제2 배선을 더 포함하고, 상기 제2 배선은 수 내지 수십 나노미터의 폭을 갖는 제3 영역; 및 상기 제3 영역보다 큰 폭을 갖는 제4 영역;을 포함할 수 있다.
상기 반도체 소자는 상기 제1 배선과 교차하도록 형성된 제2 배선을 더 포함하고, 상기 제2 배선은 수 내지 수십 나노미터의 폭을 갖는 제3 영역; 및 상기 제3 영역보다 큰 폭을 갖는 제4 영역;을 포함할 수 있다.
상기 제2 배선은 복수 개 배열될 수 있다.
상기 복수 개의 제2 배선은 평행하게 배열되고, 상기 제2 배선의 일단들은 지그재그로 배열될 수 있다.
상기 복수 개의 제2 배선의 타단들은 지그재그로 배열될 수 있다.
상기 제1 배선은 복수 개 배열되고, 상기 제2 배선은 복수 개 배열될 수 있다.
상기 복수의 제1 및 제2 배선은 각각 평행하게 배열되며, 상기 제1 및 제2 배선 각각의 일단들은 지그재그로 배열될 수 있다.
상기 복수 개의 제1 및 제2 배선 각각의 타단들은 지그재그로 배열될 수 있다.
상기 제4 영역은 상기 제2 배선의 양단 및/또는 상기 양단 사이에 형성될 수 있다.
상기 제2 배선의 상기 양단 사이에 형성된 상기 제4 영역은 다수 개일 수 있다.
상기 제4 영역의 폭은 50nm∼1㎛일 수 있다.
상기 제4 영역은 다수 개이고, 상기 제4 영역들간 거리는 50nm∼5㎛일 수 있다.
상기 반도체 소자는 트랜지스터를 포함하고, 상기 제1 배선은 상기 트랜지스터의 게이트 라인일 수 있다.
상기 제1 및 제2 배선은 각각 복수 개 배열되고, 상기 제1 배선과 상기 제2 배선의 교차부에 저장 매체가 구비될 수 있다.
상기 제1 배선과 상기 제2 배선의 교차부에 상기 저장 매체와 함께 스위칭 소자가 더 구비될 수 있다.
이하, 본 발명의 실시예에 따른 배선 구조체 및 상기 배선 구조체를 포함한 반도체 소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자(이하, 본 발명의 제1 소자)를 보여준다. 이하의 본 발명의 제1 소자에 대한 설명에 본 발명의 실시예에 따른 배선 구조체에 대한 설명이 포함되어 있다.
도 2를 참조하면, 다수의 제1 배선(100)이 등간격으로 형성되어 있다. 제1 배선(100)과 소정 간격 이격되어 제1 배선(100)과 교차하는 다수의 제2 배선(200)이 등간격으로 형성되어 있다. 도 2의 아래쪽부터 제1 배선(100)에 번호를 부여하면, 홀수번째 제1 배선들(100a, 100c, 100e)은 짝수번째 제1 배선들(100b, 100d, 100f)보다 오른쪽으로 치우쳐 있을 수 있다. 이와 유사하게, 도 2의 왼쪽부터 제2 배선(200)에 번호를 부여하면, 홀수번째 제2 배선들(200a, 200c, 200e)은 짝수번째 제2 배선들(200b, 200d, 200f)보다 위쪽으로 치우쳐 있을 수 있다.
제1 및 제2 배선(100, 200)의 교차점에는 스위칭 소자와 저장 매체가 적층된 적층 구조물(300)이 형성될 수 있다. 상기 스위칭 소자는 PN 다이오드일 수 있고, 상기 저장 매체는 저항 변화층일 수 있다. 상기 적층 구조물(300)의 구조 및 재질은 다양하게 변경될 수 있다. 예컨대 상기 스위칭 소자 및/또는 상기 저장 매체는 도트(dot) 형태가 아닌 라인(line) 형태 또는 플레이트(plate) 형태로 형성될 수 있다.
제1 배선(100)은 수 내지 수십 나노미터의 폭을 갖는 제1 영역(1)과 제1 영역(1)보다 큰 폭을 갖는 제2 영역(2)을 갖는다. 이와 유사하게, 제2 배선(200)은 수 내지 수십 나노미터의 폭을 갖는 제3 영역(3)과 제3 영역(3)보다 큰 폭을 갖는 제4 영역(4)을 갖는다. 제2 영역(2)과 제4 영역(4)은 사각형 또는 원형일 수 있는 데, 상기 사격형은 마름모형일 수 있다. 제1 영역(1)과 제3 영역(3)의 폭은 동일할 수 있고, 제2 영역(2)과 제4 영역(4)의 폭 및 모양은 동일할 수 있다. 제1 영역(1)과 제3 영역(3)의 폭은 50nm보다 작을 수 있고, 제2 영역(2)과 제4 영역(4)의 폭은 50nm∼1㎛ 정도일 수 있다. 제2 영역(2)은 제1 영역(1)이 응력으로 인해 휘어지거나 끊어지지 않도록 제1 영역(1)을 지지하는 역할을 하고, 이와 유사하게, 제4 영역(4)은 제3 영역(3)이 응력으로 인해 휘어지거나 끊어지지 않도록 제3 영역(3)을 지지하는 역할을 한다.
제2 영역(2) 및 제4 영역(4)은 각각 제1 및 제2 배선(100, 200)의 양단에 형성될 수 있다. 이 경우, 제2 영역(2) 및 제4 영역(4)은 지그재그로 배열되기 때문에, 그들로 인한 제1 및 제2 배선(100, 200)의 밀도 감소는 무시될 수 있다. 제2 영역(2) 및 제4 영역(4)의 형성 위치는 달라질 수 있다. 예컨대, 제2 영역(2) 및 제4 영역(4)은 각각 제1 및 제2 배선(100, 200)의 양단 및/또는 상기 양단 사이에 형성될 수 있다. 제1 및 제2 배선(100, 200)의 양단 사이에 형성되는 제2 영역(2) 및 제4 영역(4)은 다수일 수 있다. 제2 영역(2)이 제1 배선(100)의 양단 사이에 형성되는 경우에도, 홀수번째 제1 배선들(100a, 100c, 100e)의 제2 영역(2)과 짝수번째 제1 배선들(100b, 100d, 100f)의 제2 영역(2)은 서로 인접하지 않게 배치되는 것이 바람직하다. 이와 유사하게, 제4 영역(4)이 제2 배선(200)의 양단 사이에 형성되는 경우에도, 홀수번째 제2 배선들(200a, 200c, 200e)의 제4 영역(4)과 짝수번째 제2 배선들(200b, 200d, 200f)의 제4 영역(4)은 서로 인접하지 않게 배치되는 것이 바람직하다. 제2 영역(2) 및 제4 영역(4)도 서로 인접하지 않게 배치되는 것 이 바람직하다.
제2 영역(2)들 간의 거리 및 제4 영역(4)들 간의 거리는 50nm∼5㎛ 정도, 바람직하게는 50nm∼1.5㎛ 정도일 수 있다.
도시하지는 않았지만, 제2 배선(200)과 소정 간격 이격하여 제2 배선(200)과 교차하는 제3 배선이 형성될 수 있고, 제2 배선(200)과 상기 제3 배선의 교차부에스위칭 소자와 저장 매체가 구비될 수 있다. 제2 배선(200) 위쪽에 상기 제3 배선이 구비되는 것과 유사하게, 상기 제3 배선 위쪽에 다른 배선들이 계속해서 구비될 수 있다.
이와 같은 본 발명의 제1 소자에서는 제2 영역(2) 및 제4 영역(4)에 의해 그들이 속한 나노 배선(제1 배선 및 제2 배선 : 100, 200)의 변형 및 끊어짐이 방지된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자(이하, 본 발명의 제2 소자)를 보여준다.
도 3을 참조하면, 기판(400) 상에 게이트 라인(500)이 형성되어 있고, 게이트 라인(500)의 양측에 다수의 제1 및 제2 불순물영역(600a, 600b)이 형성되어 있다. 게이트 라인(500)과 제1 및 제2 불순물영역(600a, 600b)은 트랜지스터를 구성한다. 게이트 라인(500)은 수 내지 수십 나노미터의 폭을 갖는 제1 영역(1')과 제1 영역(1')보다 큰 폭을 갖는 제2 영역(2')을 포함한다. 제2 영역(2')은 게이트 라인(500)의 양단에 위치할 수 있다. 제1 및 제2 영역(1', 2')의 형성 위치, 모양 및 크기는 본 발명의 제1 소자의 제1 및 제2 영역(1, 2)의 그것들과 동일할 수 있다.
이와 같은 본 발명의 제2 소자에서도 제2 영역(2')에 의해 제1 영역(1')의 변형 및 끊어짐이 방지될 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 반도체 소자에 구비되는 배선을 보여주는 SEM 사진이다. 도 4a 내지 도 4c에서 제1 영역(1a, 1b, 1c)의 폭은 20nm이다. 도 4a의 제1 영역(1a)의 길이는 500nm이고, 도 4b의 제1 영역(1b)의 길이는 1㎛이고, 도 4c의 제1 영역(1c)의 길이는 1.2㎛이다.
도 4a 내지 도 4c를 참조하면, 배선(100A, 100B, 100C)의 양단에 제2 영역(2a, 2b, 2c)이 존재함에 따라, 제1 영역(1a, 1b, 1c)은 연속된 라인 형태를 유지함을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 소자는 도 2와 같은 교차점 메모리 소자와 도 3과 같은 트랜지스터에 한정되지 않고, 상기 교차점 메모리 소자 및 상기 트랜지스터 이외의 다른 소자일 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
이상에서와 같이, 본 발명의 실시예들에 따른 반도체 소자에 구비되는 나노 배선은 그의 양단 및/또는 상기 양단을 제외한 나머지 영역에 형성된 지지 영역(제2 영역, 제4 영역 : 2, 4)을 갖기 때문에, 상기 나노 배선이 휘어지거나 끊어지는 문제가 억제된다. 그러므로 본 발명을 이용하면 50nm 이하의 나노 배선 및 상기 나노 배선을 갖는 반도체 소자를 용이하게 구현할 수 있다.

Claims (46)

  1. 제1 배선; 및
    상기 제1 배선과 교차하도록 형성된 제2 배선;을 포함하고,
    상기 제1 배선은 50nm 보다 작은 폭을 갖는 제1 영역 및 상기 제1 영역보다 큰 폭을 갖는 제2 영역을 포함하고,
    상기 제2 배선은 50nm 보다 작은 폭을 갖는 제3 영역 및 상기 제3 영역보다 큰 폭을 갖는 제4 영역을 포함하는 것을 특징으로 하는 배선 구조체.
  2. 제 1 항에 있어서, 상기 제1 배선은 복수 개 배열된 것을 특징으로 하는 배선 구조체.
  3. 제 2 항에 있어서, 상기 복수 개의 제1 배선은 평행하게 배열되고, 상기 제1 배선의 일단들은 지그재그로 배열된 것을 특징으로 하는 배선 구조체.
  4. 제 3 항에 있어서, 상기 복수 개의 제1 배선의 타단들은 지그재그로 배열된 것을 특징으로 하는 배선 구조체.
  5. 제 1 내지 4 항 중 어느 한 항에 있어서, 상기 제2 영역은 상기 제1 배선의 양단 및/또는 상기 양단 사이에 형성된 것을 특징으로 하는 배선 구조체.
  6. 제 5 항에 있어서, 상기 제1 배선의 양단 사이에 형성된 상기 제2 영역은 다수 개인 것을 특징으로 하는 배선 구조체.
  7. 제 1 항에 있어서, 상기 제2 영역의 폭은 50nm∼1㎛인 것을 특징으로 하는 배선 구조체.
  8. 제 1 항에 있어서, 상기 제2 영역은 다수 개이고, 상기 제2 영역들간 거리는 50nm∼5㎛인 것을 특징으로 하는 배선 구조체.
  9. 삭제
  10. 제 1 항에 있어서, 상기 제2 배선은 복수 개 배열된 것을 특징으로 하는 배선 구조체.
  11. 제 10 항에 있어서, 상기 복수 개의 제2 배선은 평행하게 배열되고, 상기 제 2 배선의 일단들은 지그재그로 배열된 것을 특징으로 하는 배선 구조체.
  12. 제 11 항에 있어서, 상기 복수 개의 제2 배선의 타단들은 지그재그로 배열된 것을 특징으로 하는 배선 구조체.
  13. 제 1 항에 있어서, 상기 제1 배선은 복수 개 배열되고, 상기 제2 배선은 복수 개 배열된 것을 특징으로 하는 배선 구조체.
  14. 제 13 항에 있어서, 상기 복수의 제1 및 제2 배선은 각각 평행하게 배열되며, 상기 제1 및 제2 배선 각각의 일단들은 지그재그로 배열된 것을 특징으로 하는 배선 구조체.
  15. 제 14 항에 있어서, 상기 복수 개의 제1 및 제2 배선 각각의 타단들은 지그재그로 배열된 것을 특징으로 하는 배선 구조체.
  16. 제 1 및 10 내지 15 항 중 어느 한 항에 있어서, 상기 제4 영역은 상기 제2 배선의 양단 및/또는 상기 양단 사이에 형성된 것을 특징으로 하는 배선 구조체.
  17. 제 16 항에 있어서, 상기 제2 배선의 상기 양단 사이에 형성된 상기 제4 영역은 다수 개인 것을 특징으로 하는 배선 구조체.
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  20. 제 1 항에 있어서, 상기 제4 영역의 폭은 50nm∼1㎛인 것을 특징으로 하는 배선 구조체.
  21. 제 1 항에 있어서, 상기 제4 영역은 다수 개이고, 상기 제4 영역들간 거리는 50nm∼5㎛인 것을 특징으로 하는 배선 구조체.
  22. 제1 배선 및 상기 제1 배선과 교차하도록 형성된 제2 배선을 포함하는 반도체 소자에 있어서,
    상기 제1 배선은 50nm 보다 작은 폭을 갖는 제1 영역 및 상기 제1 영역보다 큰 폭을 갖는 제2 영역을 포함하고,
    상기 제2 배선은 50nm 보다 작은 폭을 갖는 제3 영역 및 상기 제3 영역보다 큰 폭을 갖는 제4 영역을 포함하는 것을 특징으로 하는 반도체 소자.
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  35. 제 22 항에 있어서, 상기 제1 배선은 복수 개 배열되고, 상기 제2 배선은 복수 개 배열된 것을 특징으로 하는 반도체 소자.
  36. 제 35 항에 있어서, 상기 복수의 제1 및 제2 배선은 각각 평행하게 배열되며, 상기 제1 및 제2 배선 각각의 일단들은 지그재그로 배열된 것을 특징으로 하는 반도체 소자.
  37. 제 36 항에 있어서, 상기 복수 개의 제1 및 제2 배선 각각의 타단들은 지그재그로 배열된 것을 특징으로 하는 반도체 소자.
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  44. 제 22 항에 있어서, 상기 제1 및 제2 배선은 각각 복수 개 배열되고, 상기 제1 배선과 상기 제2 배선의 교차부에 저장 매체가 구비된 것을 특징으로 하는 반도체 소자.
  45. 제 44 항에 있어서, 상기 제1 배선과 상기 제2 배선의 교차부에 스위칭 소자가 더 구비된 것을 특징으로 하는 반도체 소자.
  46. 게이트 라인을 포함하는 트랜지스터에 있어서,
    상기 게이트 라인은 50nm 보다 작은 폭을 갖는 제1 게이트 라인 영역 및 50nm 보다 크고 1㎛ 보다 작은 폭을 갖는 제2 게이트 라인 영역을 포함하고,
    상기 제2 게이트 라인 영역은 상기 제1 게이트 라인 영역이 응력으로 인해 휘어지거나 끊어지지 않도록 상기 제1 게이트 라인 영역을 지지하도록 구성되고,
    상기 제2 게이트 라인 영역은 상기 제1 게이트 라인 영역의 양단에 구비된 것을 특징으로 하는 트랜지스터.
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