KR19990028242A - 반도체 장치 - Google Patents

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KR19990028242A
KR19990028242A KR1019970709553A KR19970709553A KR19990028242A KR 19990028242 A KR19990028242 A KR 19990028242A KR 1019970709553 A KR1019970709553 A KR 1019970709553A KR 19970709553 A KR19970709553 A KR 19970709553A KR 19990028242 A KR19990028242 A KR 19990028242A
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토시유키 혼다
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모리 가즈히로
마츠시다 덴시 고교 가부시키가이샤
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Abstract

강유전체 메모리 장치에 있어서, 강유전체 캐패시터(11Oa1∼110a3, 110b1∼110b3)를 구성하는 하부 전극(111a, 111b), 및 상기 하부 전극의 열응력의, 그 위에 형성되는 강유전체층(113)으로의 영향을 완화시킬 수 있어, 이에 따라 상기 하부 전극에 접속되는 다른 배선(106a1, 106a2) 등이, 상기 하부 전극의 열응력에 의해 단선하거나, 상기 강유전체층에 가해지는 하부 전극의 열응력에 의해 강유전체 캐패시터의 특성 편차나 특성 변동이 발생하기도 하는 것을 억제한다.
상기 하부 전극(111a 및 111b)을, 그 평면 형상이 지그재그 형상으로 되도록 여러 곳에서 절곡되고, 또한 복수의 배선 부분(111a1, 111a2및 111b1, 111b2)으로 분할된 구조로 하였다.

Description

반도체 장치
종래부터 반도체 장치로서 다층 배선 구조를 갖는 것이 있으며, 이러한 반도체 장치에서, 하층 배선과 상층 배선은, 층간 절연막에 형성한 콘택트 홀을 거쳐서 전기적으로 접속되고 있다.
도 13은, 이러한 반도체 장치에 있어서의 배선 구조를 설명하기 위한 도면으로서, 도 13a는 평면도, 도 13b는 그 XIIIb - XIIIb선 단면도이다. 도면에 있어, (250)은 실리콘 기판(5)상에 형성된 배선 구조이다. 이 배선 구조(250)는, 제 1 방향 D1을 따라 연장되고, 이 제 1 방향 D1과 수직인 제 2 방향 D2를 배선폭 방향으로 하는 하층 배선(제 1 배선)(1)과, 상기 제 1 방향 D1을 따라 연장되고, 이 하층 배선(1)에 전기적으로 접속된 상층 배선(제 2 배선)(2a, 2b)을 갖고 있다.
즉, 상기 실리콘 기판(5)상에는 하지(下地) 절연막(6)을 거쳐서 하층 배선(1)이 형성되어 있고, 상기 하층 배선(1)은 층간 절연막(7)에 의해 피복되어 있다. 또한 상기 층간 절연막(7)상에는 상층 배선(제 2 배선)(2a, 2b)이 형성되어 있고, 상기 상층 배선(2a)의 단부(2a1)는, 상기 층간 절연막(7)에 형성한 콘택트 홀(7a)을 거쳐 상기 하층 배선(1)의 한쪽 단부(1a)에 접속되고, 상기 상층 배선(2b)의 단부(2b1)는, 상기 층간 절연막(7)에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(1)의 다른쪽 단부(1b)에 접속되어 있다.
여기에서, 상층 배선(2a, 2b)의 구성 재료로서는, 비교적 염가인 알루미늄 등의 저융점 금속 재료가 이용되고, 또한, 상기 하층 배선(1)의 구성 재료로서는, 상기 하층 배선의 형성 후에는 통상 여러가지의 고온 처리가 행하여지기 때문에, 백금이나 텅스텐 등의 고융점 금속 재료가 사용되고 있다.
그런데, 상기한 바와 같은 다층 배선 구조를 갖는 종래의 반도체 장치로서는, 예컨대 증폭 회로, 발진 회로, 전원 회로 등을 탑재한 비교적 규모가 작은 집적 회로부터, 마이크로 프로세서나 메모리 장치로서의 대규모 집적 회로까지 여러가지의 것이 개발되어 있다. 특히 최근, 불휘발성 메모리 장치의 일종으로서, 메모리 셀을 구성하는 캐패시터로서 강유전체 캐패시터를 구비한 강유전체 메모리 장치가 고안되어 있다.
상기 강유전체 캐패시터는, 대향하는 한쌍의 전극과, 상기 양 전극 사이에 끼워진 강유전체 재료로 이루어지는 유전체층으로 구성되어 있고, 상기 양 전극 사이의 인가 전압과 강유전체 재료의 분극율과의 대응 관계에 대하여 히스테리시스 특성을 갖고 있다. 즉, 강유전체 캐패시터는, 전계(인가 전압)가 영인 때에도, 전압 인가의 이력에 따른 극성의 잔류 분극이 강유전체층내에 남는 구성으로 되어 있어, 상기 강유전체 메모리 장치에서는, 기억 데이터를 강유전체 캐패시터의 잔류 분극으로 나타냄으로써, 기억 데이터의 불휘발성을 실현하고 있다.
도 14 및 도 15는, 종래의 강유전체 메모리 장치를 설명하기 위한 도면이고, 도 14는 상기 강유전체 메모리 장치에 있어서의 메모리 셀 어레이를 나타내는 평면도, 도 15(a)는 상기 도 14에 있어서의 XVa - XVa선 부분의 단면도, 도 15(b)는 도 14에 있어서의 XVb - XVb선 부분의 단면도, 도 15(c)는 도 14에 있어서의 XVc - XVc선 부분의 단면도이다.
도면에 있어서, (200)은 강유전체 메모리 장치를 구성하는 메모리 셀 어레이이고, 실리콘 기판(201)상에는, 제 1 방향 D1에 따라 트랜지스터 영역(220a)가 복수개 배열되어 있고, 상기 실리콘 기판(201)의, 트랜지스터 영역(220a) 이외의 부분은, 소자 분리 절연막(202)이 형성되어 있다.
또한, 제 1 방향 D1에 따른 1열의 트랜지스터 영역(220a)의 양측에는, 소자분리 절연막(202)상에 제 1 층간 절연막(203)을 거쳐서 하부 전극(제 1 전극)(211)이 셀 플레이트 전극으로서 형성되어 있다. 상기 하부 전극(211)은, 백금, 이리듐, 텅스텐, 티탄 등의 고융점 금속 재료로 구성되어 있고, 상기 제 1 방향 D1을 따라 연장되는 띠형상의 평면 형상을 갖고 있다. 이 하부 전극(211)의 표면에는, 강유전체층(213)이 형성되어 있다.
또한, 상기 하부 전극(211) 표면의 강유전체층(213)상에는, 상기 각 트랜지스터 영역(220a)에 대응하여, 백금, 이리듐, 텅스텐, 티탄 등의 고융점 금속 재료로 이루어지는 상부 전극(제 2 전극)(212)이 형성되어 있다. 즉 상기 강유전체층(213)상에는, 상기 제 1 방향 D1에 따라 상부 전극(212)이 복수개 배치되어 있다. 각 상부 전극(212)의 평면 형상은, 상기 제 1 방향 D1를 길이 방향으로 하는 직사각형 형상으로 되어 있고, 또한 도 14로부터 알 수 있는 바와 같이 상기 각 상부 전극(212)의 면적은 하부 전극(211)의 면적보다 작게 되어 있다. 여기에서, 상기 하부 전극(211), 상부 전극(212) 및 이들의 사이에 위치하는 강유전체층(213)에 의해 강유전체 캐패시터(210)가 구성되어 있고, 상기 강유전체층(213)의 표면 및 상부 전극(211)의 표면은 제 2 층간 절연막(204)에 의해 피복되어 있다.
또한 여기에서는, 이 강유전체 캐패시터(210)의 특성의 편차, 즉 강유전체층의 분극율의 편차를 적게 하고, 또한 특성 변동, 즉 분극율의 시간 경과 변화를 작게 하기 위해서, 하부 전극(211)내에 생기는 열응력 등을 고려하여, 상기 인접하는 상부 전극(212) 사이의 거리나, 하부 전극(211)상에서 상부 전극(212)이 차지하는 면적이 설정되어 있다.
또한, 상기 트랜지스터 영역(220a)을 사이에 두고 대향하는 한쌍의 하부 전극(211)의 사이에는, 폴리실리콘으로 이루어지는 한쌍의 워드선(제 2 배선)(223a, 223b)이, 일렬로 나란하게 있는 복수의 트랜지스터 영역(220a)에 걸치도록 배치되어 있다. 상기 각 트랜지스터 영역(220a)에서의 상기 워드선(223a, 223b)의 양측에는, 메모리 셀을 구성하는 메모리 트랜지스터(220)의 소스 확산 영역(222), 드레인 확산 영역(221)이 형성되어 있다. 상기 워드선(223a, 223b)의 각 트랜지스터 영역(220a)상에 위치하는 부분은, 상기 메모리 트랜지스터(220)의 게이트 전극을 구성하고 있고, 기판 표면상에 게이트 절연막(202a)을 거쳐서 위치하고 있다. 상기 확산 영역(221, 222) 및 워드선(223a, 223b)의 표면은, 상기 제 1 및 제 2 층간 절연막(203, 204)에 의해 피복되어 있다. 또, 도 14에서는 이들의 층간 절연막은 생략하고 있다.
그리고, 상기 각 트랜지스터 영역(220a)에서의 한쌍의 워드선(223a 및 223b) 사이에 위치하는 소스 확산 영역(222)은, 상기 제 1, 제 2 층간 절연막(203, 204)에 형성한 콘택트 홀(205b)을 거쳐서, 상기 제 1 방향 D1과 직교하는 제 2 방향 D2을 따라 연장되는 비트선(233b)에 접속되어 있다. 또한, 상기 각 트랜지스터 영역(220a)에서의 대향하는 워드선(223a, 223b)의 외측에 위치하는 드레인 확산 영역(221)은, 접속 배선(233a)에 의해 상기 상부 전극(212)에 전기적으로 접속되고 있다. 즉 상기 접속 배선(233a)의 한쪽 단부는, 상기 제 2 층간 절연막(204)에 형성한 콘택트 홀(204a)을 거쳐서 상기 상부 전극(212)에 접속되고, 상기 접속 배선(233a)의 다른쪽 단부는, 상기 제 1, 제 2 층간 절연막(203, 204)에 형성한 톤택트 홀(205a)을 거쳐서 드레인 확산 영역(221)에 접속되어 있다.
또한, 상기 하부 전극(211)의 양단부(211a 및 211b)는, 상기 각 층간 절연막(203, 204)에 형성한 콘택트 홀(208a, 208b)을 거쳐서, 상층 배선(206a, 206b)에 접속되어 있다. 또, 상기 하부 전극(211)의 표면에 형성되어 있는 강유전체층(213)은, 상기 하부 전극(211)의, 상기 상층 배선(206a, 206b)과 접속되는 부분에서는 제거되어 있다.
여기에서, 상기 하부 전극(211) 및 강유전체층(213)은, 상기 층간 절연막(203)상에 티탄이나 백금 등의 금속 재료, 및 강유전체 재료를 순차적으로 성막하고, 이들을 패터닝하여 이루어지는 것이고, 상기 상부 전극(212)은, 상기 강유전체층(213)상에 티탄이나 백금 등의 금속 재료를 성막하고, 이것을 패터닝하여 이루어지는 것이다. 또한, 상기 비트선(233b), 접속 배선(233a), 및 상층 배선(206a 및 206b)은, 상기 층간 절연막(204)상에 형성한 알루미늄 등의 금속막을 패터닝하여 형성한 것이다. 또한 상기 워드선(223a, 223b)은, 게이트 절연막(202a) 및 소자 분리 절연막(202)상에 형성한 폴리실리콘막을 패터닝하여 이루어지는 것이다.
상기 제 1 층간 절연막(203)은 NSG(산화 규소계)나 BPSG(붕소 인 도프 산화 실리콘) 등의 절연 재료로 이루어지고, 제 2 층간 절연막(204)은, 예컨대 PSG(인 도프 산화 실리콘)으로 이루어진다.
또한, 상기 강유전체 캐패시터의 강유전체층(213)을 구성하는 강유전체 재료로서는, KNO3, PbLa2O3-ZrO2-TiO2, 및 PbTiO3-PbZrO3등이 알려져 있다. 또한, PCT 국제 공개 제 WO93/12542 호 공보에는, 강유전체 메모리 장치에 적합한 PbTiO3-PbZrO3에 비해 극단적으로 피로가 작은 강유전체 재료도 개시되어 있다.
또한, 이러한 강유전체 메모리 장치에 있어서도, 메모리 셀 어레이 이외의 주변 회로 부분에는 도 13a, 13b에 도시하는 배선 구조(250)가 채용되어 있다. 단, 상기 배선 구조(250)의 하층 배선(1)을, 상기한 바와 같은 메모리 셀 어레이(200)의 하부 전극(211)과 동일한 구성 재료, 예컨대 백금 등에 의해 구성하는 경우는, 가공 프로세스의 간략화라는 관점으로 보면, 도 13c에 도시하는 바와 같이, 하층 배선(1) 표면의, 상층 배선(2a, 2b)과의 접속 부분 이외의 영역에는, 강유전체 캐패시터의 유전체층으로 되는 강유전체 재료층(3)을 그대로 남겨 놓는 것이 유리하다.
다음에 동작에 대하여 간단히 설명한다.
이와 같은 구성의 강유전체 메모리 장치에서는, 예컨대 워드선(223a)을 선택하고, 계속해서 하부 전극(211)의 1개(예컨대 도 14에 나타내는 가장 위의 하부 전극)를 구동하여, 그 전압 레벨을 논리 전압 "H" 에 대응하는 레벨로 하면, 이 하부 전극상에 형성된 강유전체 캐패시터(210)의 기억 데이터가 접속 배선(233a) 및 트랜지스터(220)를 거쳐서 각 비트선(233b)에 판독된다. 그리고 각 비트선(233b)에 판독된 기억 데이터는, 센스 앰프(도시하지 않음)에 의해 증폭되어, 강유전체 메모리 장치의 외부에 출력된다. 그 후, 상기 하부 전극(211)의 전압 레벨을 논리 전압 "L"에 대응하는 레벨로 하고, 상기 워드선(223a)을 비선택 상태로 하여 판독을 종료한다.
그런데, 도 13에 도시하는 종래의 반도체 장치와 같이, 다층 배선 구조에 있어서의 하층 배선(1)이 백금 등의 열팽창 계수가 큰 도전성 재료에 의해 구성되어 있는 것에서는, 고온 처리 프로세스에 의해 형성한 하층 배선(1)은 상온에서는 수축하기 때문에, 이것에 접속된 상층 배선(2a, 2b)에는 큰 인장력이 가해지게 된다. 특히, 상기 하층 배선(1)의 평면 형상이 가늘고 긴 형상인 경우, 상기 상층 배선(2a, 2b)과의 접속 부분에 걸리는 하층 배선(1)의 열응력은, 매우 큰 것으로 되어, 상기 하층 배선(1)과 상층 배선(2a, 2b)과의 접속 부분에 단선이 발생하거나, 상층 배선(2a, 2b)이 단선할 우려가 있다. 이와 같이 상기 하층 배선(1)에 생기는 열응력은, 반도체 장치에서 높은 신뢰성을 얻는 데에 있어서 장해가 된다고 하는 문제가 있다.
또한, 도 14 및 도 15에 도시하는 종래의 강유전체 캐패시터를 이용한 강유전체 메모리 장치에 있어서도, 셀 플레이트 전극인 하부 전극(211)은 띠형상의 평면 형상으로 되어 있기 때문에, 상기 상층 배선(206a, 206b)과의 접속 부분에 걸리는 하부 전극(211)의 열응력은, 매우 큰 것으로 되어, 상기 하부 전극(211)과 상층 배선(206a. 206b)과의 접속 부분에 단선이 생기거나, 상층 배선(206a, 206b)이 단선할 우려가 있다. 또한, 강유전체 메모리 장치에서는, 상기한 바와 같은 단선에 의한 신뢰성이 저하한다고 하는 문제에 부가하여, 상기 하부 전극(211)의 열응력이 그 위의 강유전체층(213)에도 영향을 미치는 것으로 되고, 이것에 기인하여 강유전체 캐패시터의 특성의 편차나 특성의 열화가 발생하는 일이 있어, 강유전체 메모리 장치의 성능이나 신뢰성의 저하를 초대한다고 하는 문제도 있다.
본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 이루어진 것으로, 배선이나 전극내에서 발생하는 응력의 영향을 완화시킬 수 있어, 이에 따라 배선이나 전극에 있어서의 단선이나 해당 전극상에 배치한 강유전체 캐패시터의 특성의 편차나 특성 열화를 억제할 수 있는 반도체 장치를 얻는 데 있다.
발명의 개시
상기 목적을 달성하기 위해서, 청구항 1에 관한 반도체 장치는, 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고, 상기 제 2 배선의, 상기 제 1 배선과 접속되는 단부를, 상기 제 1 방향에 대하여 소정의 각도를 이루는 방향과 평행하게 되도록 절곡된 것이다.
또한, 청구항 2에 관한 반도체 장치는, 청구항 1의 반도체 장치에 있어서, 상기 제 2 배선의, 상기 제 1 배선과 접속되는 단부를 상기 제 1 방향에 대하여 수직인 제 2 방향과 평행하게 되도록 절곡된 것이다.
또한, 청구항 3에 관한 반도체 장치는, 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 생기고 있는 제 1 배선과, 상기 제 1 배선의 단부에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고, 상기 제 2 배선의, 상기 제 1 배선과 접속되는 단부를, 상기 제 1 배선에 따르고 또한 상기 제 1 배선의 내측을 향하여 연장되도록 배치한 것이다.
또한, 청구항 4에 관한 반도체 장치는, 내부에 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고, 상기 제 1 배선을, 그 일부에 형성된 절곡부를 갖는 구조로 한 것이다.
또한, 청구항 5에 관한 반도체 장치는, 청구항 4에 기재된 반도체 장치에 있어서, 상기 제 1 배선의, 상기 제 2 배선과 접속된 단부를 제외한 본체를, 지그재그의 평면 형상을 이루도록, 여러 곳에서 절곡된 구조로 한 것이다.
또한, 청구항 6에 관한 반도체 장치는, 청구항 5에 기재된 반도체 장치에 있어서, 상기 제 1 배선의 본체를, 상기 제 1 방향과 직교하는 방향 이외의 방향과 평행한 경사 배선 부분으로만, 혹은 상기 경사 배선 부분 및 상기 제 1 방향과 평행한 배선 부분으로만 구성한 것이다.
또한, 청구항 7에 관한 반도체 장치는, 제 1 방향을 따라서 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는 내부에, 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고, 상기 제 1 배선을, 그 전체가 복수의 배선 부분으로 분할된 구조로 하고, 상기 제 1 배선에 있어서의 각각의 배선 부분을, 상기 제 1 배선의 한쪽 단부측으로부터 다른쪽 단부측에 이르는 소정의 전류 경로를 형성하도록 전기적으로 접속한 것이다.
또한, 청구항 8에 관한 반도체 장치는, 제 1 방향을 따라서 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는 내부에, 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고, 상기 제 1 배선을, 상기 제 2 배선과 접속된 단부를 제외한 본체의 일부를 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 협(狹)배선폭 부분을 갖는 구조로 한 것이다.
또한, 청구항 9에 관한 반도체 장치는, 청구항 8에 기재된 반도체 장치에 있어서, 상기 협배선폭 부분을, 상기 제 1 배선의 본체를 그 배선 경로에 있어서의 소정 위치에서 그 양측에서 절결하여 형성한 것이다.
또한, 청구항 10에 관한 반도체 장치는, 청구항 9에 기재된 반도체 장치에 있어서, 상기 협배선폭 부분의 측변을, 상기 제 1 방향과 수직인 방향 이외의 방향과 평행하게 한 것이다.
또한, 청구항 11에 관한 반도체 장치는, 청구항 8에 기재된 반도체 장치에 있어서, 상기 제 1 배선의 본체를, 상기 본체를 그 한쪽의 측변쪽에서 절결하여 형성한 제 1 협배선폭 부분과, 상기 본체를 그 다른쪽의 측변쪽에서 절결하여 형성한 제 2 협배선폭 부분을 각각 적어도 1개 갖는 구조로 한 것이다.
또한, 청구항 12에 관한 반도체 장치는, 청구항 11에 기재된 반도체 장치에 있어서, 상기 제 1, 제 2 협배선폭 부분의 배선폭을, 상기 제 1 배선의 본체에 있어서의 상기 협배선폭 부분 이외의 부분의 배선폭의 1/2보다 작게 하여, 상기 제 1 배선의 중심선에 따른 전류 경로가 상기 제 1, 제 2 협배선폭 부분의 절결에 의해 분단되도록 한 것이다.
또한, 청구항 13에 관한 반도체 장치는, 청구항 11에 기재된 반도체 장치에 있어서, 상기 제 1, 제 2 협배선폭 부분에 있어서의, 절결이 위치하는 쪽의 측변을, 상기 제 1 방향과 수직인 방향 이외의 방향과 평행하게 한 것이다.
또한, 청구항 14에 관한 반도체 장치는, 제 1 방향을 따라서 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고, 상기 제 1 배선을, 상기 제 2 배선과 접속된 단부를 제외한 본체에 형성된 관통 개구를 갖는 구조로 한 것이다.
또한, 청구항 15에 관한 반도체 장치는, 청구항 14에 기재된 반도체 장치에 있어서, 상기 관통 개구의 평면 형상을, 상기 제 1 방향에 있어서의 치수가, 상기 제 1 방향과 수직인 제 2 방향에 있어서의 치수보다 짧은 직사각형 형상으로 한 것이다.
또한, 청구항 16에 관한 반도체 장치는, 청구항 1 내지 15중 어느 하나의 반도체 장치에 있어서, 상기 제 1 배선을, 백금, 이리듐, 티탄, 혹은 텅스텐으로 구성하고, 상기 제 1 배선의 표면에는, 강유전체 재료로 이루어지는 절연성층을 형성한 것이다.
또한, 청구항 17에 관한 반도체 장치는, 트랜지스터 및 강유전체 캐패시터로 이루어지는 메모리 셀을 복수개 갖는 강유전체 메모리 장치에 있어서, 상기 강유전체 캐패시터를, 내부에 응력이 발생하고 있는 제 1 전극과, 이것과 대향하여 위치하는 제 2 전극과, 상기 제 1 및 제 2 전극 사이에 위치하는 강유전체층으로 구성하고, 상기 제 1 전극을, 그 일부에 형성된 절곡부를 갖는 구조로 한 것이다.
또한, 청구항 18에 관한 반도체 장치는, 트랜지스터 및 강유전체 캐패시터로 이루어지는 메모리 셀을 복수개 갖는 강유전체 메모리 장치에 있어서, 상기 강유전체 캐패시터를. 제 1 방향을 따라 연장되고, 내부에 응력이 발생하고 있는 제 1 전극과, 이것과 대향하여 위치하는 제 2 전극과, 상기 제 1 및 제 2 전극 사이에 위치하는 강유전체층으로 구성하고, 상기 제 1 전극을, 그 전체가 복수의 전극 부분으로 분할되어, 상기 각각의 전극 부분이, 상기 제 1 전극의 한쪽 단부측으로부터 다른쪽 단부측에 이르는 소정의 전류 경로를 형성하도록 전기적으로 접속된 구조로 한 것이다.
또한, 청구항 19에 관한 반도체 장치는, 청구항 17에 기재된 반도체 장치에 있어서, 상기 제 1 전극의, 양단부를 제외한 본체를, 지그재그의 평면 형상을 이루도록, 여러 곳에서 절곡된 구조로 한 것이다.
또한, 청구항 20에 관한 반도체 장치는, 청구항 19에 기재된 반도체 장치에 있어서, 각각 복수의 메모리 셀로 이루어지는 제 1, 제 2 메모리 셀군과, 상기 제 1, 제 2 메모리 셀군에 대응하는 제 1, 제 2 비트선군과, 상기 제 1, 제 2 메모리 셀군에 대응하여 마련되고, 대응하는 메모리 셀군의 메모리 셀을 구성하는 트랜지스터를 개폐 제어하기 위한 복수의 워드선으로 이루어지는 제 1, 제 2 워드선군과, 상기 제 1, 제 2 비트선군에 있어서의 각 비트선에 접속되어, 상기 비트선상의 기억 데이터를 감지하는 센스 앰프를 구비하고, 상기 각 메모리 셀을 구성하는 강유전체 캐패시터의 제 1 전극을, 상기 전극에 소정의 구동 전압을 인가하기 위한 셀 플레이트선에 접속하고, 상기 제 1 메모리 셀군의 메모리 셀을 구성하는 강유전체 캐패시터의 제 2 전극을, 상기 제 1 메모리 셀군의 트랜지스터를 거쳐서 상기 제 1 비트선군의 대응하는 비트선에 접속하며, 상기 제 2 메모리 셀군의 메모리 셀을 구성하는 강유전체 캐패시터의 제 2 전극을, 상기 제 2 메모리 셀군의 트랜지스터를 거쳐서 상기 제 2 비트선군의 대응하는 비트선에 접속하고, 상기 제 1 워드선군의 1개의 워드선과, 제 2 워드선군의 1개의 워드선을 동시에 선택하여, 상기 양 비트선군의 대응하는 비트선에 상보 데이터를 판독하도록 구성한 것이다.
본 발명은 반도체 장치에 관한 것으로, 특히 그 구성 부재의 내부에서 생기는 열응력에 의한 성능 열화나 신뢰성 저하를 억제하기 위한 구성에 관한 것이다.
도 1a는, 본 발명의 실시예 1에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 1b는 그 단면도이다.
도 2a는, 본 발명의 실시예 2에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 2b는 그 단면도이다.
도 3은, 본 발명의 실시예 3에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도이다.
도 4는, 본 발명의 실시예 4에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도이다.
도 5a는, 본 발명의 실시예 5에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 5b는 실시예 5의 변형예에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도이다.
도 6은, 본 발명의 실시예 6에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도이다.
도 7a는, 본 발명의 실시예 7에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 7b는 실시예 7의 변형예에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도이다.
도 8a는, 본 발명의 실시예 8에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 8b는 실시예 8의 변형예 1에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 8c는 실시예 8의 변형예 2에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도이다.
도 9a는, 본 발명의 실시예 9에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 9b는 실시예 9의 변형예에 의한 반도체 장치에 있어서의 배선 구조를 도시하는 평면도이다.
도 10은, 본 발명의 실시예 10에 의한 강유전체 메모리 장치에 있어서의 메모리 셀 어레이를 도시하는 평면도이다.
도 11(a)는, 도 10에 있어서의 XIa - XIa선 부분을 도시하는 단면도, 도 11(b)는, 도 10에 있어서의 XIb - XIb선 부분을 도시하는 단면도, 도 11(c)는 도 10에 있어서의 XIc - XIc선 부분을 도시하는 단면도이다.
도 12a는, 본 발명의 실시예 10에 의한 강유전체 메모리 장치의 동작을 설명하기 위한 도면이고, 도 12b는, 상기 실시예 10의 변형예에 의한 강유전체 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13a는, 종래의 반도체 장치에 있어서의 배선 구조를 도시하는 평면도, 도 13b는 그 단면도이다.
도 14는, 종래의 강유전체 메모리 장치에 있어서의 메모리 셀 어레이를 도시하는 평면도이다.
도 15(a)는, 도 14에 있어서 XVa - XVa선 부분을 도시하는 단면도, 도 15(b)는 도 14에 있어서 XVb - XVb선 부분을 도시하는 단면도, 도 15(c)는 도 14에 있어서의 XVc - XVc선 부분을 도시하는 단면도이다.
발명을 실시하기 위한 최선의 형태
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 반도체 장치를 설명하기 위한 도면으로서, 도 1a는 상기 반도체 장치에 있어서의 배선 구조를 나타내는 평면도, 도 1b는 해당 도 1a에 있어서의 Ib - Ib선의 단면도이다.
도면에 있어서, (10)은 본 실시예 1의 반도체 장치에 있어서의 배선 구조이다. 이 배선 구조(10)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향 D1과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(11)과, 상기 하층 배선(11)에 전기적으로 접속되고, 상기 하층 배선(11)의 열응력의 영향을 받는 상층 배선(제 2 배선)(12a, 12b)을 구비하고 있다.
여기서, 상기 하층 배선(11)은, 실리콘 기판(5)상에 하지 절연막(6)을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 상기 상층 배선(12a, 12b)은, 상기 백금층상에 층간 절연막(7)을 거쳐서 형성된 알루미늄층을 패터닝하여 이루어지는 것이다. 또한, 상기 상층 배선(12a, 12b)은, 그 단부(12a1, 12b1)를, 상기 단부 이외의 본체(12a2, 12b2)에 대하여 수직으로 절곡된 구조로 되어 있다. 상기 본체(12a2, 12b2)는 상기 제 1 방향 D1을 따라 연장되는 하층 배선(11)과 평행하게 위치하고, 상기 절곡된 단부(12a1. 12b1)는, 상기 제 1 방향 D1과 수직인 제 2 방향 D2과 평행하게 위치하고 있다.
그리고, 상기 상층 배선(12a)의 단부(12a1)는, 상기 하층 배선(11)의 한쪽 단부(11a)상에 위치하여, 상기 층간 절연막(7)에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(11)의 한쪽 단부(11a)와 접속되어 있다. 또한 상기 상층 배선(12b)의 단부(12b1)는, 상기 하층 배선(11)의 다른쪽 단부(11b)상에 위치하여, 상기 층간 절연막(7)에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(11)의 다른쪽 단부(11b)와 접속되어 있다. 또, 도 1a에서는, 하지 절연막(6) 및 층간 절연막(7)은 생략하고 있다.
이러한 구성의 실시예 1에서는, 상기 상층 배선(12a, 12b)의, 하층 배선(11)과 접속되는 단부(12a1, 12b1)를, 상기 하층 배선(11)이 연장되는 제 1 방향 D1에 대하여 수직인 제 2 방향 D2와 평행하게 되도록 절곡되어 있기 때문에, 상기 하층 배선(11)에 의해 발생하는 상기 제 1 방향 D1의 인장 응력에 의해 상기 제 2 배선의 단부(12a1, 12b1)가 변형하여, 상기 응력이 완화되게 된다. 이 때문에, 상기 열응력에 의해 하층 배선(11)과 상층 배선(12a, 12b)과의 접속 부분이나 상층 배선(12a, 12b)의 일부가 단선하는 것을 억제할 수 있어, 반도체 장치에 있어서의 신뢰성을 향상시킬 수 있다.
또, 상기 실시예 1에서는, 하층 배선(11)으로서, 기판 표면의 절연막상에 형성한 백금층을 패터닝하여 이루어지는 것을 나타내었으나, 하층 배선(11)의 일부가 강유전체 캐패시터 등의 하부 전극을 구성하는 경우에는, 하층 배선(11)은, 기판 표면의 절연막상에 순차적으로 형성한 백금층 및 강유전체층을 패터닝하여 이루어지는 것이라도 좋다. 즉, 하층 배선(11)을, 이것을 구성하는 백금층의 표면에, 상층 배선(12a, 12b)과의 접속 부분을 제외하고 강유전체층을 형성한 구조로 해도 좋다.
또한, 본 실시예 1에서는, 반도체 장치의 다층 배선 구조로서, 도 1에 도시하는 배선 구조(10)를 도시하였으나, 본 실시예 1의 반도체 장치는, 상기 배선 구조(10) 이외에, 도 12에 도시하는 종래의 배선 구조(250)를 갖는 것이라도 좋다. 예컨대, 본 실시예 1의 반도체 장치에 있어서도, 하층 배선의 길이가 짧은 등, 상기 하층 배선에 접속되는 다른 배선에 미치는 하층 배선의 열응력의 영향이 작은 부분에서는, 다층 배선 구조로 하여 종래의 배선 구조(250)를 이용할 수 있다.
(실시예 2)
도 2는 본 발명의 실시예 2에 의한 반도체 장치를 설명하기 위한 도면으로서, 도 2a는 해당 반도체 장치에 있어서의 배선 구조를 나타내는 평면도, 도 2b는 상기도 2a에 있어서의 IIb - IIb선의 단면도이다.
도면에 있어서, (20)은 본 실시예 2의 반도체 장치에 있어서의 배선 구조이다. 이 배선 구조(20)는, 상기 실시예 1과 같이 제 1 방향 D1을 따라 연장되고 내부에 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(11)과, 상기 하층 배선(11)에 전기적으로 접속되고, 상기 하층 배선(11)의 열응력의 영향을 받는 상층 배선(제 2 배선)(22a, 22b)을 구비하고 있다.
여기서, 상기 상층 배선(22a, 22b)은, 상기 하층 배선(11)을 구성하는 백금층상에 층간 절연막(7)을 거쳐서 형성된 알루미늄층을 패터닝하여 이루어지는 것이다. 또한, 상기 상층 배선(22a)은, 그 단부(22a1)를, 상기 단부 이외의 본체(22a2)에 대하여 수직으로 절곡된 구조로 되어 있다. 상기 본체(22a2)는 상기 제 1 방향 D1와 수직인 제 2 방향 D2에 평행하게 위치하고, 상기 절곡된 단부(22a1)는, 상기 제 1 방향 D1와 평행하게, 또한 상기 하부 배선(11)의 내측을 향해 연장되고 있다. 그리고, 이 단부(22a1)는, 상기 하층 배선(11)의 한쪽 단부(11a)상에 위치하여, 상기 층간 절연막(7)에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(11)의 한쪽 단부(11a)와 접속되어 있다.
또한, 상기 상층 배선(22b)는, 그 단부(22b1)를, 상기 단부 이외의 본체(22b2)에 대하여 되집어 꺽은 구조로 되어 있고, 상기 본체(22b2)는 상기 제 1 방향 D1과 평행하게 위치하고 있다. 또한 상기 되집어 꺽은 단부(22b1)는, 상기 제 1 방향 D1과 평행한 선단부(22b11)와, 제 1 방향 D1에 수직인 제 2 방향 D2와 평행한 부분(22b12)으로 이루어진다. 상기 부분(22b11)은, 상기 하층 배선(11)의 다른쪽 단부(11b)상에 위치하여, 상기 층간 절연막(7)에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(11)의 다른쪽 단부(11b)와 접속되어 있다. 또, 도 2a에서는, 하지 절연막(6) 및 층간 절연막(7)은 생략하고 있다.
이러한 구성의 실시예 2에서는, 상기 상층 배선(22a, 22b)의, 하층 배선(11)과 접속되는 단부(22a1), 선단부(22b11)를, 상기 하층 배선(11)에 따라, 하층 배선의 내측을 향하여 연장되도록 배치하였기 때문에, 상기 상층 배선(22a)에서의 단부(22a1)에 이어지는 본체(22a2), 및 상층 배선(22b)에서의 선단부(22b11)에 이어지는 부분(22b12)이 상기 하층 배선(11)이 연장하는 제 1 방향 D1에 대하여 소정 각도를 이루는 것으로 된다. 이에 따라 상기 상층 배선(22a)의 본체(22a2), 상층 배선(22b)의 일부분(22b12)이 상기 하층 배선(11)에 의해 발생하는 상기 제 1 방향 D1의 인장 응력에 의해 변형하여, 상기 응력이 완화되게 된다. 이 결과, 상기 응력에 의해 상기 하층 배선(11)과 상층 배선(22a, 22b)과의 접속 부분 등이 단선하는 것을 억제할 수 있어, 반도체 장치에 있어서의 신뢰성을 향상시킬 수 있다.
또, 본 실시예 2에서는, 반도체 장치의 다층 배선 구조로서, 도 2에 도시하는 배선 구조(20)를 도시하였지만, 본 실시예 2의 반도체 장치는, 상기 배선 구조(20) 이외에, 도 1에 도시하는 배선 구조(10) 및 도 12에 도시하는 종래의 배선 구조(250)중 소요(所要)의 것을 갖는 것이라도 좋다.
또한, 상기 실시예 1, 2에서는, 하층 배선(11)에 발생하는 열응력을, 이것에 이어지는 상층 배선에 의해 완화하도록 하고 있으나, 하층 배선에 발생하는 열응력을, 상기 배선 내부에서 완화하도록 해도 좋고, 이하, 이러한 구성의 배선 구조를 실시예 3으로서 설명한다.
(실시예 3)
도 3은 본 발명의 실시예 3에 의한 반도체 장치를 설명하기 위한 평면도로서, 해당 반도체 장치에 있어서의 배선 구조를 도시하고 있다.
도면에 있어서, (30)은 본 실시예 3의 반도체 장치에 있어서의 배선 구조이고, 그 단면 구조는 종래의 반도체 장치의 배선 구조(250)에 있어서의 것과 마찬가지이다. 이 배선 구조(30)는, 내부에 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(31)과, 상기 하층 배선(31)에 전기적으로 접속되고, 상기 하층 배선(31)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다.
여기에서, 상기 하층 배선(31)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 그 한쪽 단부(31a)가, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 상층 배선(2a)의 단부(2a1)에 접속되고, 그의 다른쪽의 단부(31b)가, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 상층 배선(2b)의 단부(2b1)에 접속되어 있다.
그리고, 상기 하층 배선(31)은, 상기 양 콘택트 홀(7a, 7b) 사이의 중간 부위에 2개의 절곡부(32a, 32b)를 갖고 있다. 즉, 상기 하층 배선(31)은, 그 한쪽 단부(31a)에서 상기 제 1 방향 D1에 따라 배선 중앙부까지 연장되는 제 1 횡변부(31c)와, 그의 다른쪽 단부(31b)로부터 상기 제 1 방향 D1에 따라 배선 중앙부까지 연장되는, 상기 제 1 횡변부(31c)와 평행한 제 2 횡변부(31d)와, 상기 하층 배선(31)의 중앙에 위치하여 상기 양 횡변부(31c, 31d)와 이어지는, 상기 제 1 방향 D1과 수직인 제 2 방향 D2에 평행한 종변부(31e)로 이루어진다. 상기 종변부(31e)와 상기 제 1 횡변부(31c)와의 접속 부분, 및 상기 종변부(31e)와 상기 제 2 횡변부(31d)의 접속 부분이, 각각 상기 절곡부(32a, 32b)로 되어 있다. 그 밖의 구성은, 종래의 배선 구조(250)와 동일하게 되어 있다.
이러한 구성의 본 발명의 실시예 3에서는, 인장 응력이 생기고 있는 하층 배선(31)이, 그 중앙에 2개의 절곡부(32a, 32b)를 갖는 구조로 되어 있기 때문에, 상기 하층 배선(31)의 길이 방향 D1에 발생하고 있는 인장 응력에 의해 상기 절곡부가 변형하게 된다. 이에 따라 상기 인장 응력이 완화되어, 상기 응력에 의해 하층 배선(31)과 상층 배선(2a, 2b)과의 접속 부분이나 상층 배선의 일부 등이 단선하는 것을 억제할 수 있어, 반도체 장치에 있어서의 신뢰성을 향상시킬 수 있다.
또, 본 실시예 3에서는, 반도체 장치의 다층 배선 구조로서, 도 3에 도시하는 배선 구조(30)를 도시하였지만, 본 실시예 3의 반도체 장치는, 상기 배선 구조(30) 이외에, 도 1에 도시하는 배선 구조(10), 도 2에 도시하는 배선 구조(20), 및 도 12에 도시하는 종래의 배선 구조(250)중 소요의 것을 갖는 것이라도 좋다.
(실시예 4)
도 4는 본 발명의 실시예 4에 의한 반도체 장치를 설명하기 위한 평면도로서, 해당 반도체 장치에 있어서의 배선 구조를 도시하고 있다.
이 실시예 4의 배선 구조는, 하층 배선(제 1 배선)의 내부에서 생기는 인장 응력을, 상기 하층 배선의 절곡부에 의해 완화하고, 또한 상기 인장 응력(열응력)이 인가되는 상층 배선(제 2 배선)의 인출 방향에 의해, 상기 상층 배선에 미치는 상기 응력의 영향을 완화하도록 하고 있어, 원리적으로는 상기 실시예 1의 배선 구조(10)와 실시예 2의 배선 구조(20)를 조합한 것이라 할 수 있다.
이하, 도 4를 이용하여 간단히 설명하면, 도면중에서, (40)은 본 실시예 4의 반도체 장치에 있어서의 배선 구조이고, 도 1, 도 3과 동일 부호는 상기 실시예 1, 3에 있어서의 것과 동일한 것을 나타내고 있다.
이 배선 구조(40)는, 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(41)과, 상기 하층 배선(41)에 전기적으로 접속되고, 상기 하층 배선(41)의 열응력의 영향을 받는 상층 배선(제 2 배선)(12a, 2b)을 구비하고 있다. 여기에서, 상기 하층 배선(41)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 상기 상층 배선(12a, 2b)은, 상기 백금층상에 층간 절연막을 거쳐서 형성한 알루미늄층을 패터닝하여 이루어지는 것이다. 또한, 상기 상층 배선(12a)는, 그 단부(12a1)를, 상기 단부 이외의 본체(12a2)에 대하여 수직으로 절곡된 구조로 되어 있다.
그리고, 상기 상층 배선(12a)의 단부(12a1)는, 상기 하층 배선(41)의 한쪽 단부(41a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(41a)의 단부(41a)에 접속되어 있고, 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(41)의 다른쪽 단부(41b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(41)의 단부(41b)에 접속되어 있다.
또한, 상기 하층 배선(41)은, 상기 양 콘택트 홀(7b)의 근방 부위에 1개의 절곡부(42a)를 갖고 있다. 즉, 상기 하층 배선(41)은, 그 한쪽 단부(41a)에서 상기 제 1 방향 D1에 따라 다른쪽 단부(41b)의 근방까지 연장되는 횡변부(41c)와, 상기 다른쪽 단부(41b)에서 상기 제 1 방향 D1과 수직인 제 2 방향 D2을 따라 연장되어, 상기 횡변부(41c)와 이어지는 종변부(41d)를 갖는다. 상기 종변부(41d)와 상기 횡변부(41c)의 접속 부분이 상기 절곡부(42a)로 되어 있다.
이러한 구성의 실시예 4에서는, 상기 상층 배선(12a)에 인가되는 인장 응력이 상기 배선(12a)의 절곡부(12a1)의 변형에 의해 완화되고, 또한 상기 상층 배선(2b)에 인가되는 인장 응력은, 하층 배선(41)의 절곡부(42a)의 변형에 의해 완화되게 된다. 이에 따라 상기 각 실시예와 같이 상기 하층 배선(41)에 생기는 인장 응력에 의해 상층 배선(12a, 2b)과 하층 배선(41)과의 접속 부분이나 상기 상층 배선의 일부 등이 단선하는 것을 억제할 수 있어, 반도체 장치에 있어서의 신뢰성을 향상시킬 수 있다.
또, 상기 실시예 4에서는, 하층 배선(41)으로서 절곡부를 1개 갖는 것을 나타내었으나, 하층 배선은 2개소에 절곡부를 갖는 것이라도 좋다.
또한 상기 실시예 4에서는, 실시예 1에 있어서의 상층 배선의 구조와, 실시예 3에 있어서의 하층 배선의 구조를 조합한 것을 나타내었지만, 실시예 1에 있어서의 하층 배선의 구조와, 실시예 2의 상층 배선의 구조를 조합하여, 하층 배선의 응력을 완화하는 배선 구조를 실현하더라도 좋다.
또한, 본 실시예 4에서는, 반도체 장치의 다층 배선 구조로서, 도 4에 도시하는 배선 구조(40)를 나타내었지만, 본 실시예 4의 반도체 장치는, 상기 배선 구조(40) 이외에, 도 1에 도시하는 배선 구조(10), 도 2에 도시하는 배선 구조(20), 도 3에 도시하는 배선 구조(30), 및 도 12에 도시하는 종래의 배선 구조(250)중 소요의 것을 갖는 것이라도 좋다.
(실시예 5)
도 5는 본 발명의 실시예 5에 의한 반도체 장치를 설명하기 위한 평면도로서, 해당 반도체 장치에 있어서의 배선 구조를 나타내고 있다.
이 도 5에 도시하는 배선 구조는, 실시예 3의 배선 구조(30)를 발전시킨 것으로, 상기 하층 배선(31)을 그 6개소에 절곡부를 갖는 구조로 하고, 이에 따라 하층 배선에서 생기는 인장 응력으로부터 효과적으로 완화하도록 한 것이다. 또, 이 구성의 하층 배선에서는, 상기 제 1 방향 D1에 있어서의 콘택트 홀(7a, 7b) 사이의 거리를 일정하게 한 경우에는, 상기 각 실시예에 있어서의 하층 배선에 비해 배선 길이가 길게 된다.
이하, 도 5를 이용하여 간단히 설명하면, 도면중에서, (50)은 본 실시예 5의 반도체 장치에 있어서의 배선 구조이고, 그 단면 구조는 종래의 반도체 장치의 배선 구조(250)에 있어서의 것과 마찬가지이다.
이 배선 구조(50)는, 내부에 인장 응력이 발생하고 있는 하층 배선(제 1 배선)(51)과, 상기 하층 배선(51)에 전기적으로 접속되고, 상기 하층 배선(51)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(51)의 한쪽 단부(51a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(51)의 단부(51a)에 접속되어 있고, 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(51)의 다른쪽 단부(51b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(51)의 단부(51b)에 접속되어 있다.
여기서, 상기 하층 배선(51)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 상기 양 콘택트 홀(7a, 7b) 사이의 부위에 6개의 절곡부(52a∼52f)를 갖고 있다. 즉, 상기 하층 배선(51)의, 양단부(51a, 51b)를 제외한 본체(51c)는, 제 1 방향 D1와 평행한 제 1∼제 4 횡변부(51c11∼5 1c14)와, 제 1 방향과 수직인 제 2 방향 D2와 평행한 제 1∼제 3 종변부(51c21∼5 1c23)로 이루어져, 상기 각 종변부와 종변부가 교대로 이어진 구조로 되어 있다. 그리고 인접하는 종변부와 횡변부의 접속부가, 각각 상기 절곡부(52a∼52f)로 되어 있고, 결국 상기 하층 배선(51)은 전체적으로 평면 형상이 지그재그 형상으로 되어 있다.
또한, 이 하층 배선(51)의, 상기 양 콘택트 홀(7a, 7b) 사이의 길이 L51과 지그 재그 형상의 진폭 W51과의 비율(L51/W50)은 2로 하고 있다. 이것은, 실험 결과로부터 상기 비율(L51/W51)이 L51/W51≤10의 관계를 만족하는 조건에서는, 응력 완화의 효과가 현저하게 되는 것이 확인되어 있기 때문이다.
이러한 구성의 실시예 5에서는, 하층 배선(51)에는, 실시예 3의 하층 배선(31)에 비해 보다 많은 절곡부(52a∼52f)가 형성되어 있기 때문에, 하층 배선에 있어서의 가로 방향의 인장 응력이 상기 6개의 절곡부의 변형에 의해 완화되게 되어, 상기 실시예 3에 비해, 상기 응력의 완화를 보다 충분히 실행할 수 있다.
또, 상기 실시예 5에 있어서의 지그재그의 하층 배선(51)의 구조를, 실시예 1 혹은 실시예 2에 있어서의 상층 배선의 구조와 조합하는 것도 가능하고, 이 경우, 상층 배선에 있어서의 인장 응력에 의한 단선 등의 발생을 보다 효과적으로 억제할 수 있다.
또한, 하층 배선(51)의 본체(51c)의 지그재그 형상은, 도 5a에 도시하는 바와 같이 횡변부가 제 1 방향에, 종변부가 제 2 방향에 평행인 형상으로 한정되지 않는다.
도 5b는 본 실시예 5의 변형예에 의한 배선 구조를 나타내고 있고, 이 변형예의 배선 구조에서는, 하층 배선은, 상기 실시예 5의 하층 배선(51)의 종변부(51c21∼51c23) 대신에, 제 1 및 제 2 방향 사이의 방향에 평행한 복수의 사변부를 갖고 있다.
도 5b에 있어서, (55)는 실시예 5의 변형예에 의한 반도체 장치의 배선 구조이고, 도 5a와 동일 부호는 상기 실시예 5에 있어서의 것과 동일한 것을 나타내고 있다.
이 배선 구조(55)는, 제 1 방향 D1을 따라 연장되고, 내부에 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(56)과, 상기 하층 배선(56)에 전기적으로 접속되고, 상기 하층 배선(56)의 열응력의 영향을 받는 상층 배선(제 2 배선) (2a, 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(56)의 한쪽 단부(56a)상에 위치하여, 층간 절연막에 형성한 콘택트홀(7a)을 거쳐서 상기 하층 배선(56)의 단부(56a)에 접속되어 있고, 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(56)의 다른쪽 단부(56b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(56)의 단부(56b)에 접속되어 있다.
여기에서, 상기 하층 배선(56)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것으로, 상기 양 콘택트 홀(7a, 7b) 사이의 부위에 8개의 절곡부(57a∼57h)를 갖고 있다. 즉, 상기 하층 배선(56)의 본체(56c)는, 제 1 방향 D1과 평행한 제 1∼제 5 횡변부(56c11∼56c15)와, 제 1 방향 D1에 대하여 약 +45°을 이루는 방향에 평행한 제 2, 제 3 종변부(56c22, 56c23)와, 제 1 방향 D1에 대하여 약 -45°을 이루는 방향에 평행한 제 1, 제 4 종변부(56c21, 56c24)로 이루어져, 상기 각 횡변부와 사변부가 교대로 이어진 구조로 되어 있다. 그리고 인접하는 횡변부와 사변부의 접속부가, 각각 상기 절곡부(57a∼57h)로 되어 있고, 결국 상기 하층 배선(56)은 전체적으로 평면 형상이 지그재그 형상으로 되어 있다.
이러한 구성의 실시예 5의 변형예에서는, 지그재그의 평면 형상을 갖는 하층 배선(56)을, 제 1 방향 D1에 평행한 횡변부와, 제 1 방향에 대하여 45°의 각도를 이루는 사변부를 교대로 배열하여 구성하고 있기 때문에, 지그재그의 평면 형상을 갖는 하층 배선(56)의, 상기 제 1 방향 D1과 수직인 제 2 방향 D2에 있어서의 치수를 작게 하여, 상기 하층 배선(56)의 기판상에서 차지하는 면적을, 상기 실시예 5의 것에 비해 작게 할 수 있다.
또, 본 실시예 5에서는, 반도체 장치의 다층 배선 구조로서, 도 5a에 도시하는 배선 구조(50), 및 그 변형예로서의 배선 구조(55)(도 5b 참조)를 도시하였지만, 본 실시예 5 및 그 변형예에 의한 반도체 장치는, 상기 배선 구조(50나 55) 이외에, 상기 각 실시예 1∼4에 도시하는 배선 구조(10, 20, 30, 40), 및 도 12에 도시하는 종래의 배선 구조(250)중 소요의 것을 갖는 것이라도 좋다. 또한 본 실시예 5의 변형에서는, 상기 배선 구조(50 및 55)의 양쪽을 갖는 것도 생각할 수 있다.
(실시예 6)
도 6은 본 발명의 실시예 6에 의한 반도체 장치를 설명하기 위한 평면도이고, 해당 반도체 장치에 있어서의 배선 구조를 나타내고 있다.
이 도 6에 도시하는 배선 구조는, 하층 배선을 복수의 배선 부분으로 분할하여, 각각의 배선 부분 끼리를 다른 배선에 의해 접속한 것으로, 상기 하층 배선에서 발생하는 인장 응력을 분산시켜 완화하는 것이다. 여기에서, 기본적으로 하층 배선의 길이와 그 인장 응력은 비례 관계에 있어, 그 응력에 있어서 허용할 수 있는 범위에서 하층 배선의 분할한 배선 부분의 길이를 결정할 필요가 있다.
이하 도 6을 이용하여 간단히 설명하면, 도면중에서, (60)은 본 실시예 6의 반도체 장치에 있어서의 배선 구조이고, 그 단면 구조는 종래의 반도체 장치의 배선 구조(250)에 있어서의 것과 마찬가지이다.
이 배선 구조(60)는, 제 1 방향 D1의 방향을 따라서 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(61)과, 상기 하층 배선(61)에 전기적으로 접속되고, 상기 하층 배선(61)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다.
여기에서, 상기 하층 배선(61)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 전체가 2개의 배선 부분, 즉 제 1, 제 2 배선 부분(61a, 61b)으로 분할되고, 또한 이들이 접속 배선(2c)에 의해 전기적으로 접속된 구조로 되어 있다.
또한 상기 상층 배선(2a, 2b), 및 접속 배선(2c)은, 상기 백금층상에 층간 절연막을 거쳐서 형성된 알루미늄층을 패터닝하여 이루어지는 것이고, 상기 상층 배선(2a)의 단부(2a1)는, 상기 제 1 배선 부분(61a)의 한쪽 단부(61a1)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 한쪽 단부(61a1)에 접속되어 있고, 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 제 2 배선 부분(61b)의 다른쪽 단부(61b2)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 다른쪽 단부(61b2)에 접속되어 있다. 상기 상층 배선(2a)은 상기 콘택트 홀(7a)로부터 제 1 방향 D1과는 역방향으로 이것을 따라 연장되고, 상기 상층 배선(2b)은 상기 콘택트 홀(7b)로부터 제 1 방향 D1에 이것을 따라 연장되고 있다.
또한, 상기 상층 배선(2c)의 한쪽 단부(2c1)는, 상기 제 1 배선 부분(61a)의 다른쪽 단부(61a2)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7c)을 거쳐서 상기 다른쪽 단부(61a2)에 접속되어 있고, 또한, 상기 상층 배선(2c)의 단부(2c2)는, 상기 제 2 배선 부분(61b)의 한쪽 단부(61b1)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7d)을 거쳐서 상기 한쪽 단부(61b1)에 접속되어 있다.
이러한 구성의 실시예 6에서는, 열응력이나 발생하고 있는 하층 배선(61)을, 전체를 2개의 배선 부분(61a, 61b)으로 분할한 구조로 하였기 때문에, 상기 하층 배선(61)에 있어서의 열응력을 분산시켜, 상층 배선(2a, 2b)에 미치는 열응력을 작게 할 수 있다.
또한, 제 1, 제 2 배선 부분의 배선 길이 L61과 배선폭 W61의 비(L61/W61)가, L61/W61≤20를 충족할 때, 응력 완화의 효과가 현저한 것으로 되는 것이 실험 등으로부터 분명하게 되어 있고, 상기 각 배선 부분을 이러한 치수 비율로 설정함으로써, 하층 배선에 있어서의 열응력을 효과적으로 완화시킬 수 있다. 또한, 상기 각 배선 부분의 평면 형상을 도 5에 도시하는 바와 같은 지그재그의 평면 형상으로 함으로써, 상기 배선 길이와 배선폭의 비율(L61/W61)을 크게 할 수 있다.
또한, 본 실시예 6에서는, 하층 배선(61) 및 상층 배선(2a, 2b)에 구부러진 부분을 형성할 필요가 없고, 이 때문에 상기 배선 구조(60)는, 기판상의 좁은 영역에서도 실현할 수 있어, 상기 각 실시예에 비교하면, 기판상에서의 점유 면적을 작게 할 수 있다.
또한, 이 실시예 6에 있어서의 하층 배선의 구조를, 실시예 1, 2의 상층 배선의 구조, 혹은 실시예 3, 5의 하층 배선의 구조와 조합하는 것도 가능하다.
또, 상기 실시예 6에서는, 상기 상층 배선(2a, 2b) 및 접속 배선(2c)이, 층간 절연막에 형성한 동일한 알루미늄층을 패터닝하여 이루어지는 것인 경우에 대하여 도시하였지만, 상기 상층 배선(2a, 2b)과 상기 접속 배선(2c)은, 상이한 층의 알루미늄층을 패터닝하여 형성한 것이라도 좋다.
또한, 본 실시예 6에서는, 반도체 장치의 다층 배선 구조로서 도 6에 도시하는 배선 구조(60)를 도시하였으나, 본 실시예 6의 반도체 장치는, 상기 배선 구조(60) 이외에, 상기 각 실시예 1∼5에 도시하는 배선 구조(10, 20, 30, 40, 50, 55), 및 도 12에 도시하는 종래의 배선 구조(250)중 소요의 것을 갖는 것이라도 좋다.
(실시예 7)
도 7은 본 발명의 실시예 7에 의한 반도체 장치를 설명하기 위한 도면으로서, 도 7a는 실시예 7의 반도체 장치에 있어서의 배선 구조를 도시하고 있다.
도면에 있어서, (70)은 본 실시예 7의 반도체 장치에 있어서의 배선 구조이고, 그 단면 구조는 종래의 배선 구조에 있어서의 것과 마찬가지이다. 이 배선 구조(70)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(71)과, 상기 하층 배선(71)에 전기적으로 접속되고, 상기 하층 배선(71)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(71)의 한쪽 단부(71a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(71)의 단부(71a)에 접속되어 있다. 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(71)의 다른쪽 단부(71b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(71)의 단부(71b)에 접속되어 있다.
여기에서, 상기 하층 배선(71)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 상기 상층 배선(2a, 2b)과 접속된 단부(71a, 71b)를 제외한 본체(71c)의 일부를 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 협배선폭 부분(71c10, 71c20, 71c30, 71c40)을 갖고 있다. 상기 각 협배선폭 부분(71c10∼71c40)은, 상기 하층 배선(71)의 본체(71c)를, 그 배선 경로에 있어서의 소정 위치에서 그 양측으로부터 절결하여 형성한 것이다. 또, (71c11, 71c22, 71c33, 71c44)는 각 협배선폭 부분(71c10∼71c40)에 있어서의 직사각형 형상의 절결부이다.
이러한 구성의 실시예 7에서는, 열응력을 발생하는 하층 배선(71)을, 그 일부에 다른 부분에 비해 배선폭이 좁은 협배선폭 부분(71c10∼71c40)을 갖는 구성으로 하였기 때문에, 상기 하층 배선(71)이 협배선폭 부분에서 신장 변형하기 쉽게 되어, 상기 하층 배선(71)에 발생한 열응력이, 상기 협배선폭 부분의 변형에 의해 충분히 완화되게 된다. 이에 따라, 상기 하층 배선(71)에 생기는 인장 응력에 의해 상층 배선(2a, 2b)이나, 이것과 하층 배선(71)과의 접속 부분 등이 단선하는 것을 억제할 수 있어, 반도체 장치에 있어서의 신뢰성을 향상시킬 수 있다.
또한, 하층 배선의 협배선폭 부분에 있어서의 절결부의 형상은, 도 7a에 도시하는 바와 같은 직사각형 형상으로 한정되는 것이 아니다.
예컨대, 도 7b는 본 실시예 7의 변형예에 의한 배선 구조를 도시하고 있고, 이 배선 구조에서는, 하층 배선의 협배선폭 부분에 있어서의 절결부의 형상은, V 자 형상으로 되어 있다.
즉, 도 7b에 있어서, (75)는 실시예 7의 변형예에 의한 반도체 장치의 배선 구조이고, 도 7a와 동일 부호는 상기 실시예 7의 배선 구조(70)에 있어서의 것과 동일한 것을 도시하고 있다.
이 배선 구조(75)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(76)과, 상기 하층 배선(76)에 전기적으로 접속되고, 상기 하층 배선(76)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(76)의 한쪽 단부(76a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(76)의 한쪽 단부(76a)에 접속되어 있다. 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(76)의 다른쪽 단부(76b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(76)의 단부(76b)에 접속되어 있다.
여기에서, 상기 하층 배선(76)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 상기 상층 배선(2a, 2b)과 접속된 단부(76a, 76b)를 제외한 본체(76c)의 일부를 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 협배선폭 부분(76c10, 76c20, 76c30, 76c40)을 갖고 있다. 상기 각 협배선폭 부분(76c10∼76c40)은, 상기 하층 배선(76)의 본체(76c)를, 그 배선 경로에 있어서의 소정 위치에서 그 양측으로부터 절결하여 형성한 것이다. 또, (76c11, 76c22, 76c33, 76c44)는 각 협배선폭 부분(76c10∼76c40)에 있어서의 V 자형의 절결부이다.
이러한 구성의 실시예 7의 변형예에서는, 협배선폭 부분(76c10∼76c40)의 절결부(76c11∼76c44)의 형상을 V자 형상으로 하고 있기 때문에, 상기 실시예 7의 직사각형 형상의 절결부(71c11∼71c44)에 비교하면, 하층 배선(76)에 있어서의 절결부의 면적을 작게 할 수 있어, 상기 하층 배선(76)상에 캐패시터 등의 소자를 배치하는 경우에는 유리하다.
또, 본 실시예 7에서는, 반도체 장치의 다층 배선 구조로서, 도 7a에 도시하는 배선 구조(70), 및 그 변형예로서의 배선 구조(75)(도 7b 참조)를 도시하였으나, 본 실시예 7 및 그의 변형예에 의한 반도체 장치는, 상기 배선 구조(70나 75) 이외에, 상기 각 실시예 1∼6에 도시하는 배선 구조(10, 20, 30. 40, 50, 55, 60), 및 도 12에 도시하는 종래의 배선 구조(250)중 소요의 것을 갖는 것이라도 좋다. 또한 본 실시예 7의 변형예로서는, 상기 배선 구조(70 및 75)의 양쪽을 갖는 것도 생각할 수 있다.
(실시예 8)
도 8은 본 발명의 실시예 8에 의한 반도체 장치를 설명하기 위한 도면으로서, 도 8a는 실시예 8의 반도체 장치에 있어서의 배선 구조를 도시하고 있다.
도면에 있어서, (80)은 본 실시예 8의 반도체 장치에 있어서의 배선 구조이고, 그 단면 구조는 종래의 배선 구조에 있어서의 것과 마찬가지이다.
이 배선 구조(80)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 인장 응력(열응력)이 생기고 있는 하층 배선(제 1 배선)(81)과, 상기 하층 배선(81)에 전기적으로 접속되고, 상기 하층 배선(81)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다.
여기에서, 상기 하층 배선(81)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이다. 상기 상층 배선(2a, 2b)과 접속된 단부(81a, 81b)를 제외한 본체(81c)는, 상기 본체(81c)를 그 한쪽의 측변쪽으로부터 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 제 1 협배선폭 부분(81c10. 81c30)과, 상기 본체(81c)를 그 다른쪽의 측변쪽으로부터 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 제 2 협배선폭 부분(81c20, 81c40)을 갖고 있다. 상기 제 1 협배선폭 부분(81c10, 81c30)과 제 2 협배선폭 부분(81c20, 81c40)은, 상기 제 1 방향 D1에 따라 교대로 나란하게 있다. 또, (81c11, 81c22, 81c33, 81c44)은 각 협배선폭 부분(81c10∼81c40)에 있어서의 직사각형 형상의 절결부이다.
이러한 구성의 실시예 8에서는, 열응력을 발생하는 하층 배선(81)을, 그 일부에 다른 부분에 비해 배선폭이 좁은 협배선폭 부분(81c10∼81c40)을 갖는 구성으로 하였기 때문에, 상기 하층 배선(81)이 협배선폭 부분에서 신장 변형하기 쉽게 되어, 상기 하층 배선(81)에 발생한 열응력이, 상기 협배선폭 부분의 변형에 의해 충분히 완화되게 된다. 이에 따라, 상기 하층 배선(81)에 생기는 인장 응력에 의해 상층 배선(2a, 2b)이나, 이것과 하층 배선(81)과의 접속 부분 등이 단선하는 것을 억제할 수 있어, 반도체 장치에 있어서의 신뢰성을 향상시킬 수 있다.
또한, 이 실시예 8에서는, 하층 배선(81)의 측변쪽의 절결부(81c11, 81c33)과, 하층 배선(81)의 다른 측변쪽의 절결부(81c22, 81c44)를, 배선 경로를 따라 교대로 배치하고 있기 때문에, 상기 하층 배선(81)은 그 인장 응력에 의해 상기 협배선폭 부분(81c10∼81c40)에 의해 신장 변형함과 동시에, 절결부(81c11∼81c44)가 그 개구가 넓어지도록 만곡 변형하게 된다. 이 때문에 상기 신장 변형과 상기 만곡 변형에 따라서, 하층 배선에 있어서의 인장 응력이 크게 완화되게 된다. 이 결과 이 하층 배선(81)에 접속되는 상층 배선(2a, 2b)이나, 하층 배선과 상층 배선과의 접속부 등에서의 단선의 발생을 크게 저감할 수 있다.
또, 하층 배선의 협배선폭 부분에 있어서의 절결부의 형상은, 도 8a에 도시하는 바와 같은 직사각형 형상으로 한정되는 것이 아니다.
도 8b는 본 실시예 8의 변형예 1에 의한 배선 구조를 나타내고 있고, 이 배선 구조에서는, 하층 배선의 협배선폭 부분에 있어서의 절결부의 형상은, V자 형상으로 되어 있다.
즉, 도 8b에 있어서, (85)는 실시예 8의 변형예 1에 의한 반도체 장치의 배선 구조로서, 도 8a와 동일 부호는 상기 실시예 8의 배선 구조(80)에 있어서의 것과 동일한 것을 나타내고 있다.
이 배선 구조(85)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(86)과, 상기 하층 배선(86)에 전기적으로 접속되고, 상기 하층 배선(86)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(86)의 한쪽 단부(86a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(86)의 한쪽 단부(86a)에 접속되어 있다. 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(86)의 다른쪽 단부(86b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(86)의 단부(86b)에 접속되어 있다.
여기에서, 상기 하층 배선(86)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이다. 이 하층 배선(86)의, 상기 상층 배선(2a, 2b)과 접속된 단부(86a, 86b)를 제외한 본체(86c)는, 상기 본체(86c)를 그 한쪽의 측변쪽으로부터 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 제 1 협배선폭 부분(86c10, 86c30)과, 상기 본체(86c)를 그 다른쪽의 측변쪽으로부터 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 제 2 협배선폭 부분(86c20, 86c40)을 갖고 있다. 상기 제 1 협배선폭 부분(86c10, 86c30)과 제 2 협배선폭 부분(86c20, 86c40)은, 상기 제 1 방향 D1에 따라 교대로 나란하게 있다. 또, (86c11, 86c22, 86c33, 86c44)은 각 협배선폭 부분(86c10∼86c40)에 있어서의 V자 형상의 절결부이다.
이러한 구성의 실시예 8의 변형예에서는, 협배선폭 부분(86c10∼86c40)의 절결부(86c11∼86c44)의 형상을 V자 형상으로 하고 있기 때문에, 상기 실시예 8의 직사각형 형상의 절결부(81c11∼81c44)에 비교하면, 하층 배선(86)에 있어서의 절결부의 면적을 작게 할 수 있어, 상기 하층 배선(86)상에 캐패시터 등의 소자를 배치하는 경우에는 유리하다.
또한, 도 8c는 본 실시예 8의 변형예 2에 의한 배선 구조를 도시하고 있고, 이 배선 구조에서, 하층 배선의 제 1, 제 2 협배선폭 부분에 있어서의 배선폭은, 상기 하층 배선 본체의, 협배선폭 부분 이외의 부분의 배선폭의 1/2 배보다 작게 되어 있다.
즉, 도 8c에 있어서, (87)은 실시예 8의 변형예 2에 의한 반도체 장치의 배선 구조로서, 도 8a와 동일 부호는 상기 실시예 8의 배선 구조(80)에 있어서의 것과 동일한 것을 나타내고 있다.
이 배선 구조(87)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 인장 응력(열응력)이 발생하고 있는 하층 배선(제 1 배선)(88)과, 상기 하층 배선(88)에 전기적으로 접속되고, 상기 하층 배선(88)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(88)의 한쪽 단부(88a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(88)의 한쪽 단부(88a)에 접속되어 있다. 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(88)의 다른쪽 단부(88b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(88)의 단부(88b)에 접속되어 있다.
여기에서, 상기 하층 배선(88)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이다. 이 하층 배선(88)의, 상기 상층 배선(2a, 2b)과 접속된 단부(88a, 88b)를 제외한 본체(88c)는, 상기 본체(88c)를 그 한쪽의 측변부로부터 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 제 1 협배선폭 부분(88c10, 88c30)과, 상기 본체(88c)를 그 다른쪽의 측변쪽으로부터 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 제 2 협배선폭 부분(88c20, 88c40)을 갖고 있다. 상기 제 1 협배선폭 부분(88c10, 88c30)과 제 2 협배선폭 부분(88c20, 88c40)은, 상기 제 1 방향 D1에 따라 교대로 나란하게 있고, 상기 각 협배선폭 부분(88c10∼88c40)에 있어서의 배선폭은, 상기 배선 본체(88c)의, 상기 협배선폭 부분 이외의 부분의 배선폭의 1/2 배보다 작은 치수로 되어 있다. 바꿔 말하면, 상기 하층 배선(88)의 중심선에 따른 전류 경로는, 상기 각 협배선폭 부분(88c10, 88c20, 88c30, 88c40)에 있어서의 직사각형 형상의 절결부(88c11, 88c22, 88c33, 88c44)에 의해 분단되어 있다.
이러한 구성의 실시예 8의 변형예 2에서는, 상기 각 협배선폭 부분(88c10∼88c40)에 있어서의 배선폭을, 상기 배선 본체(88c)의, 상기 협배선폭 부분 이외의 부분의 배선폭의 1/2 배보다 작게 하고 있기 때문에, 절결부를 형성한 협배선폭 부분에서는, 상기 하층 배선의 열응력에 의해 신장 변형 뿐만 아니라 만곡 변형이 생기게 된다. 즉 협배선폭 부분은, 상기 실시예 8의 것과 비교하면, 상기 하층 배선의 열응력에 의해 매우 변형하기 쉬운 것으로 되어, 상기 열응력에 의한 상층 배선이나 이것과 하층 배선과의 접속 부분에서의 단선을 더 한층 억제할 수 있다.
또, 본 실시예 8에서는, 반도체 장치의 다층 배선 구조로서, 도 8a에 도시하는 배선 구조(80), 그 변형예 1로서의 배선 구조(85)(도 8b 참조), 및 그 변형예 2로서의 배선 구조(87)(도 8c 참조)를 도시하였으나, 본 실시예 8 및 그 변형예 1, 2에 의한 반도체 장치는, 상기 배선 구조(80, 85 혹은 87) 이외에, 상기 각 실시예 1∼7에 도시하는 배선 구조(10, 20, 30, 40, 50, 55, 60, 70, 75), 및 도 12에 도시하는 종래의 배선 구조(250)중 소요의 것을 갖는 것이라도 좋다. 본 실시예 8의 변형예로서는, 상기 배선 구조(80, 85, 87)중 어느 2개, 혹은 이들 3개의 배선 구조 모두를 갖는 것도 생각할 수 있다.
(실시예 9)
도 9는 본 발명의 실시예 9에 의한 반도체 장치를 설명하기 위한 도면으로서, 도 9a는 실시예 9의 반도체 장치에 있어서의 배선 구조를 도시하고 있다.
도면에 있어서, (90)은 본 실시예 9의 반도체 장치에 있어서의 배선 구조로서, 그 단면 구조는 종래의 배선 구조(250)에 있어서의 것과 마찬가지이다.
이 배선 구조(90)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 인장 응력이 발생하고 있는 하층 배선(제 1 배선)(91)과, 상기 하층 배선(91)에 전기적으로 접속되고, 상기 하층 배선(91)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a. 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(91)의 한쪽 단부(91a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(91)의 단부(9 1a)에 접속되어 있다. 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(91)의 다른쪽 단부(91b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(91)의 단부(91b)에 접속되어 있다.
여기에서, 상기 하층 배선(91)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 상기 상층 배선(2a, 2b)과 접속된 단부(91a, 91b)를 제외한 본체(91c)에는, 관통 개구(91c1∼91c4)가 상기 제 1 방향 D1에 따라 소정의 간격으로 복수개 형성되어 있다. 이 관통 개구(91c1∼91c4)는, 직사각형 형상을 하고 있고, 그 길이 방향이 상기 제 1 방향 D1와 일치하고 있다.
이러한 구성의 실시예 9에서는, 열응력을 발생하는 하층 배선(91)을, 그 배선길이 방향(제 1 방향) D1에 따라 배치된 복수의 관통 개구(91c1∼91c4)를 갖는 구성으로 하였기 때문에, 하층 배선(91)의 본체(91c)의, 상기 관통 개구가 형성된 부분은, 상기 하층 배선(91)에 발생한 열응력에 의해 신장 변형하기 쉽게 된다. 이에 따라, 상기 하층 배선(91)내의 열응력이 충분히 완화되게 되어, 상기 하층 배선(91)의 열응력에 의해 상층 배선(2a, 2b)이나, 이것과 하층 배선(91)과의 접속 부분 등이 단선하는 것을 억제할 수 있어, 반도체 장치에 있어서의 신뢰성을 향상시킬 수 있다.
또, 하층 배선의 관통 개구의 형상은, 도 9a에 도시하는 바와 같이 제 1 방향 D1를 길이 방향으로 하는 직사각형 형상으로 한정되는 것이 아니다.
예컨대, 도 9b는 본 실시예 9의 변형예에 의한 배선 구조를 도시하고 있고, 이 배선 구조에서, 하층 배선의 관통 개구는, 상기 제 1 방향 D1과 수직인 제 2 방향 D2를 길이 방향으로 하는 직사각형 형상으로 되어 있다.
즉, 도 9b에 있어서, (95)는 실시예 9의 변형예에 의한 반도체 장치의 배선 구조의 하나로서, 도 9a와 동일 부호는 상기 실시예 9에 있어서의 것과 동일한 것을 도시하고 있다.
이 배선 구조(95)는, 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 인장 응력(열응력)이 생기고 있는 하층 배선(제 1 배선)(96)과, 상기 하층 배선(96)에 전기적으로 접속되고, 상기 하층 배선(96)의 열응력의 영향을 받는 상층 배선(제 2 배선)(2a, 2b)을 구비하고 있다. 상기 상층 배선(2a)의 단부(2a1)는, 상기 하층 배선(96)의 한쪽 단부(96a)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7a)을 거쳐서 상기 하층 배선(96)의 한쪽 단부(96a)에 접속되어 있다. 또한, 상기 상층 배선(2b)의 단부(2b1)는, 상기 하층 배선(96)의 다른쪽 단부(96b)상에 위치하여, 층간 절연막에 형성한 콘택트 홀(7b)을 거쳐서 상기 하층 배선(96)의 다른쪽 단부(96b)에 접속되어 있다.
여기에서, 상기 하층 배선(96)은, 실리콘 기판(5)상에 절연막을 거쳐서 형성된 백금층을 패터닝하여 이루어지는 것이고, 상기 상층 배선(2a, 2b)과 접속된 단부(96a, 96b)를 제외한 본체(96c)에는, 관통 개구(96c1∼96c4)가 상기 제 1 방향 D1에 따라 소정의 간격으로 복수개 형성되어 있다. 이 관통 개구(96c1∼96c4)는, 직사각형 형상을 하고 있고, 그 길이 방향이 상기 제 1 방향 D1과 수직인 제 2 방향 D2와 일치하고 있다.
이러한 구성의 실시예 9의 변형예에서는, 열응력을 발생하는 하층 배선(96)을, 그 배선 방향 D1에 따라 배치된 복수의 직사각형 형상의 관통 개구(96c1∼96c4)를 갖는 구성으로 하고, 또한 상기 직사각형 형상의 관통 개구(96c1∼96c4)의 길이 방향을 상기 하층 배선(96)의 배선 방향(제 1 방향) D1과 수직인 제 2 방향 D2와 일치시키고 있기 때문에, 상기 하층 배선(96)의 본체(96c)의, 관통 개구의 형성 부분은, 상기 실시예 9의 것에 비교하면, 실질적인 배선폭이 작아져서, 상기 하층 배선(96)에 발생한 열응력에 의해, 한층 더 신장 변형하기 쉽게 된다. 이에 따라, 상기 하층 배선(96)내의 열응력이 매우 효과적으로 완화되게 되어, 상기 하층 배선(96)의 열응력에 의해 상층 배선(2a, 2b)이나, 이것과 하층 배선(96)과의 접속 부분 등이 단선하는 것을 더 억제할 수 있어, 반도체 장치에 있어서의 신뢰성의 향상을 한층 더 도모할 수 있다.
또, 본 실시예 9에서는, 반도체 장치의 다층 배선 구조로서, 도 9a에 도시하는 배선 구조(90), 및 그 변형예로서의 배선 구조(95)(도 9b 참조)를 도시하였지만, 본 실시예 9 및 그의 변형예에 의한 반도체 장치는, 상기 배선 구조(90나 95) 이외에, 상기 각 실시예 1∼8에 도시하는 배선 구조(10, 20, 30, 40, 50. 55, 60, 70, 75, 80, 85, 87), 및 도 12에 도시하는 종래의 배선 구조(250)중 소요의 것을 갖는 것이라도 좋다. 또한, 본 실시예 9의 변형예로서는, 상기 배선 구조(90 및 95)의 양쪽을 갖는 것도 생각할 수 있다.
또한, 상기 실시예 1∼9에서는, 하층 배선을 백금으로 구성하고 있으나, 하층 배선의 구성 재료는, 백금에 한정되는 것이 아니라, 예컨대 이리듐, 티탄, 텅스텐 등의 고융점 금속 재료라도 좋다.
또한, 상기 실시예 1∼9에서는, 하층 배선 내부에서 열응력이 발생하여, 상층 배선이 그 열응력의 영향을 받는 배선 구조를 도시하였지만, 이것은, 상층 배선의 내부에서 열응력이 발생하여, 하층 배선이 그 열응력의 영향을 받는 배선 구조라도 좋다.
또한, 상기 실시예 1∼9에서는, 하층 배선 내부에서 인장 응력이 발생하는 경우에 대하여 설명하였으나, 하층 배선은, 내부에 팽창 응력이 발생하는 것이라도 좋다.
또한, 상기 실시예 1∼9에서는, 하층 배선으로서 단지 금속 재료로 이루어지는 것을 나타내었으나, 하층 배선과, 예컨대 강유전체 메모리 장치의 강유전체 캐패시터를 구성하는 하부 전극(셀 플레이트 전극)이 동일한 금속층을 패터닝하여 형성되는 반도체 장치에서는, 상기 하층 배선을, 도 13c에 도시하는 바와 같이 그 표면에 강유전체층이 형성되어 있는 구조로 해도 좋다.
또한, 상기 실시예 1∼9에서는, 반도체 장치의, 상층 배선과 하층 배선을 갖는 배선 구조에 대하여 나타내었으나, 상기 각 실시예 3∼9의 배선 구조에 있어서의 하층 배선의 구조는, 강유전체 메모리 장치에 있어서의 강유전체 캐패시터를 구성하는 하부 전극이나 상부 전극에도 적용할 수 있다.
예컨대, 상기 실시예 7, 8에 있어서의 하층 배선의 구조는, 상기 하층 배선을 강유전체 캐패시터의 하부 전극으로서 이용하고, 상기 하층 배선의 협배선폭 부분 이외의 영역에 강유전체 캐패시터의 강유전체층 및 상부 전극을 배치하여, 하층 배선상에 복수의 강유전체 캐패시터를 구성하는 경우에 유효한 것이다. 또한, 실시예 9의 하층 배선의 구조에 관해서도, 상기 하층 배선을 강유전체 캐패시터의 하부 전극으로서 이용하고, 상기 하층 배선의, 관통 개구를 형성한 부분 이외의 영역에 강유전체 캐패시터의 강유전체층 및 상부 전극을 배치하여, 하층 배선상에 복수의 강유전체 캐패시터를 구성할 수 있다.
또한, 실시예 1 및 2의 배선 구조에 있어서의 상층 배선은, 강유전체 메모리 장치의 강유전체 캐패시터를 구성하는 하부 전극의 양단부에 접속되는 상층 배선으로서 이용할 수도 있다.
(실시예 10)
그래서, 이하, 본 발명의 실시예 10으로서, 상기 실시예 5 및 6의 하층 배선의 구조를, 강유전체 메모리 장치에 있어서의 강유전체 캐패시터를 구성하는 하부 전극에 적용하고, 강유전체 메모리 장치에 있어서의 하부 전극의 분할 부분을 접속하기 위한 상층 배선에, 상기 실시예 1의 상층 배선의 구조를 적용한 것을 도시한다.
도 10은, 본 발명의 실시예 10에 의한 강유전체 메모리 장치를 설명하기 위한 평면도로서, 상기 강유전체 메모리 장치에 있어서의 메모리 셀 어레이를 도시하고 있다. 또한, 도 11(a)는 상기 도 10에 있어서의 XIa - XIa선 부분의 단면도, 도 11(b)는 상기 도 10에 있어서의 XIb - XIb선 부분의 단면도, 도 11(c)는 상기 도 10에 있어서의 XIc - XIc선 부분의 단면도이다. 또한, 도 12는 이 강유전체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도면에 있어서, (100)은 강유전체 메모리 장치를 구성하는 메모리 셀 어레이로서, 실리콘 기판(101)상에는, 제 1 방향 D1 및 이것에 수직인 제 2 방향 D2에 따라서 트랜지스터 영역(도 10에서는, 트랜지스터 영역(120a1. 120b1, 120b2, 120c1만 도시한다.)이 매트릭스 형상으로 배열되어 있고, 상기 실리콘 기판(101)과, 각 트랜지스터 영역 이외의 표면 영역에는 소자 분리 절연막(102)이 형성되어 있다.
또한, 제 1 방향 D1에 따른 각 열의 트랜지스터 영역에 인접하여, 하부 전극(제 1 전극)(도 10에서는 하부 전극(111a, 111b)만 도시한다.)이 셀 플레이트 전극으로서 설치된다. 상기 하부 전극(111a, 111b)은, 백금, 이리듐. 텅스텐, 티탄 등의 고융점 금속 재료로 이루어지는 금속막을 패터닝하여 형성되어 있고, 소자 분리 절연막(102)상에 제 1 층간 절연막(103)을 거쳐서 배치되어 있다. 또한 상기 하부 전극은, 상기 제 1 방향 D1을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는 띠형상의 평면 형상을 갖고, 그 표면에는 강유전체층(113)이 형성되어 있다.
또한, 상기 각 하부 전극의 표면의 강유전체층(113)상에는, 백금, 이리듐, 텅스텐, 티탄 등의 고융점 금속 재료로 이루어지는 금속막을 패터닝하여 형성된 상부 전극(제 2 전극)(도 10에서는 상부 전극(112a1, 112a2, 112a3, 112b1, 112b2, 112b3만 나타낸다.)이 형성되어 있다. 즉 상기 각 하층 전극의 강유전체층(113)상에는, 상기 제 1 방향 D1에 따라 상부 전극이 복수개 배치되어 있다. 또한 각 상부 전극의 평면 형상은, 상기 제 1 방향 D1를 길이 방향으로 하는 직사각형 형상으로 되어 있고, 더구나 상기 상부 전극의 면적은 하부 전극의 면적보다 작게 되어 있다. 그리고, 상기 강유전체층(113)의 표면 및 상부 전극의 표면은 제 2 층간 절연막(104)에 의해 피복되어 있다.
여기서는, 상기 하부 전극(111a)과, 그 위쪽에 위치하는 상부 전극(112a1, 112a2, 112a3)과, 상기 하부 전극과 상부 전극 사이의 강유전체층(113)에 의해, 강유전체 캐패시터(110a1, 110a2. 110a3)가 구성되어 있다. 또한, 상기 하부 전극(111b)과, 그 위쪽에 위치하는 상부 전극(112b1, 112b2, 112b3)과, 상기 하부 전극과 상부 전극 사이의 강유전체층(113)에 의해, 강유전체 캐패시터(110b1, 110b2, 110b3)가 구성되어 있다. 그리고, 강유전체 캐패시터(110a1)는 상기 트랜지스터 영역(120a1)에 대응하고, 강유전체 캐패시터(110a2. 110b2)는 상기 트랜지스터 영역(120b1)에 대응하며, 강유전체 캐패시터(110a3, 110b3)는 상기 트랜지스터 영역(120b2)에 대응하고 있다.
또, 본 실시예 10에서는, 상기 각 강유전체 캐패시터(110)의 특성의 편차, 즉 강유전체층의 분극율의 편차를 적게 하고, 또한 특성 변동, 즉 분극율의 시간 경과 변화를 적게 하기 위해서, 하부 전극내에 생기는 인장 응력(열응력) 등을 고려하여, 상기 인접하는 상부 전극 사이의 거리나, 하부 전극상에서 상부 전극이 차지하는 면적이 최적화되어 있다.
또한, 상기 트랜지스터 영역을 사이에 끼워서 대향하는 양 하부 전극의 사이에는, 폴리실리콘으로 이루어지는 한쌍의 워드선(도 10에서는 워드선(123a. 123b, 123c, 123d, 123e, 123f)만 나타낸다.)이, 일열로 나란히 있는 복수의 트랜지스터 영역에 걸치도록 배치되어 있다. 상기 각 트랜지스터 영역에서의 상기 워드선의 양측에는, 메모리 셀을 구성하는 트랜지스터의 소스 확산 영역(122), 드레인 확산 영역(121)이 형성되어 있다. 상기 워드선의 각 트랜지스터 영역상에 위치하는 부분은 상기 트랜지스터의 게이트를 구성하고 있고, 기판(101)의 표면 영역상에 게이트 절연막(102a)을 거쳐서 위치하고 있다. 상기 확산 영역(121, 122), 및 워드선의 표면은, 상기 제 1 및 제 2 층간 절연막(103, 104)에 의해 피복되어 있다.
그리고, 상기 각 트랜지스터 영역에서의 한쌍의 워드선의 내측에 위치하는 소스 확산 영역(122)은, 상기 제 1, 제 2 층간 절연막(103, 104)에 형성한 콘택트 홀(105b)을 거쳐서, 상기 제 1 방향 D1과 직교하는 제 2 방향을 따라서 연장되는 비트선(도 10에서는 비트선(113b1, 113b2, 113b3)만 나타낸다.)에 접속되어 있다. 또한, 상기 각 트랜지스터 영역에서의 한쌍의 워드선의 외측에 위치하는 드레인 확산 영역(121)은, 접속 배선(113a)에 의해, 각 트랜지스터 영역에 대응하는 강유전체 캐패시터의 상부 전극에 전기적으로 접속되고 있다. 즉 상기 접속 배선(113a)의 한쪽 단부는, 상기 제 2 층간 절연막(104)에 형성한 콘택트 홀(104a)을 거쳐서 상기 상부 전극에 접속되고, 상기 접속 배선(113a)의 다른쪽 단부는, 상기 제 1, 제 2 층간 절연막(103, 104)에 형성한 콘택트 홀(105a)을 거쳐서 드레인 확산 영역(121)에 접속되어 있다.
여기에서, 상기 제 1 층간 절연막(103)은 NSG(산화 규소계)나 BPSG(붕소 인 도프 산화 실리콘) 등의 절연 재료로 이루어지고, 제 2 층간 절연막(104)은, 예컨대 PSG(인 도프 산화 실리콘) 등의 절연 재료로 이루어진다.
또한, 상기 강유전체 캐패시터의 강유전체층(113)을 구성하는 강유전체 재료로서는, KNO3, PbLa2O3-ZrO2-TiO2, 및 PCTiO3-PbZrO3등이 알려져 있다. 또한, PCT 국제 공개 제 WO93/12542호 공보에 의하면, 강유전체 메모리 장치에 알맞은 PbTiO3-PbZrO3에 비해 극단적으로 피로가 작은 강유전체 재료도 알려져 있다.
그리고, 이 실시예 10의 메모리 셀 어레이(100)에서는, 하부 전극(셀 플레이트 전극)에 상술한 실시예 5 및 6에 있어서의 하층 배선의 구조를 적용하고 있다. 즉, 각 하부 전극(111a, 111b)은, 복수의 전극 부분(도 10에서는 배선 부분(111a1. 111a2, 111b1, 111b2)만 나타낸다.)으로 분할한 구성으로 되어 있고, 또한 각 전극 부분의 평면 형상은 지그재그 형상으로 되어 있다. 또한, 하부 전극의 인접하는 개개의 전극 부분은, 층간 절연막(104)상에 형성한 알루미늄층을 패터닝하여 이루어지는 평면 U자형의 접속 배선(113c)에 의해 전기적으로 접속되고 있다. 즉, 이 접속 배선(113c)은, 층간 절연막(104)에 형성한 콘택트 홀(104b)을 거쳐서, 대응하는 하부 전극의 전극 부분에 접속되어 있다.
또한, 상기 각 하부 전극의 양단부, 구체적으로는 도 10에 도시하는 하부 전극(111a)의 양단부(111a11, 111a22)는, 층간 절연막(104)에 형성한 콘택트 홀(104c)을 거쳐서, 알루미늄층을 패터닝하여 이루어지는 상층 배선(106a1, 106a2)에 접속되고, 하부 전극(111b)의 양단부(111b11, 111b22)는, 층간 절연막(104)에 형성한 콘택트 홀(104c)을 거쳐서, 알루미늄층을 패터닝하여 이루어지는 상층 배선(106b1, 106b2)에 접속되어 있다.
또한, 이 실시예 10의 강유전체 메모리 장치는, 1T1C 구성의 메모리 동작을 하도록, 즉 1 비트의 정보를 1개의 트랜지스터와 1개의 캐패시터로 이루어지는 1개의 메모리 셀에 기억하도록 구성되어 있다.
또, 상기 접속 배선(113a, 113c)과 상층 배선(106a1, 106a2, 106b1, 106b2)은, 동일한 알루미늄층을 패터닝하여 형성하더라도 좋고, 또한, 접속 배선과 상층 배선과는 각각 상이한 알루미늄층의 패터닝에 의해 형성하더라도 좋다.
다음에, 이 메모리 셀 어레이 구성을 이용한 강유전체 메모리의 동작에 대하여 도 12a를 이용하여 간단히 설명한다.
우선, 시각 t1에서 워드선(123b)을 선택하고, 시각 t2에서 강유전체 캐패시터의 하부 전극(셀 플레이트선)(111a)을 구동하여, 이 하부 전극의 전압 레벨을 논리 전압 "H"에 대응하는 레벨로 한다. 이에 따라 비트선(113b1)에 메모리 셀 캐패시터(강유전체 캐패시터)(110a1)의 데이터가 판독된다. 또한, 이때 비트선(113b2)에는 기준(reference) 전압이 판독되도록 되어 있다.
그리고 시각 t3에서, 셀 플레이트선(111a)의 전위 레벨을 논리 전압 "L"에 대응하는 레벨로 하고, 시각 t4에서 워드선(123b)을 비선택으로 하여 판독 동작을 종료한다.
마찬가지로, 시각 t5에서, 워드선(123c)을 선택하고, 시각 t6에서 셀 플레이트선(111a)을 구동하여, 그 전위 레벨을 논리 전압 "H"에 대응하는 레벨로 한다. 이에 따라 비트선(113b2)에 메모리 셀 캐패시터(110a2)의 데이터가 판독된다. 또한, 이때 비트선(113b1)에는 기준 전압이 판독된다. 그리고 시각 t7에서, 셀 플레이트선(111a)의 전위 레벨을 논리 전압 "1"에 대응하는 레벨로 하고, 시각 t8에서 워드선(123c)을 비선택으로 하여 판독 동작을 종료한다. 1T1C 구성의 메모리 동작은 상기한 바와 같이 실행된다.
이러한 구성의 강유전체 메모리 장치에서는, 하부 전극(셀 플레이트선)(111a, 111b)을, 복수의 전극 부분(111a1, 111a2, 111b1, 111b2)으로 분할한 구성으로 하고, 또한 상기 각 전극 부분의 평면 형상을 지그재그의 평면 형상으로 하였기 때문에, 해당 열응력을 개개의 전극 부분으로 분산시킴과 동시에, 그 지그재그의 평면 형상에 있어서의 절곡부에서 해당 전극 부분에 생기는 열응력을 완화시킬 수 있다. 이에 따라 하부 전극상의 강유전체층에 미치는 하부 전극의 열응력이 작아지고, 또한 강유전체층 자체에 발생하는 열응력도 작아져서, 강유전체 캐패시터의 특성의 편차나 특성의 열화를 억제할 수 있다.
또한, 상기 하부 전극(111a 및 111b)의 양단부에 접속되는 상층 배선(106a1, 106a2및 106b1, 106b2)에 미치는 하부 전극의 열응력이 작아지기 때문에, 상기 상층 배선의 단선, 해당 상층 배선과 하부 전극의 접속 부분의 단선 등의 발생을 억제할 수 있다.
이 결과 특성이 양호하고 신뢰성이 높은 강유전체 메모리 장치를 얻을 수 있다.
또한, 이 실시예 10에는, 상기 하부 전극의 배선 부분이 지그재그 형상으로 되어 있기 때문에, 강유전체 캐패시터를 구성하는 상부 전극이 지그재그로 배치되기 쉽고, 이 때문에 인접하는 상부 전극 사이에 전기적인 분리 영역을 확보하는 가공 등을 실행하기 쉬운 등의 효과도 있다.
또, 상기 실시예 10에서는, 1T1C 구성의 메모리 동작을 하는 것을 나타내었으나, 메모리 동작은 이것에 한정하는 것이 아니라, 예컨대 2T2C(2 트랜지스터 2 캐패시터) 구성의 메모리 동작을 하도록 하더라도 좋다.
도 12b는, 상기 실시예 10의 변형예로서, 2T2C(2 트랜지스터 2캐패시터) 구성의 강유전체 메모리 장치를 설명하기 위한 도면이고, 2T2C(2 트랜지스터 2 캐패시터) 구성의 메모리 동작의 타이밍도를 나타내고 있다.
도 12b 및 도 10을 이용하여 이 동작을 간단히 설명하면, 시각 t1에서 워드선(123b 및 123c)을 동시에 선택하고, 시각 t2에서 강유전체 캐패시터의 셀 플레이트선(하부 전극)(111a)을 구동하여, 그 전위 레벨을 논리 전압 "H"에 대응하는 레벨로 한다. 이에 따라 비트선(113b1)에는 메모리 셀 캐패시터(110a1)의 데이터가, 비트선(113b2)에는 메모리 셀 캐패시터(110a2)의 데이터가 판독된다. 상기 양 메모리 셀 캐패시터로부터 판독된 상보 데이터를 센스 앰프로 증폭함으로써 1 비트의 데이터를 판독한다.
그리고 시각 t3에서 셀 플레이트선(111a)의 전위 레벨을, 논리 전압 "L"에 대응하는 레벨로 하고, 시각 t4에서, 워드선(123b) 및 워드선(123c)을 비선택으로 하여 판독 동작을 종료한다. 마찬가지로, 시각 t5∼t8에 있어서도 동작시킴으로써, 상술한 경우와 마찬가지로 하여 메모리 셀의 데이터가 판독된다.
이와 같이, 하부 전극의 열응력의 영향을 완화시킨 메모리 셀 어레이를 갖는 강유전체 메모리 장치에 있어서, 2개의 워드선(123b, 123c)을 동시에 선택함으로써, 2T2C 구성의 메모리 동작을 할 수 있다.
또한, 상기 실시예에서는, 백금 등의 수축 응력이 큰 재료로 이루어지는 하층 배선 혹은 하부 전극에 대하여, 이것에 접속되는 배선이나 그 위에 형성되는 유전체층에 미치는 열응력을 저감하기 위한 구조에 대하여 설명하였으나, 이들의 구조는, 수축 응력이 아니라 팽창 응력이 걸리는 배선이나 전극에도 적용가능하다.
청구항 1의 반도체 장치에 의하면, 제 1 방향을 따라서 연장되고, 내부에 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 접속된 제 2 배선을 구비하고, 상기 제 2 배선의, 상기 제 1 배선과 접속된 단부를, 상기 제 1 방향에 대하여 소정의 각도를 이루는 제 2 방향에 평행하게 되도록 절곡하었기 때문에, 상기 제 2 배선의 단부가 제 1 배선에 생기는 제 1 방향의 열응력에 의해 변형하기 쉽게 되어, 상기 열응력이 효과적으로 완화되게 된다. 이에 따라 상기 제 1 배선에 생기는 열응력에 의해 제 1, 제 2 양 배선의 접속 부분이 단선하거나, 제 2 배선이 단선하기도 하는 것을 억제할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
청구항 2의 반도체 장치에 의하면, 청구항 1의 반도체 장치에 있어서, 상기 제 2 배선의 단부를, 상기 제 1 방향에 대하여 수직인 제 2 방향과 평행하게 되도록 절곡하었기 때문에, 제 2 배선의 단부가 제 1 방향의 열응력에 의해 가장 변형하기 쉬운 배치로 되어, 상기 열응력에 의한 배선 등의 단선의 발생을 보다 한층 억제할 수 있는 효과가 있다.
청구항 3의 반도체 장치에 의하면, 제 1 방향을 따라서 연장되고, 내부에 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 접속된 제 2 배선을 구비하고, 상기 제 2 배선의, 상기 제 1 배선과 접속되는 단부를, 상기 제 1 방향을 따라서, 또한 제 1 배선의 내측을 향해 연장되도록 배치하였기 때문에, 상기 제 2 배선 단부에는, 제 1 배선에 생기는 인장 응력이 압축력으로서 작용하게 되고, 제 2 배선단부에서의 단선을 회피할 수 있다. 또한, 이 경우, 제 2 배선이 제 1 배선의 상측 혹은 그 하측으로부터 인출되도록, 제 2 배선의 본체가 그 단부와는 소정의 각도를 이루도록 배치되기 때문에, 상기 본체가 상기 제 1 방향의 응력에 대하여 변형하기 쉽게 되어, 상기 응력이 효과적으로 완화되게 된다. 이에 따라, 상기 제 1 배선에 생기는 응력에 의해 제 1, 제 2 양 배선의 접속 부분이 단선하거나, 제 2 배선이 단선하기도 하는 것을 억제할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
청구항 4의 반도체 장치에 의하면, 내부에 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 접속된 제 2 배선을 구비하고, 상기 제 1 배선을, 적어도 일부에 절곡부를 갖는 구조로 하였기 때문에, 제 1 배선에 생기는 응력을 상기 절곡부에서 2 방향으로 분산되게 되고, 또한 상기 절곡부가 있음으로써 제 1 배선이 상기 응력에 의해 변형하가 쉽게 된다. 이에 따라 상기 제 1 배선의 응력에 의한 제 2 배선 등의 단선의 발생을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 제 1 배선에 접속되는 제 2 배선을, 제 1 배선과 평행하게 배치하는 것이 가능해지고, 복수의 배선이 병렬로 배치되는 배선 레이아웃에서는, 기판상에서 배선이 차지하는 영역의 면적을 효과적으로 작게 억제할 수 있다.
청구항 5의 반도체 장치에 의하면, 청구항 4의 반도체 장치에 있어서, 상기 제 1 배선을, 지그재그의 평면 형상을 갖는, 여러 곳에서 절곡된 구조로 하였기 때문에, 제 1 배선에 생기는 응력의 분산에 의한 완화를 보다 한층 효과적으로 실행할 수 있게 되어, 제 2 배선으로의 제 1 배선 응력의 영향을 보다 작게 할 수 있는 효과가 있다.
청구항 6의 반도체 장치에 의하면, 청구항 5의 반도체 장치에 있어서, 상기 제 1 배선의 절곡부에 있어서의 측변을, 제 1 방향과 수직인 방향 이외의 방향에 평행하게 되도록 하고 있기 때문에, 지그재그의 평면 형상을 갖는 제 1 배선의, 상기 제 1 방향과 수직인 방향에 있어서의 치수를 작게 하여, 상기 제 1 배선의 기판상에서 차지하는 영역을 작게 할 수 있다.
청구항 7의 반도체 장치에 의하면, 내부에 응력이 생하고 있는 제 1 배선과, 상기 제 1 배선에 접속된 제 2 배선을 구비하고, 상기 제 1 배선을, 그 전체가 복수의 배선 부분으로 분할되고, 개개의 배선 부분이, 제 1 배선의 한쪽 단부측으로부터 다른쪽 단부측에 이르는 소정의 전류 경로를 형성하도록 전기적으로 접속된 구조로 하였기 때문에, 제 1 배선에 생기는 응력이, 개개의 배선 부분으로 분산되게 되어, 제 1 배선의 응력을 완화시킬 수 있다. 이에 따라, 상기 제 1 배선의 응력에 의한 제 2 배선 등의 단선의 발생을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
청구항 8의 반도체 장치에 의하면, 제 1 방향을 따라서 연장되고, 내부에 응력이 발생하고 있는 제 1 배선과, 상기 제 1 배선에 접속된 제 2 배선을 구비하고, 상기 제 1 배선을, 그 일부에 다른 부분에 비해 배선폭이 좁은 협배선폭 부분을 갖는 구조로 하였기 때문에, 상기 제 1 배선에서는, 상기 협배선폭 부분이 다른 부분에 비해 제 1 방향의 응력에 의해 변형하기 쉽게 되어, 이 응력이 효과적으로 완화되게 된다. 이에 따라 상기 제 1 배선에 생기는 응력에 의해 제 1, 제 2 양 배선의 접속 부분이 단선하거나, 제 2 배선이 단선하기도 하는 것을 억제할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 제 1 배선에 접속되는 제 2 배선을, 제 1 배선과 평행하게 배치할 수 있고, 복수의 배선이 병렬로 배치되는 배선 레이아웃에서는, 기판상에서 배선이 차지하는 영역의 면적을 효과적으로 작게 억제할 수 있는 효과도 있다.
청구항 9의 반도체 장치에 의하면, 청구항 8의 반도체 장치에 있어서, 상기협배선폭 부분을, 제 1 배선의 본체를 그 배선 경로에 있어서의 소정 위치에서 그 양측으로부터 절결하여 형성한 구조로 하였기 때문에, 제 1 배선에 생기는 응력에 의해서는 협배선폭 부분이 적극적으로 변형하게 되어, 제 1 배선에 있어서의 협배선폭 부분 이외의 부분에서의 변형을 억제할 수 있다.
청구항 10의 반도체 장치에 의하면, 청구항 9의 반도체 장치에 있어서, 상기 제 1 배선에 있어서의 협배선폭 부분의 측변을, 제 1 방향과 수직인 방향 이외의 방향과 평행하게 되도록 하였기 때문에, 절결부의 면적을 작게 하여, 제 1 배선에 있어서의, 인접하는 협배선폭 부분 사이에 넓은 영역을 확보할 수 있다. 예컨대, 상기 인접하는 협배선폭 부분 사이의 영역에 캐패시터 등의 소자 구성 부재를 배치하는 경우에는, 용량이 큰 캐패시터를 실현할 수 있다.
청구항 11의 반도체 장치에 의하면, 청구항 8의 반도체 장치에 있어서, 제 1 배선의 본체를, 상기 본체를 그 한쪽의 측변쪽으로부터 절결하여 형성한 제 1 협배선폭 부분과, 상기 본체를 그 다른쪽의 측변무로부터 절결하여 형성한 제 2 협배선폭 부분을 각각 적어도 1개 갖는 구조로 하였기 때문에, 상기 제 1 배선에 생기는 응력에 의한 협배선폭 부분이 변형할 때, 상기 협배선폭 부분은 절결부와 반대측으로 젖혀지도록 만곡되기 때문에, 상기 협배선폭 부분의 변형에 의해 상기 응력이 크게 완화되게 된다. 이 때문에, 제 1 배선의 응력에 의한 제 2 배선 등의 단선을 한층 더 억제할 수 있어, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있는 효과가 있다.
청구항 12의 반도체 장치에 의하면, 청구항 11의 반도체 장치에 있어서, 상기 제 1 배선에 있어서의 제 1, 제 2 협배선폭 부분의 배선폭을, 상기 제 1 배선의 본체에 있어서의 협배선폭 부분 이외의 부분의 배선폭의 1/2보다 크게 하여, 제 1 배선의 중심선이 상기 제 1, 제 2 협배선폭 부분의 절결에 의해 분단되도록 하였기 때문에, 절결에 의해 형성한 협배선폭 부분에서는 상기 제 1 배선의 응력에 의한 만곡 변형이 생기기 쉬워진다. 즉, 협배선폭 부분은 변형하기 쉽게 되어, 이에 따라 제 1 배선의 응력에 의한 제 2 배선 등의 단선을 보다 한층 억제할 수 있어, 반도체 장치의 신뢰성을 크게 향상시킬 수 있는 효과가 있다.
청구항 13의 반도체 장치에 의하면, 청구항 12의 반도체 장치에 있어서, 상기 제 1 배선에 있어서의 협배선폭 부분의, 절결부가 위치하는 쪽의 측변을, 상기 제 1 방향과 수직인 방향 이외의 방향에 평행하게 되도록 하였기 때문에, 절결부의 면적을 작게 하여, 제 1 배선에 있어서의, 인접하는 협배선폭 부분 사이에 넓은 영역을 확보할 수 있다. 예컨대, 상기 인접하는 협배선폭 부분 사이의 영역에 캐패시터 등의 소자 구성 부재를 배치하는 경우에는, 용량이 큰 캐패시터를 실현할 수 있다.
청구항 14의 반도체 장치에 의하면, 제 1 방향을 따라서 연장되고, 내부에 응력이 생기고 있는 제 1 배선과, 상기 제 1 배선에 접속된 제 2 배선을 구비하고, 상기 제 1 배선을, 적어도 일부에 관통 개구를 갖는 구조로 하였기 때문에, 상기 제 1 배선의 관통 개구를 형성한 부분은, 다른 부분에 비해 제 1 방향의 응력에 의해 변형하기 쉽게 되어, 상기 응력이 효과적으로 완화되게 된다. 이에 따라 상기 제 1 배선에 생기는 응력에 의해 제 1, 제 2 양 배선의 접속 부분이 단선하거나, 제 2 배선이 단선하기도 하는 것을 억제할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
청구항 15의 반도체 장치에 의하면, 청구항 14의 반도체 장치에 있어서, 상기 관통 개구의 평면 형상을, 상기 제 1 방향에 있어서의 치수가 이것과 수직인 방향에 있어서의 치수보다 짧은 직사각형 형상으로 하였기 때문에, 상기 제 1 배선에 있어서의 관통 개구를 형성한 부분이 보다 변형하기 쉽게 되고, 이에 따라 제 1 배선의 응력에 의한 제 2 배선 등의 단선을 더 한층 억제할 수 있어, 반도체 장치의 신뢰성을 크게 향상시킬 수 있는 효과가 있다.
청구항 16의 반도체 장치에 의하면, 청구항 1 내지 15중 어느 한 항의 반도체 장치에 있어서, 상기 제 1 배선을, 백금, 이리듐, 혹은 텅스텐으로 구성하고, 제 1 배선의 표면에는, 강유전체 재료로 이루어지는 절연성층을 형성하였기 때문에, 열팽창 계수가 큰 금속 재료에 의해 제 1 배선을 구성한 경우라도, 제 1 배선에 생기는 열응력에 의한 제 2 배선의 단선이나, 제 1 및 제 2 배선의 접속 부분에서의 단선을 억제할 수 있다. 또한 제 1 배선의 표면에 형성되어 있는 절연성층을, 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 유전체층으로서 이용한 경우에는, 제 1 배선에 있어서의 응력에 의한 강유전체 캐패시터의 특성 편차나 특성 열화, 즉 강유전체층에서의 분극율의 편차나 사용에 의한 분극율의 저하를 억제할 수 있다.
청구항 17의 반도체 장치에 의하면, 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 제 1 전극을, 적어도 일부에 절곡부를 갖는 구조로 하였기 때문에, 제 1 전극에 생기는 응력이 상기 절곡부에서 2 방향으로 분산되게 되고, 또한 상기 절곡부가 있음으로써 제 1 전극이 상기 응력에 의해 변형하기 쉽게 된다. 이에 따라 제 1 전극에 밀착하여 형성되어 있는 강유전체층에 있어서의 응력을 완화하여, 강유전체 캐패시터의 특성의 편차나 특성 열화를 억제할 수 있다. 또한, 셀 플레이트선으로서 구성되는 제 1 전극에 접속되는 배선으로의, 제 1 전극의 열응력의 영향을 작게 하여, 상기 배선 등의 단선의 발생을 억제할 수 있어, 강유전체 메모리 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
청구항 18의 반도체 장치에 의하면, 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 제 1 전극을, 그 전체가 복수의 전극 부분으로 분할되고, 개개의 전극 부분이, 제 1 전극의 한쪽 단부측으로부터 다른쪽 단부측에 이르는 소정의 전류 경로를 형성하도록 전기적으로 접속된 구조로 하였기 때문에, 제 1 전극에 생기는 열응력 등의 응력이, 개개의 전극 부분으로 분산되게 되어, 제 1 전극의 응력을 완화시킬 수 있다. 이에 따라 상기 청구항 17과 마찬가지로 하여, 강유전체 캐패시터의 특성의 편차나 특성 열화를 억제할 수 있음과 동시에, 상기 제 1 전극에 접속되는 배선 등의 단선의 발생을 억제할 수 있어, 강유전체 메모리 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
청구항 19의 반도체 장치에 의하면, 청구항 17의 반도체 장치에 있어서, 상기 제 1 전극을, 지그재그의 평면 형상을 갖고, 여러 곳에서 절곡된 구조로 하였기 때문에, 제 1 전극에 생기는 응력의 분산에 의한 완화가 더 한층 효과적으로 실행되게 되고, 상기 제 1 전극에 접속되는 배선으로의, 상기 제 1 전극의 응력의 영향을 보다 작게 할 수 있는 효과가 있다.
청구항 20의 반도체 장치에 의하면, 청구항 19의 반도체 장치에 있어서, 제 1, 제 2 메모리 셀군에 대응하는 제 1, 제 2 워드선군과, 제 1, 제 2 메모리 셀군에 대응하는 제 1, 제 2 비트선군을 구비하고, 제 1 워드선군의 1개의 워드선과, 제 2 워드선군의 1개의 워드선을 동시에 선택하여, 제 1, 제 2 비트선군의 1개의 비트에 상보 데이터를 판독하도록 하였기 때문에, 강유전체 캐패시터의 특성 편차나 특성 변동에 의해 잘못된 데이터의 판독을 억제할 수 있다. 이 결과, 강유전체 캐패시터의 특성 편차나 특성 열화 등의 특성 변동이 적은 2T2C 상보형 동작의 안정한 강유전체 메모리 장치를 얻을 수 있다.

Claims (20)

  1. 제 1 방향을 따라서 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 발생하고 있는 제 1 배선과,
    상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고,
    상기 제 2 배선은, 상기 제 1 배선과 접속된 단부가, 상기 제 1 방향에 대해 소정의 각도를 이루는 방향과 평행하게 되도록 절곡되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 배선은, 상기 제 1 배선과 접속된 단부가 상기 제 1 방향에 대하여 수직인 제 2 방향과 평행하게 되도록 절곡되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 방향을 따라서 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 발생하고 있는 제 1 배선과,
    상기 제 1 배선의 단부에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고,
    상기 제 2 배선은, 상기 제 1 배선과 접속된 단부가, 상기 제 1 배선을 따라, 또한 상기 제 1 배선의 내측을 향해 연장되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 내부에 응력이 발생하고 있는 제 1 배선과,
    상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고,
    상기 제 1 배선은, 그 일부에 형성된 절곡부를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 배선의, 상기 제 2 배선과 접속된 단부를 제외한 본체는,
    지그재그의 평면 형상을 이루도록, 여러 곳에서 절곡된 구조로 되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 배선의 본체는, 상기 제 1 방향과 직교하는 방향 이외의 방향과 평행한 경사 배선 부분만으로, 혹은 상기 경사 배선 부분 및 상기 제 1 방향과 평행한 배선 부분만으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 방향을 따라서 연장되어, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 발생하고 있는 제 1 배선과,
    상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고,
    상기 제 1 배선은, 그 전체가 복수의 배선 부분으로 분할된 구조로 되어 있고,
    상기 제 1 배선에 있어서의 각각의 배선 부분은, 상기 제 1 배선의 한쪽 단부측으로부터 다른쪽 단부측에 이르는 소정의 전류 경로를 형성하도록 전기적으로 접속되고 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 방향을 따라서 연장되어, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 발생하고 있는 제 1 배선과,
    상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고,
    상기 제 1 배선은, 상기 제 2 배선과 접속된 단부를 제외한 본체의 일부를 절결하여 형성한, 다른 부분에 비해 배선폭이 좁은 협배선폭 부분을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 협배선폭 부분은, 상기 제 1 배선의 본체를, 그 배선 경로에 있어서의 소정 위치에서 그 양측으로부터 절결하여 형성한 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 협배선폭 부분의 측변은, 상기 제 1 방향과 수직인 방향 이외의 방향과 평행하게 되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제 1 배선의 본체는, 상기 본체를 그 한쪽의 측변쪽으로부터 절결하여 형성한 제 1 협배선폭 부분과, 상기 본체를 그 다른쪽의 측변쪽으로부터 절결하여 형성한 제 2 협배선폭 부분을 각각 적어도 1개 갖는 구조로 한 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1, 제 2 협배선폭 부분의 배선폭을, 상기 제 1 배선의 본체에 있어서의 상기 협배선폭 부분 이외의 부분의 배선폭의 1/2보다 작게 하고, 상기 제 1 배선의 중심선을 따른 전류 경로가, 상기 제 1, 제 2 협배선폭 부분의 절결에 의해 분단되도록 한 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1, 제 2 협배선폭 부분에 있어서의, 절결이 위치하는 쪽의 측변은, 상기 제 1 방향과 수직인 방향 이외의 방향과 평행하게 되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제 1 방향을 따라서 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는, 내부에 응력이 발생하고 있는 제 1 배선과,
    상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 배선의 응력의 영향을 받는 제 2 배선을 구비하고,
    상기 제 1 배선은, 상기 제 2 배선과 접속된 단부를 제외한 본체에 형성된 관통 개구를 갖는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 관통 개구의 평면 형상은, 상기 제 1 방향에 있어서의 치수가, 상기 제 1 방향과 수직인 제 2 방향에 있어서의 치수보다 짧은 직사각형 형상으로 되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 1 항 내지 제 15 항중 어느 한 항에 있어서,
    상기 제 1 배선은, 백금, 이리듐, 티탄, 혹은 텅스텐으로 구성되어 있고, 상기 제 1 배선의 표면에는, 강유전체 재료로 이루어지는 절연성층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 트랜지스터 및 강유전체 캐패시터로 이루어지는 메모리 셀을 복수개 갖는 강유전체 메모리 장치에 있어서,
    상기 강유전체 캐패시터를, 내부에 응력이 발생하고 있는 제 1 전극과, 이것과 대향하여 위치하는 제 2 전극과, 상기 제 1 및 제 2 전극 사이에 위치하는 강유전체층으로 구성하고,
    상기 제 1 전극을, 그 일부에 형성된 절곡부를 갖는 구조로 한 것을 특징으로 하는 반도체 장치.
  18. 트랜지스터 및 강유전체 캐패시터로 이루어지는 메모리 셀을 복수 갖는 강유전체 메모리 장치에 있어서,
    상기 강유전체 캐패시터를, 제 1 방향을 따라서 연장되고, 내부에 응력이 발생하고 있는 제 1 전극과, 이것과 대향하여 위치하는 제 2 전극과, 상기 제 1 및 제 2 전극 사이에 위치하는 강유전체층으로 구성하고,
    상기 제 1 전극을, 그 전체가 복수의 전극 부분으로 분할되고, 상기 개개의 전극 부분이, 상기 제 1 전극의 한쪽 단부로부터 다른쪽 단부에 이르는 소정의 전류 경로를 형성하도록 전기적으로 접속된 구조로 한 것을 특징으로 하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 1 전극의, 양단부를 제외한 본체는, 지그재그의 평면 형상을 이루도록, 여러 곳에서 절곡된 구조로 되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서,
    복수의 메모리 셀로 이루어지는 제 1, 제 2 메모리 셀군과,
    상기 제 1, 제 2 메모리 셀군에 대응하는 제 1, 제 2 비트선군과,
    상기 제 1, 제 2 메모리 셀군에 대응하여 마련되고, 대응하는 메모리 셀군의 메모리 셀을 구성하는 트랜지스터를 개폐 제어하기 위한 복수의 워드선으로 이루어지는 제 1, 제 2 워드선군과,
    상기 제 1, 제 2 비트선군에 있어서의 각 비트선에 접속되고, 상기 비트선상의 기억 데이터를 감지하는 센스 앰프를 구비하고,
    상기 각 메모리 셀을 구성하는 강유전체 캐패시터의 제 1 전극을, 상기 전극에 소정의 구동 전압을 인가하기 위한 셀 플레이트선에 접속하고,
    상기 제 1 메모리 셀군의 메모리 셀을 구성하는 강유전체 캐패시터의 제 2 전극을, 상기 제 1 메모리 셀군의 트랜지스터를 거쳐서 상기 제 1 비트선군이 대응하는 비트선에 접속하며,
    상기 제 2 메모리 셀군의 메모리 셀을 구성하는 강유전체 캐패시터의 제 2 전극을, 상기 제 2 메모리 셀군의 트랜지스터를 거쳐서 상기 제 2 비트선군이 대응하는 비트선에 접속하고,
    상기 제 1 워드선군의 1개의 워드선과, 제 2 워드선군의 1개의 워드선을 동시에 선택하여, 상기 양 비트선군이 대응하는 비트선에 상보 데이터를 판독하도록 구성한 것을 특징으로 하는 반도체 장치.
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