JP2003157675A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP2003157675A JP2003157675A JP2002318593A JP2002318593A JP2003157675A JP 2003157675 A JP2003157675 A JP 2003157675A JP 2002318593 A JP2002318593 A JP 2002318593A JP 2002318593 A JP2002318593 A JP 2002318593A JP 2003157675 A JP2003157675 A JP 2003157675A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- sense amplifier
- terminal
- reference voltage
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
電圧との間の電圧差を増幅する感知増幅器を提供する。 【解決手段】 等化器は前記第1端子Naと前記第2端
子Nbとの電圧を等化し、第1アクティブロード素子は
所定の電圧が供給される信号ラインと前記第1端子との
間に連結され、ビットラインの電圧に従って可変される
抵抗値を有する。第2アクティブロード素子は前記信号
ラインと前記第2端子との間に連結され、所定の直流基
準電圧に従って可変される抵抗値を有する。前記第1端
子の増幅電圧と前記第2端子の増幅電圧とは前記感知増
幅器の増幅動作が完了した後に、伝達回路を通じて対応
するビットラインに各々伝達される。
Description
関するものである、さらに具体的には、本発明はメモリ
セルに貯蔵されたデータを感知増幅する感知増幅回路に
関するものである。
く知られたように、感知増幅器は半導体メモリ装置の動
作スピードを決める構成要素の一つである。このような
理由により、動作スピードが速く、感知能力の変化が小
さい感知増幅器が要求されている。このような要求を満
足することができる感知増幅器として、ラッチ型感知増
幅器が提案されてきた。
モリ用の低電力感知増幅器”というタイトルで、特許文
献2に“Data Sense AMP”というタイト
ルで、特許文献3に“不揮発性強誘電体メモリ素子の駆
動回路”というタイトルで、特許文献4に“Ferro
electric Memory”というタイトルで、
特許文献5に“Ferroelectric Rand
om AccessMemory Device Wi
th Reference Cell Array B
locks”というタイトルで、特許文献6に“Sel
f−Biasing Sense Amplifie
r”というタイトルで、特許文献7に“SENSE A
MPLIFIER FOR MEMORY ARRAY
S”というタイトルで、特許文献8に“SEMICON
DUCTOR STORAGE”というタイトルで、特
許文献9に“SENSE AMPLIFIER”という
タイトルで各々開示されている。
号明細書
6号明細書
8号明細書
の感知増幅器を示す回路図である。図1に示したよう
に、半導体メモリ装置10はビットラインBLM、BL
Rの間に連結されたラッチ型感知増幅器12を含む。感
知増幅器12は二つのPMOSトランジスタMP0、M
P1と二つのNMOSトランジスタMN0、MN1とで
構成される。PMOSトランジスタMP0は信号ライン
SAPとビットラインBLMとの間に形成される電流通
路と、ビットラインBLRに直接連結されたゲートとを
有する。PMOSトランジスタMP1は信号ラインSA
PとビットラインBLRとの間に形成される電流通路
と、ビットラインBLMに直接連結されたゲートとを有
する。NMOSトランジスタMN0はビットラインBL
Mと信号ラインSANとの間に形成された電流通路と、
ビットラインBLRに直接連結されたゲートとを有す
る。NMOSトランジスタMN1はビットラインBLR
と信号ラインSANとの間に形成された電流通路と、ビ
ットラインBLMに直接連結されたゲートとを有する。
ビットラインBLMにはメモリセルMCが連結され、ビ
ットラインBLRには基準電圧供給回路14が連結され
ている。基準電圧供給回路14は二つのNMOSトラン
ジスタMN2、MN3とキャパシタCrとで構成され、
図面に示したように連結されている。
明するための動作タイミング図である。図1及び図2を
参照して従来技術による感知増幅器の動作を以下、詳細
に説明する。
F_ENがローレベルからハイレベルに遷移することに
よって、VREF電圧に相応する電荷がNMOSトラン
ジスタMN3を通じてキャパシタCrに充電される。キ
ャパシタCrに充電された電荷量はCr*VREFにな
る。キャパシタCrに電荷が充電された後に、制御信号
REF_ENはハイ−ロー遷移(high−to−lo
w transition)する。その次に、制御信号
DMP_ENがローレベルからハイレベルに遷移するこ
とによって、前記キャパシタCrに充電された電荷がN
MOSトランジスタMN2を通じてビットラインBLR
に伝達される。これと同時に、メモリセルMCに貯蔵さ
れた電荷がビットラインBLMに伝達される。この時
に、ビットラインBLMの電圧はビットラインBLRの
電圧より高いか、または低い。例えば、メモリセルMC
にデータ‘1’が貯蔵されれば、ビットラインBLMの
電圧(例えば、1.1V)はビットラインBLRの電圧
(例えば、0.85V)より高い。メモリセルMCにデ
ータ‘0’が貯蔵されれば、ビットラインBLMの電圧
(例えば、0.6V)はビットラインBLRの電圧(例
えば、0.85V)より低い。これはビットラインBL
M、BLRの間に微細な電圧差が生じることを意味す
る。以後、制御信号SAPラインは電源電圧Vccにな
り、制御信号SAPラインには特定電圧Vaより低い接
地電圧GNDが供給される。すなわち、感知増幅器が動
作することによって、ビットラインBLM、BLRの間
の微細な電圧差が増幅される。
し、感知スピードが遅いという短所を有する。感知増幅
器が動作する前に、ビットラインBLM、BLRの間の
電圧差がPMOSトランジスタのターンオン電圧、また
はしきい電圧より大きければ、ビットラインBLMの電
圧はPMOSトランジスタMP0を通じて接地電圧の信
号ラインSAPに放電される。例えば、データ‘1’の
メモリセルがアクセスされる場合に、ビットラインBL
Mの電圧(例えば、1.1V)は低くなる。これはビッ
トラインの間の電圧差を減少させる。したがって、感知
増幅器の感知マージンが減少するだけではなく、感知ス
ピードも低下する。逆に、感知増幅器が動作する以前
に、ビットラインBLM、BLRの間の電圧差がNMO
Sトランジスタのターン−オン電圧、またはしきい電圧
より大きければ、信号ラインSAPの特定電圧VaはN
MOSトランジスタMN0を通じてビットラインBLM
またはBLRに供給される。例えば、データ‘0’のメ
モリセルがアクセルされる場合に、ビットラインBLM
の電圧(例えば、0.6V)は高くなる。これはビット
ラインBLM、BLRの間の電圧差を減少させる。した
がって、感知増幅器の感知マージンが減少するだけでは
なく、感知スピードも低下する。
に、キャパシタCrがNMOSトランジスタMN3を通
じて伝達される電荷によって充電され、その次に、その
ように充電された電荷はNMOSトランジスタMN2を
通じてビットラインBLRに伝達される。これはキャパ
シタCrに充電された電荷がビットラインBLRに伝達
されるまで感知増幅器を動作できないようにする。結果
的に、キャパシタCrにVREF電圧を充電するための
時間が必要になるので、感知増幅器の感知スピードは低
下する。さらに、ビットラインBLMのローディングキ
ャパシタンスがビットラインBLRのローディングキャ
パシタンスと異なるので、感知増幅器の感知能力が大き
く変化する可能性がある。
圧はメモリセルと異なる常誘電体キャパシタ(para
electric capacitor)を利用して生
成される。そのような基準電圧はメモリセルと同一の強
誘電体キャパシタを利用して生成することができる。そ
のような基準電圧発生回路は特許文献10に“Meth
ods Of Operating Ferroele
ctric Memory Devices Havi
ng Reconigurable BitLine
s”というタイトルで掲載されている。特許文献10の
基準電圧発生回路が図3に示している。図3を参照する
と、基準電圧発生回路350は二つのNMOSトランジ
スタ351、353と二つの強誘電体キャパシタ35
2、354とで構成される。基準電圧発生回路350の
強誘電体キャパシタ352、354はメモリセル310
を構成する強誘電体キャパシタ312と同一に形成され
たものである。強誘電体キャパシタを利用して基準電圧
を生成することによって、メモリセル状態と一番類似な
基準電圧を生成することができる。
書
体キャパシタが複数のメモリセルの書き込み/読み出し
動作を担当するので、強誘電体固有の特性として、疲労
(fatigue)特性が弱くなる。特許文献10の基
準電圧発生回路350において、強誘電体キャパシタの
電荷がビットラインに印加されることによって、基準電
圧が生成される。これは基準電圧発生回路350の強誘
電体キャパシタがメモリセルのようにメモリセルの電荷
分布を有することを意味する。そのような電荷分布は基
準電圧が一定しないようにし(または基準電圧が所定の
範囲内に分布するようにし)、その結果、感知マージン
が減少する。
トラインに直接連結されない構造の感知増幅回路を含む
半導体メモリ装置を提供することである。
せることができる感知増幅回路を含む半導体メモリ装置
を提供することである。
力を確保できる感知増幅回路を含む半導体メモリ装置を
提供することである。
シタに代えて電源電圧を利用して基準電圧を発生する回
路を含む半導体メモリ装置を提供することである。
めの本発明の特徴によると、半導体メモリ装置は少なく
とも一対のビットラインと、前記ビットラインのうちの
いずれか一つを選択する選択回路と、前記選択されたビ
ットラインをプリチャージするプリチャージ回路と、電
源電圧を利用して所定のバイアス電圧を発生する直流電
圧発生回路と、前記バイアス電圧が供給され、第1及び
第2制御信号に応答して前記バイアス電圧より低い基準
電圧を発生する基準電圧発生回路と、前記選択されたビ
ットライン上の電圧及び前記基準電圧に従って感知及び
増幅動作を実行する感知増幅回路と、を含む。
含む。ラッチ型感知増幅器は第1信号ラインと第2信号
ラインとの間に連結され、第1端子の電圧と第2端子の
電圧との間の電圧差を増幅する。等化器は前記第1端子
と前記第2端子との間に連結され、第1制御信号に応答
して前記第1端子及び前記第2端子の電圧を等化する。
第1アクティブロード素子は前記第1信号ラインと前記
第1端子との間に連結され、ビットラインの電圧に従っ
て可変される抵抗値を有する。第2アクティブロード素
子は前記第1信号ラインと前記第2端子との間に連結さ
れ、前記基準電圧に従って可変される抵抗値を有する。
前記半導体メモリ装置は第2制御信号に応答して前記第
1端子の増幅電圧を相補ビットラインに伝達し、前記第
2端子の増幅電圧を前記ビットラインに伝達する手段を
さらに含む。
装置は感知増幅イネーブル信号ライン及び接地電圧に連
結され、第1端子の電圧と第2端子の電圧との間の電圧
差を増幅する感知増幅器と、前記感知増幅イネーブル信
号ラインと前記感知増幅器の第1端子との間に連結さ
れ、第1ビットラインの電圧によって制御される第1P
MOSトランジスタと、前記感知増幅イネーブル信号ラ
インと前記感知増幅器の第2端子との間に連結され、所
定の直流基準電圧によって制御される第2PMOSトラ
ンジスタと、前記第1端子及び第2端子の間に連結さ
れ、第1制御信号によって制御される第1NMOSトラ
ンジスタと、前記感知増幅器の第1端子と前記第1ビッ
トラインとの間に連結される第2NMOSトランジスタ
と、前記感知増幅器の第2端子と第2ビットラインとの
間に連結される第3NMOSトランジスタとを含む。こ
こで、前記第2及び第3NMOSトランジスタは第2制
御信号によって共通に制御される。
モリ装置は感知イネーブル信号ライン及び接地電圧に連
結され、第1端子の電圧と第2端子の電圧との間の電圧
差を増幅する感知増幅器と、前記感知増幅器の第1端子
と接地電圧との間に連結され、第1ビットラインの電圧
によって制御される第1NMOSトランジスタと、前記
感知増幅器の第2端子と前記接地電圧との間に連結さ
れ、所定の直流基準電圧によって制御される第2NMO
Sトランジスタと、前記第1端子及び第2端子の間に連
結され、第1制御信号によって制御される第3NMOS
トランジスタと、前記感知増幅器の第1端子と前記第1
ビットラインとに連結される第4NMOSトランジスタ
と、前記感知増幅器の第2端子と第2ビットラインとの
間に連結される第5NMOSトランジスタと、を含む。
ここで、前記第4及び第5NMOSトランジスタは第2
制御信号によって共通に制御される。
発明の望ましい実施形態を詳細に説明する。
すブロック図である。図4を参照すると、半導体メモリ
装置は共有された感知増幅構造を有する。共有された感
知増幅構造によると、一つの感知増幅器は隣接したメモ
リブロックによって共有され、各動作モードで、いずれ
か一つのメモリブロックに連結される。図4にはただ二
つのメモリブロック110L、110Rを示している
が、さらに多いメモリブロックが半導体メモリ装置に提
供されることは、この分野の通常の知識を有する者に自
明である。第1メモリブロック110Lは一対のビット
ラインBL0L、BL1LとワードラインWL0、WL
1との交差領域に配列されたメモリセルMCを含む。同
じように、第2メモリブロック110Rは一対のビット
ラインBL0R、BL1RとワードラインWL0、WL
1との交差領域に配列されたメモリセルMCを含む。
ンBL0L、BL1Lには第1ビットラインプリチャー
ジ回路120L及び第1ビットラインスイッチ回路13
0Lが連結される。第1ビットラインプリチャージ回路
120Lは二つのNMOSトランジスタMN10、MN
11で構成される。NMOSトランジスタMN10はビ
ットラインBL1Lとプリチャージ電圧VBLとの間に
連結され、制御信号BLPR_L0に従ってオン/オフ
される。NMOSトランジスタMN11はビットライン
BL0Lとプリチャージ電圧VBLとの間に連結され、
制御信号BLPR_LEに従ってオン/オフされる。第
1ビットラインスイッチ回路130Lは二つのNMOS
トランジスタMN12、MN13で構成される。NMO
SトランジスタMN12はビットラインBL0Lと感知
増幅回路140との間に連結され、制御信号SAPAT
H_LEに従ってオン/オフされる。NMOSトランジ
スタMN13はビットラインBL1Lと感知増幅回路1
40との間に連結され、制御信号SAPATH_L0に
従ってオン/オフされる。
ンBL0Lに連結されたメモリセルが選択される時に、
制御信号BLPR_LE、SAPATH_LEが活性化
され、制御信号BLPR_L0、SAPATH_L0は
非活性化される。ビットラインBL0LはNMOSトラ
ンジスタMN11を通じてプリチャージされ、NMOS
トランジスタMN12を通じて感知増幅回路140に連
結される。この時に、ビットラインBL1Lは感知増幅
回路140と電気的に絶縁される。同じように、第1メ
モリブロック110LのビットラインBL1Lに連結さ
れたメモリセルが選択される時に、制御信号BLPR_
L0、SAPATH_L0が活性化され、制御信号BL
PR_LE、SAPATH_LEは非活性化される。ビ
ットラインBL1LはNMOSトラジスタMN10を通
じてプリチャージされ、NMOSトランジスタMN13
を通じて感知増幅回路140に連結される。この時に、
ビットラインBL0Lは感知増幅回路140と電気的に
絶縁される。
ンBL0R、BL1Rには第2ビットラインプリチャー
ジ回路120R及び第2ビットラインスイッチ回路13
0Rが連結されている。第2ビットラインプリチャージ
回路120Rは二つのNMOSトランジスタMN14、
MN15で構成される。NMOSトランジスタMN14
はビットラインBL1Rとプリチャージ電圧VBLとの
間に連結され、制御信号BLPR_ROに従ってオン/
オフされる。NMOSトランジスタMN15はビットラ
インBL0Rとプリチャージ電圧VBLとの間に連結さ
れ、制御信号BLPR_REに従ってオン/オフされ
る。第2ビットラインスイッチ回路130Rは二つのN
MOSトランジスタMN16、MN17で構成される。
NMOSトランジスタMN16はビットラインBL1R
と感知増幅回路140との間に連結され、制御信号SA
PATH_ROに従ってオン/オフされる。NMOSト
ランジスタMN17はビットラインBL0Rと感知増幅
回路140との間に連結され、制御信号SAPATH_
REに従ってオン/オフされる。
ンBL0Rに連結されたメモリセルが選択される時に、
制御信号BLPR_RE、SAPATH_REが活性化
され、制御信号BLPR_RO、SAPATH_ROは
非活性化される。ビットラインBL0RはNMOSトラ
ンジスタMN15を通じてプリチャージされ、NMOS
トランジスタMN17を通じて感知増幅回路140に連
結される。この時に、ビットラインBL1Rは感知増幅
回路140と電気的に絶縁される。同じように、第2メ
モリブロック110RのビットラインBL1Rに連結さ
れたメモリセルが選択される時に、制御信号BLPR_
RO、SAPATH_ROが活性化され、制御信号BL
PR_RE、SAPATH_REは非活性化される。ビ
ットラインBL1RはNMOSトランジスタMN14を
通じてプリチャージされ、NMOSトランジスタMN1
6を通じて感知増幅回路140に連結される。この時
に、ビットラインBL0Rは感知増幅回路140と電気
的に絶縁される。
140は基準電圧VREFが供給され、第1ビットライ
ンスイッチ回路130Lまたは第2ビットラインスイッ
チ回路130Rを通じて連結されたビットライン上の電
圧を感知する。そのように感知した結果はデータライン
SDLbを通じて出力される。一つのビットライン上の
電圧を利用してデータを感知するので、感知増幅回路1
40にはただ一つのデータラインSDLbが連結され
る。これは感知増幅器の動作時間を短縮し、チップサイ
ズを減少させる。
圧発生回路150と基準電圧発生回路160とをさらに
含む。直流電圧発生回路150は電源電圧を利用して安
定したバイアス電圧VBIASを発生し、例えば、バン
ドギャップ基準電圧発生回路で実現することができる。
基準電圧発生回路160はバイアス電圧VBIASが供
給され、制御信号SETb、OFFbに応答して基準電
圧VREFを発生する。基準電圧発生回路160は二つ
のPMOSトランジスタMP10、MP11と二つのN
MOSトランジスタMN18、MN19で構成される。
PMOSトランジスタMP10及びNMOSトランジス
タMN18は電源電圧VCCと基準電圧ラインVREF
との間に直列に連結される。PMOSトランジスタMP
10のゲートには制御信号SETbが印加され、NMO
SトランジスタMN18のゲートはバイアス電圧VBI
ASに連結される。PMOSトランジスタMP11は電
源電圧VCCと基準電圧ラインVREFとの間に連結さ
れ、NMOSトランジスタMN19は基準電圧ラインV
REFと接地電圧GNDとの間に連結される。PMOS
トランジスタ及びNMOSトランジスタMP11、MN
19のゲートには制御信号OFFbが共通に印加され
る。
である時に、PMOSトランジスタMP10、MP11
はターンオフされ、NMOSトランジスタMN19はタ
ーンオンされる。すなわち、基準電圧VREFは接地電
圧になる。このような基準電圧は、以後、“第1基準電
圧”と称する。制御信号SETbがローレベルであり、
制御信号OFFbがハイレベルである時に、PMOSト
ランジスタMP10及びNMOSトランジスタMN19
はターンオンされ、PMOSトランジスタMP11はタ
ーンオフされる。基準電圧発生回路160はバイアス電
圧VBIASより低い基準電圧VREFを出力する。こ
のような基準電圧は、以後“第2基準電圧”と称する。
第2基準電圧VREFはデータ“1”のビットラインレ
ベルとデータ“0”のビットラインレベルとの中間レベ
ルを有し、PMOSトランジスタ及びNMOSトランジ
スタMP10、MN18、MN19の抵抗比を調節する
ことによって、最適化することができる。制御信号SE
Tb、OFFbがローレベルである時に、PMOSトラ
ンジスタ及びNMOSトランジスタMP10、MN19
はターンオフされ、PMOSトランジスタMP11はタ
ーンオンされる。すなわち、基準電圧VREFは電源電
圧VCCになり、このような基準電圧は、以後“第3基
準電圧”と称する。
の感知増幅器に各々対応する基準電圧発生回路が提供さ
れる。この時に、基準電圧発生回路は対応する感知増幅
器と隣接した領域に配置され、直流電圧発生回路150
は全ての基準電圧発生回路160にバイアス電圧VBI
ASを供給する。なぜなら、基準電圧VREF、特に第
2基準電圧は数百mV程度だからである。すなわち、感
知増幅器と隣接した領域に基準電圧発生回路を配置する
理由は、より安定した基準電圧を感知増幅器に供給する
ためである。
実施形態である。本発明の感知増幅回路140はラッチ
型感知増幅器を含む。前記ラッチ型感知増幅器は感知増
幅イネーブル信号SA_ENが供給される信号ライン2
01と接地電圧GNDが供給される信号ライン202と
の間に連結され、二つのPMOSトランジスタMP2
0、MP21と二つのNMOSトランジスタMN20、
MN21とで構成される。感知増幅器は第1端子Naと
第2端子Nbとの間の微細な電圧差を増幅する。PMO
SトランジスタMP20は信号ライン201と第1端子
Naとの間に形成される電流通路と、第2端子Nbに連
結されるゲートとを有する。PMOSトランジスタMP
21は信号ライン201と第2端子Nbとの間に形成さ
れる電流通路と、第1端子Naに連結されるゲートとを
有する。第1端子Naにゲートが連結されるNMOSト
ランジスタMN21は第2端子Nbと信号ライン202
との間に連結される。第1端子Naと信号ライン202
との間に電流通路が形成されたNMOSトランジスタM
N20は第2端子Nbに連結されたゲートを有する。
ィブロード素子として、PMOSトランジスタMP2
2、MP23を含む。PMOSトランジスタMP22は
信号ライン201と第1端子Naとの間に連結され、ビ
ットラインBLの電圧に従って可変される抵抗値を有す
る。すなわち、ビットラインBLの電圧に従ってPMO
SトランジスタMP22を通じて流れる電流量が制御さ
れる。(または決められる)。PMOSトランジスタM
P23は信号ライン201と第2端子Nbとの間に連結
され、基準電圧発生回路160からの基準電圧VREF
に従って可変される抵抗値を有する。すなわち、基準電
圧VREFに従ってPMOSトランジスタMP23を通
じて流れる電流量が制御される(決められる)。このよ
うな説明から知られるように、ビットラインBLと感知
増幅器とは直接は連結されていない。
と第2端子Nbとの間には等化器として、NMOSトラ
ンジスタMN24が連結され、NMOSトランジスタM
N24は制御信号SBL_EQによって制御される。こ
こで、制御信号SBL_EQはラッチ型感知増幅器が動
作する以前に、ハイで活性化され、ラッチ型感知増幅器
が動作する時に、ローで非活性化される。NMOSトラ
ンジスタMN25はビットラインBLと第2端子Nbと
の間に連結され、NMOSトランジスタMN26は第1
端子NaとデータラインSDLbとの間に連結される。
NMOSトランジスタMN25は制御信号LS_BLに
よって制御され、NMOSトランジスタMN26は制御
信号YSWによって制御される。ここで、NMOSトラ
ンジスタMN25は第2端子Nbの増幅電圧をビットラ
インBLに伝達し、NMOSトランジスタMN26は第
1端子の増幅電圧をデータラインSDLbに伝達する。
スタMP20、MP21は同一のチャネル縦横比(ch
annel width−to−length(W/
L)ratio)を有するように実現され、NMOSト
ランジスタMN20、MN21は同一の縦横比を有する
ように実現される。同じように、PMOSトランジスタ
MP22、MP23は同一の縦横比を有するように実現
され、NMOSトランジスタMN25、MN26は同一
の縦横比を有するように実現される。
み出し動作を説明するための動作タイミング図である。
本発明による半導体メモリ装置の読み出し動作を参照図
面に基づいて以後詳細に説明する。便宜上、第1メモリ
ブロック110LのビットラインBL0Lに連結された
メモリセルがアクセスされると仮定すれば、第2メモリ
ブロック110RのビットラインBL0R、BL1Rは
感知増幅回路140と電気的に分離される。すなわち、
制御信号BLPR_RO、BLPR_RE、SAPAT
H_RO、SAPATH_REは非活性化される。
TH_LEが活性化され、その結果、ビットラインBL
0Lはプリチャージ電圧VBLに充電され、感知増幅回
路140に電気的に連結される。この時に、制御信号B
LPR_LO、SAPATH_LOが非活性化されるの
で、ビットラインBL1Lは感知増幅回路140と電気
的に分離される。制御信号SBL_EQがハイレベルに
維持される間、感知増幅器の第1端子Naと第2端子N
bとの電圧は等化される(equalized)。すな
わち、制御信号SBL_EQがハイレベルである時に、
NMOSトラジスタMN24はターンオンされ、第1端
子Naと第2端子Nbとは電気的に連結される。ここ
で、第1端子Na及び第2端子Nbは接地電圧に設定す
ることができる。たとえば、第1及び第2端子Na、N
bをNMOSトランジスタMN25を通じてビットライ
ンBLに連結させることによって、第1及び第2端子N
a、Nbは接地電圧を有する。一方、第1端子Na及び
第2端子Nbはフローティング状態に維持することがで
きる。この時に、基準電圧VREFは接地電圧になる
が、これは制御信号SETb、OFFbが全部ハイレベ
ルになるからである。
れ、その次に、プレートラインPLが活性化される。こ
れにより選択されたメモリセルMCに貯蔵された電荷が
ビットラインBL0Lに伝達される。すなわち、メモリ
セルに貯蔵されたデータに従ってビットラインの電圧が
変化する。これと同時に、制御信号SETbがハイレベ
ルからローレベルに遷移することによって、基準電圧発
生回路160はバイアス電圧VBIASより低い第2基
準電圧VREFを発生する。続けて、制御信号SBL_
EQがハイ−ロー遷移(high−low trans
ition)する状態で、感知増幅イネーブルSA_E
N信号が接地電圧GNDのローレベルから電源電圧VC
Cのハイレベルに遷移する。この時に、PMOSトラン
ジスタMP22、MP23は互いに異なるゲート−ソー
ス電圧Vgsを有する。これはPMOSトランジスタM
P22、MP23のゲートに印加されるビットラインB
L電圧と基準電圧VREFとが異なるからである。結果
的に、PMOSトランジスタMP22、MP23を通じ
て異なる量の電流が第1端子Na及び第2端子Nbに流
れるようになる。すなわち、第1端子Naと第2端子N
bとの間に微細な電圧差が生じる。このような電圧差は
ラッチ型感知増幅器MP20、MP21、MN20、M
N21によって増幅される。
セスされる場合に、ビットラインBLの電圧は基準電圧
VREFより高い。これはPMOSトランジスタMP2
2を通じて流れる電流量がPMOSトランジスタMP2
3を通じて流れる電流量より多いことを意味する。第1
端子Naの電圧が第2端子Nbの電圧より高いので、第
1端子Naは電源電圧を有し、第2端子Nbは接地電圧
を有する。このように増幅された電圧は第1端子Na及
び第2端子Nbにラッチされる。
号SETbはハイレベルになり、制御信号OFFbはロ
ーレベルになる。その結果、PMOSトランジスタMP
23に印加される基準電圧VREFは第2基準電圧から
第3基準電圧VCCに変化する。これによりPMOSト
ランジスタMP23が完全にターンオフされるようにな
る。制御信号YSW及びLS_BLがローレベルからハ
イレベルに遷移することによって、第1端子Naの増幅
された電圧はNMOSトランジスタMN26を通じてデ
ータラインSDLbに伝達され、第2端子Nbの増幅さ
れた電圧はNMOSトランジスタMN25を通じてビッ
トラインにBLに伝達される。感知されたデータがデー
タラインSDLbに伝達されれば(または感知動作が完
了すれば)、制御信号OFFbはローレベルからハイレ
ベルに遷移し、その結果、基準電圧VREFは接地電圧
になる。これにより次の動作時に発生する所望しない電
流を遮断することができる。
メモリセルMCに連結されたビットラインBLの電圧レ
ベルはPMOSトランジスタMP22、MP23のゲー
ト−ソース電圧に沿って流れる電流量に従って感知され
る。等化器として動作するNMOSトランジスタMN2
4を使用することによって、感知増幅器が動作する以前
に、PMOSトランジスタMP22、MP23のゲート
−ソース電圧差が発生せず、その結果、感知増幅器の正
確度を向上させることができる。すなわち、感知増幅器
が動作する以前に、第1端子Na及び第2端子Nbが同
一の電圧レベルに等化されるので、感知増幅イネーブル
信号SA_ENが活性化される時に、PMOSトランジ
スタMP20、MP21とNMOSトランジスタMN2
0、MN21とのゲート電圧が同一に設定される。NM
OSトランジスタMN24を使用しなければ、第1端子
Na及び第2端子Nbはノイズによって互いに異なるレ
ベルに設定することができる。こうするとPMOSトラ
ンジスタMP22、MP23の動作条件はゲート電圧だ
けではなく、他の電圧によっても決められるようにな
る。これによって、正確な感知動作は実行し難くなる。
結論的に、NMOSトランジスタMN24を使用するこ
とで感知増幅器の正確度が向上する。
チ型感知増幅器の第1及び第2端子Na、Nbにはビッ
トラインBL電圧及び基準電圧VREFが直接印加され
ないので、感知増幅器が動作する前に生じる従来の問題
点(PMOSまたはNMOSトランジスタのターンオン
電圧より大きいビットラインBLM、BLRの電圧差に
よって生じるビットラインへ/からの充/放電電流)を
根本的に解決することができる。また、感知増幅回路1
40に一つのビットラインのみが連結されるので、感知
増幅回路の動作時間を短縮することができる。感知増幅
回路140に一つのデータラインのみが連結されるの
で、チップサイズの減少効果が得られる。さらに、キャ
パシタを利用してビットラインBLに基準電圧VREF
を伝達する必要がないので、感知増幅回路の動作スピー
ドを向上させることができる。
幅回路を示す回路図である。図7に示した感知増幅回路
300はアクティブロード素子として、PMOSトラン
ジスタMP22、MP23に代えてNMOSトランジス
タMN33、MN34が使用されることを除外すると、
図5に示した感知増幅回路と同一である。NMOSトラ
ンジスタMN33は第1端子Naと接地電圧GNDとの
間に形成された電流通路と、ビットラインBLに連結さ
れたゲートとを有する。NMOSトランジスタMN34
は第2端子Nbと接地電圧GNDとの間に形成された電
流通路と、基準電圧VREFに連結されたゲートとを有
する。図7に示した感知増幅回路は図5に示したものと
実質的に同一に動作するので、それに対する説明は省略
する。
連結されたビットラインBLの電圧レベルはNMOSト
ランジスタMN33、MN34のゲート−ソース電圧に
沿って流れる電流量に従って感知される。ビットライン
BL電圧と基準電圧VREFがNMOSトランジスタM
N33、MN34のターンオン電圧より低い状態で、図
7に示した感知増幅回路を使用する場合に、感知時間及
び感知能力を減少させることができる。したがって、よ
り速く、正確な感知動作を実行するように、ビットライ
ン電圧及び基準電圧はNMOSトランジスタMN33、
MN34のターンオン電圧より高く設定されなければな
らない。
上述の説明及び図面に従って詳述したが、これは例を挙
げて説明したに過ぎない。本発明の技術的思想及び範囲
を外れない範囲内での多様な変化及び変更が可能であ
る。
ビットライン電圧及び基準電圧が直接印加されないよう
に、ラッチ型感知増幅器を実現することによって、感知
増幅回路の動作スピードを向上させることができる。一
つのビットラインのみが感知増幅回路に連結されるの
で、感知増幅回路の動作時間を短縮することができる。
また、一つのデータラインを通じて感知増幅回路に/か
らデータを伝達することによって、チップサイズを減少
することができる。感知増幅動作が実行された後に、基
準電圧を電源電圧に可変させることによって、不要に消
耗する電流を減らすことができる。
幅器を示す回路図である。
めの動作タイミング図である。
含む半導体メモリ装置を示す回路図である。
ための動作タイミング図である。
含む半導体メモリ装置を示す回路図である。
ための動作タイミング図である。
示す回路図である。
ライン 12,MP20,MP21,MN20,MN21
感知増幅器
Claims (29)
- 【請求項1】 少なくとも一対のビットラインと、 前記ビットラインのうちのいずれか一つを選択する選択
回路と、 前記選択されたビットラインをプリチャージするプリチ
ャージ回路と、 電源電圧を利用して所定のバイアス電圧を発生する直流
電圧発生回路と、 前記バイアス電圧が供給され、第1及び第2制御信号に
応答して前記バイアス電圧より低い基準電圧を発生する
基準電圧発生回路と、 前記選択されたビットライン上の電圧及び前記基準電圧
に従って感知及び増幅動作を実行する感知増幅回路と、
を含むことを特徴とする半導体メモリ装置。 - 【請求項2】 前記感知増幅回路は、 第1及び第2信号ラインと、 前記第1信号ラインと前記第2信号ラインとの間に連結
され、第1端子の電圧と第2端子の電圧との間の電圧差
を増幅する感知増幅器と、 前記第1端子と前記第2端子との間に連結され、第3制
御信号に応答して前記第1端子と前記第2端子との電圧
を等化する等化器と、 前記第1信号ラインと前記第1端子との間に連結され、
前記選択されたビットラインの電圧に従って可変される
抵抗値を有する第1アクティブロード素子と、 前記第1信号ラインと前記第2端子との間に連結され、
前記基準電圧に従って可変される抵抗値を有する第2ア
クティブロード素子と、 を含むことを特徴とする請求項1に記載の半導体メモリ
装置。 - 【請求項3】 前記第1信号ラインは前記感知増幅器の
動作状態に従って接地電圧または電源電圧が供給され、
前記第2信号ラインは接地電圧に固定されることを特徴
とする請求項2に記載の半導体メモリ装置。 - 【請求項4】 前記第1信号ラインは、前記第3制御信
号が活性化される時に、前記接地電圧が供給され、前記
第3制御信号が非活性化される時に、前記電源電圧が供
給されることを特徴とする請求項3に記載の半導体メモ
リ装置。 - 【請求項5】 前記第1アクティブロード素子はPMO
Sトランジスタであり、前記PMOSトランジスタは前
記選択されたビットラインに連結されたゲート、前記第
1信号ラインに連結されたソース、及び前記第1端子に
連結されたドレインを有することを特徴とする請求項3
に記載の半導体メモリ装置。 - 【請求項6】 前記第2アクティブロード素子はPMO
Sトランジスタであり、前記PMOSトランジスタは前
記基準電圧に連結されたゲート、前記第1信号ラインに
連結されたソース、及び前記第2端子に連結されたドレ
インを有することを特徴とする請求項3に記載の半導体
メモリ装置。 - 【請求項7】 前記第1信号ラインは接地電圧に固定さ
れ、前記第2信号ラインは前記感知増幅器の動作状態に
従って前記接地電圧または電源供給が供給されることを
特徴とする請求項2に記載の半導体メモリ装置。 - 【請求項8】 前記第2信号ラインは、前記第3制御信
号が活性化される時に、前記接地電圧が供給され、前記
第3制御信号が非活性化される時に、前記電源電圧が供
給されることを特徴とする請求項7に記載の半導体メモ
リ装置。 - 【請求項9】 前記第1アクティブロード素子はNMO
Sトランジスタであり、前記NMOSトランジスタは前
記選択されたビットラインに連結されたゲート、前記第
1信号ラインに連結されたソース、及び前記第1端子に
連結されたドレインを有することを特徴とする請求項7
に記載の半導体メモリ装置。 - 【請求項10】 前記第2アクティブロード素子はNM
OSトランジスタであり、前記NMOSトランジスタは
前記基準電圧に連結されたゲート、前記第1信号ライン
に連結されたソース、及び前記第2端子に連結されたド
レインを有することを特徴とする請求項7に記載の半導
体メモリ装置。 - 【請求項11】 前記感知増幅回路は第4及び第5制御
信号に応答して前記第1端子の増幅電圧をデータライン
に伝達し、前記第2端子の増幅電圧を前記選択されたビ
ットラインに伝達する手段をさらに含むことを特徴とす
る請求項2に記載の半導体メモリ装置。 - 【請求項12】 前記手段は第1NMOSトランジスタ
と第2NMOSトランジスタとを含み、 前記第1NMOSトランジスタは前記感知増幅器の第2
端子に連結されたドレイン、前記選択されたビットライ
ンに連結されたソース、及び前記第4制御信号を受け取
るように連結されたゲートを有し、 前記第2NMOSトランジスタは前記感知増幅器の第1
端子に連結されたドレイン、前記データラインに連結さ
れたソース、及び前記第5制御信号を受け取るように連
結されたゲートを有することを特徴とする請求項11に
記載の半導体メモリ装置。 - 【請求項13】 前記感知増幅器はラッチ型感知増幅器
であることを特徴とする請求項2に記載の半導体メモリ
装置。 - 【請求項14】 前記第3制御信号が活性化される時
に、前記感知増幅器の第1端子及び第2端子は、フロー
ティング状態及び接地電圧のうちのいずれか一つに等化
されることを特徴とする請求項2に記載の半導体メモリ
装置。 - 【請求項15】 前記選択されたビットラインの電圧が
十分に感知された後に、前記基準電圧発生回路は前記制
御信号に応答して前記バイアス電圧より高い前記基準電
圧を発生することを特徴とする請求項1に記載の半導体
メモリ装置。 - 【請求項16】 前記感知増幅回路の動作が完了する時
に、前記基準電圧発生回路は前記制御信号に応答して接
地電圧を有する基準電圧を発生することを特徴とする請
求項1に記載の半導体メモリ装置。 - 【請求項17】 前記基準電圧発生回路は第1及び第2
PMOSトランジスタと第1及び第2NMOSトランジ
スタとを含み、前記第1PMOSトランジスタ及び前記
第1NMOSトランジスタは前記電源電圧と前記基準電
圧との間に直列に連結され、前記制御信号及び前記バイ
アス電圧によって各々制御され、前記第2PMOSトラ
ンジスタは前記電源電圧と前記基準電圧との間に連結さ
れ、前記第2制御信号によって制御され、そして第2N
MOSトランジスタは前記基準電圧と接地電圧との間に
連結され、前記第2制御信号によって制御されることを
特徴とする請求項1に記載の半導体メモリ装置。 - 【請求項18】 少なくとも一対のビットラインと、 前記ビットラインのうちのいずれか一つを選択する選択
回路と、 前記選択されたビットラインをプリチャージするプリチ
ャージ回路と、 電源電圧を利用して所定のバイアス電圧を発生する直流
電圧発生回路と、 前記バイアス電圧が供給され、第1及び第2制御信号に
応答して前記バイアス電圧より低い基準電圧を発生する
基準電圧発生回路と、 前記選択されたビットライン上の電圧及び前記基準電圧
に従って感知及び増幅動作を実行する感知増幅回路と、
を含み、 前記感知増幅回路は、 感知増幅イネーブル信号ライン及び接地電圧に連結さ
れ、第1端子の電圧と第2端子の電圧との間の電圧差を
増幅する感知増幅器と、 前記感知増幅イネーブル信号ラインと前記感知増幅器の
第1端子との間に連結され、前記選択されたビットライ
ンの電圧によって制御される第1PMOSトランジスタ
と、 前記感知増幅イネーブル信号ラインと前記感知増幅器の
第2端子との間に連結され、前記基準電圧によって制御
される第2PMOSトランジスタと、 前記第1端子及び第2端子の間に連結され、第3制御信
号によって制御される第1NMOSトランジスタと、 前記感知増幅器の第1端子と前記選択されたビットライ
ンとの間に連結される第2NMOSトランジスタと、 前記感知増幅器の第2端子とデータラインとの間に連結
される第3NMOSトランジスタと、を含み、 前記第2及び第3NMOSトランジスタは第4及び第5
制御信号によって各々制御されることを特徴とする半導
体メモリ装置。 - 【請求項19】 前記感知増幅イネーブル信号ライン
は、前記感知増幅器が非活性化される時に、接地電圧が
供給され、前記感知増幅器が活性化される時に、電源電
圧が供給されることを特徴とする請求項18に記載の半
導体メモリ装置。 - 【請求項20】 前記第3制御信号が活性化される時
に、前記感知増幅器の第1端子及び第2端子は、フロー
ティング状態及び接地電圧のうちのいずれか一つに等化
されることを特徴とする請求項18に記載の半導体メモ
リ装置。 - 【請求項21】 前記選択されたビットラインの電圧が
十分に感知された後に、前記基準電圧発生回路は前記制
御信号に応答して前記バイアス電圧より高い前記基準電
圧を発生することを特徴とする請求項18に記載の半導
体メモリ装置。 - 【請求項22】 前記感知増幅回路の動作が完了する時
に、前記基準電圧発生回路は前記制御信号に応答して接
地電圧を有する基準電圧を発生することを特徴とする請
求項18に記載の半導体メモリ装置。 - 【請求項23】 前記基準電圧発生回路は第1及び第2
PMOSトランジスタと第1及び第2NMOSトランジ
スタとを含み、前記第1PMOSトランジスタ及び前記
第1NMOSトランジスタは前記電源電圧と前記基準電
圧との間に直列に連結され、前記制御信号及び前記バイ
アス電圧によって各々制御され、前記第2PMOSトラ
ンジスタは前記電源電圧と前記基準電圧との間に連結さ
れ、前記第2制御信号によって制御され、そして前記第
2NMOSトランジスタは前記基準電圧と接地電圧との
間に連結され、前記第2制御信号によって制御されるこ
とを特徴とする請求項18に記載の半導体メモリ装置。 - 【請求項24】 少なくとも一対のビットラインと、 前記ビットラインのうちのいずれか一つを選択する選択
回路と、 前記選択されたビットラインをプリチャージするプリチ
ャージ回路と、 電源電圧を利用して所定のバイアス電圧を発生する直流
電圧発生回路と、 前記バイアス電圧が供給され、第1及び第2制御信号に
応答して前記バイアス電圧より低い基準電圧を発生する
基準電圧発生回路と、 前記選択されたビットライン上の電圧及び前記基準電圧
に従って感知及び増幅動作を実行する感知増回路と、を
含み、 前記感知増幅回路は、 感知増幅イネーブル信号ライン及び接地電圧に連結さ
れ、第1端子の電圧と第2端子の電圧との間の電圧差を
増幅する感知増幅器と、 前記感知増幅器の第1端子と接地電圧との間に連結さ
れ、前記選択されたビットラインの電圧によって制御さ
れる第1NMOSトランジスタと、 前記感知増幅器の第2端子と前記接地電圧との間に連結
され、前記基準電圧によって制御される第2NMOSト
ランジスタと、 前記第1端子及び第2端子の間に連結され、第3制御信
号によって制御される第3NMOSトランジスタと、 前記感知増幅器の第1端子と前記選択されたビットライ
ンとの間に連結される第4NMOSトランジスタと、 前記感知増幅器の第2端子とデータラインとの間に連結
される第5NMOSトランジスタと、を含み、 前記第4及び第5NMOSトランジスタは第4及び第5
制御信号によって各々制御されることを特徴とする半導
体メモリ装置。 - 【請求項25】 前記感知増幅イネーブル信号ライン
は、前記感知増幅器が非活性化される時に、接地電圧が
供給され、前記感知増幅器が活性化される時に、電源電
圧が供給されることを特徴とする請求項23に記載の半
導体メモリ装置。 - 【請求項26】 前記第3制御信号が活性化される時
に、前記感知増幅器の第1端子及び第2端子は、フロー
ティング状態及び接地電圧のうちのいずれか一つに等化
されることを特徴とする請求項23に記載の半導体メモ
リ装置。 - 【請求項27】 前記選択されたビットラインの電圧が
十分に感知された後に、前記基準電圧発生回路は前記制
御信号に応答して前記バイアス電圧より高い前記基準電
圧を発生することを特徴とする請求項23に記載の半導
体メモリ装置。 - 【請求項28】 前記感知増幅回路の動作が完了する時
に、前記基準電圧発生回路は前記制御信号に応答して接
地電圧を有する基準電圧を発生することを特徴とする請
求項23に記載の半導体メモリ装置。 - 【請求項29】 前記基準電圧発生回路は、第1及び第
2PMOSトランジスタと第1及び第2NMOSトラン
ジスタとを含み、前記第1PMOSトランジスタ及び前
記第1NMOSトランジスタは前記電源電圧と前記基準
電圧との間に直列に連結され、前記制御信号及び前記バ
イアス電圧によって各々制御され、前記第2PMOSト
ランジスタは前記電源電圧と前記基準電圧との間に連結
され、前記第2制御信号によって制御され、そして前記
第2NMOSトランジスタは前記基準電圧と接地電圧と
の間に連結され、前記第2制御信号によって制御される
ことを特徴とする請求項23に記載の半導体メモリ装
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2001-071801 | 2001-11-19 | ||
KR10-2001-0071801A KR100414210B1 (ko) | 2001-11-19 | 2001-11-19 | 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003157675A true JP2003157675A (ja) | 2003-05-30 |
JP4188662B2 JP4188662B2 (ja) | 2008-11-26 |
Family
ID=19716087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002318593A Expired - Lifetime JP4188662B2 (ja) | 2001-11-19 | 2002-10-31 | 半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6914836B2 (ja) |
JP (1) | JP4188662B2 (ja) |
KR (1) | KR100414210B1 (ja) |
DE (1) | DE10253872B4 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6903959B2 (en) * | 2002-09-24 | 2005-06-07 | Infineon Technologies Aktiengesellschaft | Sensing of memory integrated circuits |
TW594736B (en) * | 2003-04-17 | 2004-06-21 | Macronix Int Co Ltd | Over-driven read method and device of ferroelectric memory |
FR2855902B1 (fr) * | 2003-06-04 | 2005-08-26 | St Microelectronics Sa | Amplificateur de lecture desequilibre dynamiquement |
KR100542710B1 (ko) * | 2003-10-02 | 2006-01-11 | 주식회사 하이닉스반도체 | 차동 증폭기 및 이를 채용한 비트라인 센스 증폭기 |
US7176719B2 (en) * | 2004-08-31 | 2007-02-13 | Micron Technology, Inc. | Capacitively-coupled level restore circuits for low voltage swing logic circuits |
US7221605B2 (en) * | 2004-08-31 | 2007-05-22 | Micron Technology, Inc. | Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets |
US7236415B2 (en) * | 2004-09-01 | 2007-06-26 | Micron Technology, Inc. | Sample and hold memory sense amplifier |
JP2006107560A (ja) * | 2004-09-30 | 2006-04-20 | Toshiba Corp | 半導体メモリ装置 |
KR100930384B1 (ko) * | 2007-06-25 | 2009-12-08 | 주식회사 하이닉스반도체 | 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 |
US8406067B2 (en) | 2011-07-21 | 2013-03-26 | Elite Semiconductor Memory Technology Inc. | Semiconductor memory device |
US9236102B2 (en) | 2012-10-12 | 2016-01-12 | Micron Technology, Inc. | Apparatuses, circuits, and methods for biasing signal lines |
US9042190B2 (en) * | 2013-02-25 | 2015-05-26 | Micron Technology, Inc. | Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase |
US9672875B2 (en) | 2014-01-27 | 2017-06-06 | Micron Technology, Inc. | Methods and apparatuses for providing a program voltage responsive to a voltage determination |
CN105741874B (zh) | 2014-12-08 | 2019-10-25 | 中芯国际集成电路制造(上海)有限公司 | 用于快闪存储器的双位线读出电路和读出方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3278981B2 (ja) * | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
KR100189750B1 (ko) * | 1996-07-29 | 1999-06-01 | 구본준 | 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부 |
US6097624A (en) * | 1997-09-17 | 2000-08-01 | Samsung Electronics Co., Ltd. | Methods of operating ferroelectric memory devices having reconfigurable bit lines |
US5841718A (en) * | 1997-08-08 | 1998-11-24 | Mosel Vitelic, Inc. | Use of voltage equalization in signal-sensing circuits |
KR100268444B1 (ko) * | 1997-08-30 | 2000-10-16 | 윤종용 | 강유전체 랜덤 액세스 메모리 장치 |
US5949256A (en) * | 1997-10-31 | 1999-09-07 | Hewlett Packard Company | Asymmetric sense amplifier for single-ended memory arrays |
KR100268876B1 (ko) * | 1998-05-13 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자의 구동회로 |
JPH11260064A (ja) * | 1998-03-09 | 1999-09-24 | Sanyo Electric Co Ltd | センスアンプ |
JPH11306782A (ja) * | 1998-04-24 | 1999-11-05 | Sharp Corp | 半導体記憶装置 |
KR100295159B1 (ko) * | 1998-07-28 | 2001-07-12 | 윤덕용 | 메모리용저전력감지증폭기 |
JP3475088B2 (ja) * | 1998-08-25 | 2003-12-08 | 三洋電機株式会社 | 半導体記憶装置 |
US6169424B1 (en) * | 1998-11-03 | 2001-01-02 | Intel Corporation | Self-biasing sense amplifier |
KR100353471B1 (ko) * | 1998-12-23 | 2002-11-18 | 주식회사 하이닉스반도체 | 데이터 센스 앰프 |
US6563753B1 (en) * | 2001-11-16 | 2003-05-13 | Agilent Technologies, Inc. | Sense amplifier with independent write-back capability for ferroelectric random-access memories |
-
2001
- 2001-11-19 KR KR10-2001-0071801A patent/KR100414210B1/ko not_active IP Right Cessation
-
2002
- 2002-10-31 JP JP2002318593A patent/JP4188662B2/ja not_active Expired - Lifetime
- 2002-11-13 DE DE10253872A patent/DE10253872B4/de not_active Expired - Fee Related
- 2002-11-15 US US10/295,718 patent/US6914836B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6914836B2 (en) | 2005-07-05 |
JP4188662B2 (ja) | 2008-11-26 |
DE10253872B4 (de) | 2007-04-19 |
US20030095457A1 (en) | 2003-05-22 |
KR100414210B1 (ko) | 2004-01-13 |
KR20030041068A (ko) | 2003-05-23 |
DE10253872A1 (de) | 2003-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6205068B1 (en) | Dynamic random access memory device having a divided precharge control scheme | |
EP1739682B1 (en) | Voltage supply circuit and semiconductor memory | |
US7564729B2 (en) | Differential and hierarchical sensing for memory circuits | |
US6104655A (en) | Semiconductor storage device | |
KR100402243B1 (ko) | 개선된 주변회로를 갖는 반도체 기억장치 | |
US7209399B2 (en) | Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme | |
EP0821364B1 (en) | Sense circuit | |
JP4188662B2 (ja) | 半導体メモリ装置 | |
KR20170143125A (ko) | 기준전압을 생성하기 위한 메모리 셀을 포함하는 메모리 장치 | |
US20140056063A1 (en) | Semiconductor device having current change memory cell | |
US7616471B2 (en) | Ferroelectric memory device | |
US7085187B2 (en) | Semiconductor storage device | |
US6466501B2 (en) | Semiconductor memory device having sense amplifier and method for driving sense amplifier | |
US8130561B2 (en) | Self pre-charging and equalizing bit line sense amplifier | |
US6721218B2 (en) | Semiconductor memory device and data read method thereof | |
US6198681B1 (en) | Sense amplifier for low voltage memory arrays | |
JPH0532839B2 (ja) | ||
US6584020B2 (en) | Semiconductor memory device having intermediate voltage generating circuit | |
US20070230258A1 (en) | Semiconductor memory device for controlling bit line sense amplifying operation using row and column addresses | |
US6188601B1 (en) | Ferroelectric memory device having single bit line coupled to at least one memory cell | |
JPH07230694A (ja) | 半導体記憶装置 | |
JPH0554661A (ja) | 半導体記憶装置 | |
JP2001351382A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050609 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070813 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071128 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071214 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080318 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080715 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080728 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080812 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080911 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |