KR940026967A - 단일 비트 라인을 통해서 판독 데이타 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치 - Google Patents

단일 비트 라인을 통해서 판독 데이타 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치 Download PDF

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Abstract

비동기 정적 랜덤 억세스 메모리 장치는 한 쌍의 메모리 노드들(N11/N12) 간의 전위차의 형성으로 메모리 셀의 플립플롭 회로내에 데이타 비트를 기입하기 위한 메모리 셀들(M11 내지 Mml)의 열과 연관된 비트 라인 쌍(BL1a/BL1b) 및 높거나 낮은 전위 레벨의 형성으로 플립플롭으로부터 데이타 비트를 판독하기 위한 메모리 셀들의 열과 또한 연관된 신호 비트 라인(BL1c)을 갖고, 방전 회로(Qn15)는 단일 비트 라인상의 높거나 낮은 전압 레벨을 발생 시키기 위한 메모리 노드중의 하나의 노드에 의해 게이트되고 ; 결과적으로, 비트 라인들의 총수를 감소하고, 플립플롭 회로는 작은 양의 전류로 구동될 수 있다.

Description

단일 비트 라인을 통해서 판독 데이타 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 비동기 정적 랜덤 억세스 메모리 장치의 구성을 도시한 블럭도.

Claims (4)

  1. a)판독 동작에서 선택적으로 활성화된 복수의 제1워드 라인들(WL11 내지 WL1m) ; b)기입 동작에서 선택적으로 활성화된 복수의 제2워드 라인들(WL21 내지 WL2m) ; c)상기 판독 동작과 상기 기입 동작에서 데이타 비트를 전파하기 위한 비트 라인 시스템; d)상기 데이타 비트 상에 상기 판독 동작과 상기 기입 동작을 위한 상기 복수의 제1워드 라인들과 상기 복수의 제2워드 라인들에 선택적으로 연관된 복수의 메모리 셀들(M11 내지 Mmn) ; 및 e) 상기 비트 라인 시스템으로 전류를 공급하기 위해 전압 레벨의 제1소스(Vcc)와 상기 비트 라인 시스템간에 결합된 충전 회로(22)를 포함하는, 반도체 칩(20)상에 제조된 비동기 정적 랜덤 억세스 메모리 장치에 있어서, 상기 비트 라인 시스템은 c-1) 복수의 제1비트 라인들(BL1a 내지 BLna), c-2)전위차의 형성으로 상기 기입 동작에서 상기 데이타 비트를 전파하는 복수의 비트 라인 쌍들을 형성하기 위한 상기 복수의 제1비트 라인들과 각각 쌍이된 복수의 제2비트 라인들(BL1b 내지 BLnb) 및 c-3)복수의 제3비트 라인들중의 하나가 전위 레벨의 형성으로 상기 판독 동작에서 상기 데이타 비트를 전파하는 것으로서, 복수의 비트 라인 세트들을 형성하기 위한 상기 복수의 비트 라인 쌍들과 각각 연관된 복수의 제3비트 라인들(BL1c 내지 BLnc)을 포함하며, 각각의 상기 복수의 메모리 셀들은 d-1) 상기 데이타 비트를 표시하는 상기 전위차를 저장하기 위한 한 쌍의 메모리 노드들(N11/N12)을 갖는 메모리 회로(R11/R12/Qn11/Qn12), d-2) 상기 메모리 노드 쌍과 상기 비트 라인 쌍사이에 결합되고, 상기 복수의 제2워드 라인들 중의 하나에 의해 게이트되는 한쌍의 제1스위칭 트랜지스터들(Qn13/Q14), d-3) 상기 복수의 제3비트 라인들중의 하나의 라인상의 전위 레벨을 변화시키기 위해 상기 메모리 노드 쌍중의 한 노드에서의 전압레벨에 응답하는 변환 회로(Qn15), d-4) 상기 복수의 제3비트 라인들중의 상기 하나와 상기 변환 회로간에 결합되고, 상기 복수의 제1워드 라인중 한 라인에 의해 게이트되어, 상기 복수의 제3비트 라인들중의 상기 하나상의 상기 전위 레벨을 변화시키기 위해 상기 변환회로를 인에이블 시키는 제2스위칭 트랜지스터(Qn16), 및 d-5) 상기 변환 회로로 인해 기생 캐패시턴스를 소거하기 위해 상기 메모리 노드들의 다른 쌍과 결합된 용량성 소자(CP1)를 포함하는 것을 특징으로 하는 비동기 정적 랜덤 억세스 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 회로가 플립플롭 회로(R11/R12/Qn11/Qn12)에 의해 실현되는 것을 특징으로 하는 비동기 정적 랜덤 억세스 메모리 장치.
  3. 제2항에 있어서, 상기 플립플롭 회로가 로드 소자(R11), 상기 메모리 노드 쌍중의 하나의 노드(N11) 및 서로 전압 레벨이 다른 상기 제1전압 레벨 소스와 제2전압 레벨 소스 사이에 결합된 제3스위칭 트랜지스터(Qn11)의 제1직렬조합, 및 로드 소자(R12), 상기 메모리 노드 쌍중의 하나의 노드(N12) 및 상기 제1전압 레벨 소스와 상기 제2전압 레벨 소스 사이에 결합된 제4스위칭 트랜지스터(Qn12)의 제2직렬 조합을 포함하고, 상기 제3과 제4스위칭 트랜지스터들(Qn11/Qn12)이 상기 메모리 노드 쌍중의 하나의 노드(N11)와 상기 메모리 노드 쌍중의 상기 다른 노드(N12)에 의해 게이트되는 것을 특징으로 하는 비동기 정적 랜덤 억세스 메모리 장치.
  4. 제3항에 있어서, 상기 충전 회로(22)가 상기 제1전압 레벨 소스와 상기 복수의 비트 라인 세트들간에 결합된 복수의 로드 트랜지스터 세트들(Qp17/Qp18/Qp19)를 포함하는 것을 특징으로 하는 비동기 정적램덤 억세스 메모리 장치.
    ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.
KR1019940010605A 1993-05-17 1994-05-16 단일 비트 라인을 통해서 판독 데이터 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치 KR0132642B1 (ko)

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