KR100248882B1 - 어드레스 천이 검출 회로 및 그 구동 방법 - Google Patents

어드레스 천이 검출 회로 및 그 구동 방법 Download PDF

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Abstract

로우계 회로의 동작 종료를 전하는 신호(GT)의"L"에서 "H"에의 천이 타이밍에 따라서, 검출 신호(ATD)에 해저드가 발생한다고 하는 문제를 해결하고, 검출 신호(ATD)에 해저드가 발생하지 않고, 동작 여유도가 뛰어난 ATD회로를 제공한다.
신호(GT)가 "L"에서 "H"로 천이하면, NMOS(42)가 온 상태가 되어 ATD회로가 활성화 한다. 이것과 동시에 원쇼트 펄스 발생회로(10) 및 인버터(13)에서 윈쇼트 펄스(P2)가 출력되고, NMOS(40)가 온 한다. 그러면 펄스 발생 노드(N10)에 "L"의 원쇼트 펄스가 발생하고, 이것이 인버터 (31,32)에서 파형 정형되고, 검출 신호(ATD)에 원쇼트 펄스가 발생한다.

Description

어드레스 천이 검출 회로 및 그 구동방법
제1도는 본 발명의 실시예를 나타내는 칼럼 어드레스 천이 검출회로(ATD 회로)의 회로도.
제2도는 종래의 ATD회로의 회로도.
제3도는 제2도의 동작 파형도.
제4도는 제2도의 또 다른 동작 파형도.
제5도는 제1도중의 원쇼트 펄스 발생의 회로도.
제6도는 제5도의 동작 파형도.
제7도는 제1도중의 부하회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 원쇼프 펄스 발생 회로 13, 31, 32 : 인버터
20 : 부하회로 40 : NMOS(제1의 트랜지스터)
41o~41n: NMOS (펄스 발생용 트랜지스터)
42 : NMOS (제2의 트랜지스터) ATD : 검출신호
GT : 신호 N10 : 펄스 발생 노드
ATo~ATn, P1, P2 : 원쇼트 펄스
본 발명은 다이나믹 랜덤 액세스 메모리(이하, DRAM 이라 함) 등의 반도체 기억장치에 설치되는 비트선의 선택등을 실시하는 칼럼(열) 계회로를 활성화시키는 때의 동작 여유도를 향상시키는데에 적합한 칼럼 어드레스 천이 검출회로(이하, ATD 회로라함)에 관한 것이다.
종래의 ATD 회로는, 로우(행)계 회로의 동작이 종료한 것을 전하는 신호(GT)에 의하여 활성화되고, 메모리셀어레이의 칼럼 방향을 선택하기 위한 칼럼 어드레스가 천이 할때마다 원쇼트 펄스를 발생시키는 회로이다.
제2도는, 종래의 ATD 회로의 한 구성예를 나타내는 회로도이다.
이 ATD 회로는, 로우계 회로의 동작이 종료한 것을 전하는 신호(GT)의 파형 정형을 실시하는 2단의 인버터(1, 2)와, 이 인버터(2)의 출력측에 접속된 펄스 발생 노드(N1)상의 신호의 파형 정형을 실시하여 원쇼트 펄스(P1)의 검출신호(ATD)를 출력하는 2단의 인버터(3, 4)를 구비하고 있다. 펄스 발생 노드(N1)와 접지 전위(VSS)와의 사이에는 (n+1)개의 N 채널 MOS 트랜지스터(이하, NMOS 라함) (5o~5n)가 접속되어 있다. 각 NMOS (5o~5n)는 칼럼 어드레스(Ao, ...)천이에 의하여 발생하는 복수의 원쇼트 펄스(ATo~ATn)에서 온/오프 동작하는 트랜지스터이다.
제3도는 제2도에 도시된 ATD회로의 동작 파형도이고, 이 도면을 참조하면서 제2도의 동작을 설명한다.
신호(GT)가 저레벨(이하, "L"라함)일때는 이것이 인버터(1, 2)에 의해 파형 정형되므로 펄스 발생 노드(N1)가 "L"이 된다. 펄스 발생 노드(N1)가 "L"인때는, 이것이 인버터(3, 4)에 의해 파형 정형되어 검출신호(ATD)도 "L"이 된다. 그 때문에 칼럼 어드레스(Ao,...)가 천이하고 원쇼트 펄스(ATi)(단 i는 o~n의 임의의 값)가 발생하여 NMOS(5i)(단 i는 o~n의 임의의 값)가 온상태로 되어도 검출신호(ATD)는 변화하지 않는다.
신호(GT)가 고레벨(이하, "H"이라 함)일때는, 이것이 인버터(1, 2)에 의해 파형 정형되어 펄스발생 노드(N1)는 "H"이기 때문에 이것이 다시 인버터(3, 4)에 의해 파형 정형되어 검출신호(ATD)도 "H"가 된다. 여기서, 칼럼 어드레스(Ao,...)가 천이하고, 원쇼트 펄스(ATi)가 발생하면, NMOS(5i)가 온 상태가 된다. NMOS(5i)가 온 상태가 되면, 펄스 발생 노드(N1)가 "L"이 되고, 이것이 인버터(3, 4)에 의해 파형 정형되므로 검출신호(ATD)에 "L"의 원쇼트 펄스(P1)가 발생한다. 원쇼트 펄스(ATi)가 종료하고, NMOS(5i)가 오프 상태가 되면, 펄스 발생 노드(N1)는 다시 "H"가 되고, 검출신호(ATD)도 "H"가 된다.
그러나, 종래의 ATD 회로에서는 다음과 같은 문제가 있고, 이것을 해결하기가 곤란했다.
제4도는 제2도의 ATD 회로에 있어서의 또 다른 동작 파형도이다. 이 동작 파형도에서는, 신호(GT)의 "L"에서 "H"에의 천이 타이밍과, 칼럼 어드레스(Ao,...)의 천이 타이밍이 일치한 경우의 동작 파형이 표시되어 있다.
제4도에 표시와 같이, 신호(GT)가 "L"에서 "H"로 천이하는 타이밍과 칼럼 어드레스(Ao,...)의 천이 타이밍이 일치한 경우, 신호(GT)의 "L"에서 "H"에의 천이에 의하여 검출 신호(ATD)도 "L"에서 "H"로 천이한다. 이때, 칼럼 어드레스 (Ao,...)가 천이 하므로 원쇼트 펄스(ATi)가 발생하고, NMOS(5i)가 온 상태가 되어 노드(N1)는 "L"이 되고, 검출신호(ATD)도 "L"이 되어 해저드(hazard : 로직 변수의 변화의 시간적인 지속에 따라 예측 불허의 과도 출력을 생기게 하고, 그 때문에 시이퀸스의 이상 진행등이 생기는 것)가 발생하고, 동작 여유도가 없어진다고 하는 문제가 있었다.
본 발명은, 상기 종래기술이 갖고 있었던 과제로서, 신호(GT)의 "L"에서 "H"로의 천이 타이밍과, 칼럼 어드레스(Ao,...)의 천이 타이밍에 의하여 검출신호(ATD)에 해저드가 발생하고, 동작 여유도가 없어 진다고 하는 점에 대해서 해결하기 위하여 ATD회로의 구성을 변경하므로써, 검출신호(ATD)에 해저드가 발생하지 않고 동작 여유도가 뛰어난 ATD회로를 제공하는 것을 목적으로 한다.
제1의 발명은, 상기 과제를 해결하기 위하여 로우계 회로의 동작이 종료한 것을 전하는 신호(GT)에 의하여 활성화되고, 칼럼 어드레스가 천이 할때마다 원쇼트 펄스( P1)를 발생시키는 ATD 회로에 있어서, 다음과 같은 수단을 강구하고 있다. 즉, 상기 신호(GT)의 천이 타이밍에서 원쇼트 펄스(P2)를 발생시키고, 이 원쇼트 펄스(P2)에 의하여 상기 칼럼 어드레스의 천이시와 동일하게 상기 원쇼트 펄스(P1)를 발생시키는 회로 구성으로 하고 있다.
제2의 발명에서는 로우계 회로의 동작이 종료된 것을 전하는 신호(GT)에 의하여 활성화되고, 칼럼 어드레스가 천이할때 마다 펄스 발생용 트랜지스터에서 펄스 발생 노드를 소정 전위로 천이시켜 이 펄스 발생 노드에서 원쇼트(P1)를 발생시키는 ATD회로에 있어서, 다음과 같은 수단을 설치하고 있다. 즉, 상기 신호(GT)의 천이 타이밍에서 원쇼트 펄스(P2)를 발생하는 펄스 발생수단과, 상기 펄스 발생용 트랜지스터에 대해서 병렬 접속되고 상기 원쇼트 펄스(P2)에 의하여 제어되는 제1의 트랜지스터와, 상기 펄스 발생용 트랜지스터 및 상기 제1의 트랜지스터에 공통 접속되고 상기 신호(GT)로 제어되는 회로 활성화용의 제2의 트랜지스터와, 상기 펄스 발생 노드를 일정 전위로 풀업 또는 풀다운하는 부하회로를 설치하고 있다.
제1의 발명에 의하면, 이상과 같이 ATD 회로를 구성하였기 때문에 신호(GT)에 의하여 ATD 회로가 활성화되고, 칼럼 어드레스가 천이할때 마다 원쇼트 펄스(P1)가 발생한다. 여기서, 신호(GT)가 천이하면, 원쇼트 펄스(P2)가 발생한다. 이 원쇼트 펄스(P2)는, 칼럼 어드레스의 천이에 의하여 발생하는 원쇼트 펄스(P1)와 등가인 신호로서 사용되고, 이 원쇼트 펄스(P2)의 발생에 의하여 이 칼럼 어드레스의 천이시와 동일하게 원쇼트 펄스(P1)가 발생된다. 이에 의하여 신호(GT)의 천이 타이밍(즉, ATD 회로의 활성화 타이밍)에 있어서의 검출신호의 해저드가 없어진다.
제2의 발명에 의하면, 신호(GT)가 천이하면, 제2의 트랜지스터가 동작하여 ATD 회로가 활성화하는 동시에, 펄스 발생 수단에 의하여 원쇼트 펄스(P2)가 발생하고, 제1의 트랜지스터가 동작한다. 제1의 트랜지스터가 동작하면, 칼럼 어드레스의 천이에 의하여 발생하는 원쇼트 펄스로 동작하는 펄스 발생용 트랜지스터와 동일하게 펄스 발생 노드에서 원쇼트 펄스(P1)가 발생한다. 이에 따라, 신호(GT)의 천이 타이밍(즉, ATD 회로의 활성화 타이밍)에 있어서의 검출신호의 해저드가 없어진다. 따라서, 상기 과제를 해결할 수 있는 것이다.
제1도는, 본 발명의 실시예를 나타내는 ATD 회로의 회로도이다.
이 ATD 회로는, 로우계 회로의 동작 종료를 전하는 신호(GT)를 입력하여 원쇼트 펄스를 발생하는 원쇼트 펄스 발생 회로(10)를 가지며, 이 원쇼트 펄스 발생회로(10)의 출력측에는 그 출력을 반전하여 원쇼트 펄스(P2)를 출력하는 인버터(13)가 접속되어 있다. 이 원쇼트 펄스 발생 회로(10) 및 인버터(13)에 의하여 펄스 발생 수단이 구성되어 있다. 또 본 실시예의 ATD 회로에서는, 검출신호(ATD)를 초기 상태 "H"로 하기 위한 전류 제어의 부하회로(20)가 설치되어 있다. 이 부하 회로(20)의 입력측은 전원 전위(VCC)에 접속되고, 그 출력측이 펄스 발생 노드(N10)에 접속되어 있다. 펄스 발생 노드(N10)에는, 그 신호의 파형 정형을 실시하여 검출신호(ATD)를 출력하는 2단의 인버터(31, 32)가 직렬로 접속되어 있다.
인버터(13)의 출력측에는, 이 인버터(13)에서 출력되는 원쇼트 펄스(P2)에 이하여 게이트 제어되는 NMOS(제1의 트랜지스터)(40)가 접속되고, 그 드레인이 노드(N10)에 소오스가 노드(N11)에 각각 접속되어 있다. 또한, 노드(N10)에는 (n+1)개의 NMOS(펄스 발생용 트랜지스터)(41o~41n)의 각 드레인이 접속되고, 이들의 각 소오스는 노드(N11)에 공통 접속되어 있다. 각 NMOS(41o~41n)는, 칼럼 어드레스 (Ao....)의 천이에 의해서 발생하는 원쇼트 펄스(ATo~ATn)에서 게이트 제어되는 트랜지스터이다. 노드(N11)에는 ATD 회로를 활성화하기 위하여 신호(GT)에 의해 게이트 제어되는 NMOS (제2의 트랜지스터)(42)의 드레인이 접속되고, 그 소오스가 접지 전위(VSS)에 접속되어 있다.
제5도는, 제1도중의 원쇼트 펄스 발생 회로(10)의 한 구성에를 나타내는 회로도이다.
이 원쇼트 펄스 발생 회로(10)는, 홀수단(奇數段)의 인버터(11l~11m)열과, 하나의 2입력 NAND 게이트(12)로 구성되어 있다. 인버터(11l~11m)열의 입력측에는 신호(GT)가 입력되고, 이 인버터(11l~11m)열의 출력측과 신호(GT)가 NAND 게이트(12)의 입력측에 접속되고, 이 NAND 게이트(12)의 출력측으로 부터 원쇼트 펄스가 발생하도록 되어 있다.
제6도는, 제5도에 표시하는 원쇼트 펄스 발생회로(10)의 동작파형도이다. 이 원쇼트 펄스 발생회로(10)에서는, 입력되는 신호(GT)가 "L"신호에서 "H"로 천이할때만, 원쇼트 펄스가 발생한다.
제7도는, 제1도에 도시된 부하 회로(20)의 한 구성예를 나타내는 회로도이다. 이 부하 회로(20)는, 입력측과 출력측의 전류가 작아지도록 큰 저항치의 저항(21)으로 접속되어 있다.
제8도는, 제1도, 제5도 및 제7도에 나타내는 ATD 회로의 동작 파형도이고, 이 도면을 참조하면서 본 실시예의 ATD 회로의 동작을 설명한다.
로우계 회로의 동작이 종료한 것을 전하는 신호(GT)가 "L" 인때에는, NMOS (42)가 오프되어 있다. 그 때문에, 칼럼 어드레스(Ao,...)가 천이하여 원쇼트 펄스( ATi)(단, i는 o~n의 임의의 값)가 온 상태가 되어도, 노드(N10)가 부하 회로(20)에 의하여 "H"를 유지하기 때문에, 검출신호(ATD)는 변화하지 않는다.
신호(GT)가 "H" 시에는, NMOS(42)가 온 상태가 되어 ATD 회로가 활성된다. 이 상태에서 칼럼 어드레스(Ao,...)가 천이하면, 원쇼트 펄스(ATi)가 발생하고, NMOS(41i)가 온 상태가 되어 노드(N10)가 "L"이 되고, 검출 신호(ATD)에 원쇼트 펄스(P1)가 발생한다.
신호(GT)의 "L"에서 "H"에의 천이 타이밍에서는, 원쇼트 펄스 발생 회로(10)에서 원쇼트 펄스가 발생하고, 이것이 인버터(13)에 의하여 원쇼트 펄스(ATi)와 동일한 원쇼트 펄스(P2)로 출력되고, NMOS(40)가 온 상태가 된다. 이때 NMOS(42)가 온 상태로 되어 있기 때문에, NMOS(40)가 온 상태가 되므로써, 노드(N10)상에 "L"의 원쇼트 펄스가 발생하고, 이것이 인버터(31, 32) 에서 파형 정형되어 원쇼트 (P1)가 발생한다. 그 때문에, 칼럼 어드레스(Ao,...)가 천이할때와 동등한 검출 신호(ATD)를 얻을 수 있다. 이에 대해서, 신호(GT)의 "L"에서 "H"에의 천이 타이밍과 동시에 칼럼 어드레스(Ao,...)가 천이해도, NMOS(40) 및 NMOS(41o~41n)의 온하는 트랜지스터의 수가 변화할 뿐이고, 검출신호(ATD)에 해저드가 발생하지 않는다.
이상과 같이 본 실시예에서는, 신호(GT)로부터 원쇼트 펄스 발생 회로(10)로 원쇼트 펄스를 발생하고 그 원쇼트펄스를 사용하여 NMOS(40)를 온 상태로 하고, 칼럼 어드레스(Ao,...)의 천이에 의하여 발생하는 원쇼트 펄스(ATi)와 등가의 신호로서 사용하도록 하고 있으므로 신호(GT)의 "L"에서 "H"에의 천이 타이밍(즉, ATD 회로의 활성화의 타이밍)에 있어서의 검출 신호(ATD)의 해저드가 없어지고 동작 여유도를 향상할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 여러가지의 변형이 가능하다. 그 변형예로서는 예를 들면 다음과 같은 것이 있다. a) 원쇼트 펄스 발생 회로(10)는 제5도 이외의 회로로 구성해도 좋다.
또한 부하 회로(20)도, 제7도 이외의 부하 MOS 등으로, 구성해도 좋다. (b) NMOS (40, 41o~41n, 42)는 전원의 극성을 바꾸는 등에 의하여 P채널 MOS 트랜지스터 등의 또 다른 트랜지스터로 구성해도 좋다. 또 이들의 트랜지스터의 구성을 제1도 이외의 회로 구성으로 변경해도 좋다.
이상 상세히 설명한 바와 같이 제1의 발명에 의하면, 로우계 회로의 동작 종료를 저하는 신호(GT)를 원쇼트 펄스(P2)로 변환하고, 그 원쇼트 펄스(P2)를, 칼럼의 어드레스의 천이에 의하여 발생하는 원쇼트 펄스와 등가인 신호로서 사용하는 회로 구성으로 하였기 때문에 예를 들면 신호(GT)의 "L"에서 "H"에의 천이 타이밍(즉, ATD 회로의 활성화의 타이밍)에 있어서의 검출 신호의 해저드가 없어지고, 동작 여유도를 향상할 수 있다.
제2의 발명에 의하면 신호(GT)가 천이하면, 펄스 발생 수단에서 원쇼트 펄스(P2)가 발생되고, 그 원쇼트 펄스(P2)에 의하여 제1트랜지스터가 동작하고, 검출신호에 원쇼트 펄스(P1)가 발생하도록 했기 때문에 예를 들면, 신호(GT)의 "L"에서 "H"에의 천이 타이밍에 있어서의 검출신호의 해저드를, 비교적 간단한 회로로써 정확하게 제거할 수 있다.

Claims (5)

  1. 입력단자, 상기 입력단자에 전기적으로 접속된 입력을 갖는 원쇼트 펄스 발생 회로, 제1과 제2 노드사이에 전기적으로 접속되며 상기 원쇼트 펄스 발생회로로부터의 원쇼트 펄스 출력에 응답하여 도전상태로 되는 제1 스위칭 장치, 접지 전위 노드와 제2 노드사이에 전기적으로 접속되고 상기 입력단자로의 신호 입력에 응답하여 구동되는 제2 스위칭 장치, 제1과 제2노드사이에 전기적으로 병렬 접속되고 복수의 어드레스 천이 원쇼트 펄스 신호에 응답하여 각각 구동되는 복수의 스위칭 장치, 및 제1노드에 전원 전위를 공급하는 전원 전위 공급수단을 구비하는 것을 특징으로 하는 어드레스 천이 검출 회로.
  2. 제1항에 있어서, 제1노드에 전기적으로 접속된 입력을 갖는 제1인버터와 상기 제1인버터의 출력에 전기적으로 접속된 제2인버터를 더 구비하는 것을 특징으로 하는 어드레스 천이 검출 회로.
  3. 제1항에 있어서, 상기 원쇼트 펄스 발생 회로는 입력 단자, 상기 입력단자에 전기적으로 접속된 하나의 입력을 갖는 2 입력 NAND 게이트, 및 상기 입력단자와 상기 2 입력 NAND 게이트의 다른 입력사이에 전기적으로 직렬 접속된 홀수의 인버터를 갖는 것을 특징으로 하는 어드레스 천이 검출 회로.
  4. 제1항에 있어서, 상기 전원 전위 공급 수단은 제1노드에 전기적으로 접속된 전원 전위와 저항기를 갖는 것을 특징으로 하는 어드레스천이 검출 회로.
  5. 제1 전위 레벨로부터 제2전위 레벨로 입력 신호의 변화에 의해 접지 전위와 제2노드에 전기적으로 접속된 제2 스위칭 장치가 도전 상태가 되도록 하는 단계, 제1전위 레벨로부터 제2 전위 레벨로의 입력 신호의 변화에 응답하여 제1 원쇼트 펄스를 발생하는 단계, 제1 원쇼트 펄스에 응답하여 제2노드와 제1 노드에 전기적으로 접속된 제1 스위칭 장치가 도전 상태가 되도록 하고, 상기 제1 스위칭 장치가 제1 원쇼트 펄스에 응답하는 주기동안 제1 노드에서의 전위를 접지 전위로 설정하는 단계, 및 제1 전위 레벨로부터 제2 전위 레벨로 입력 신호의 변화후에 어드레스 천이에 응답하는 하나이상의 제2 원쇼트 펄스에 기초하여 제1 노드와 제2 노드사이에 전기적으로 접속된 하나이상의 스위칭 장치가 도전 상태가 되도록 하고, 상기 하나이상의 스위칭 장치가 제2 원쇼트 펄스에 응답하는 주기동안 제1 노드를 접지 전위로 설정하는 단계를 구비하는 것을 특징으로 하는 어드레스 천이 검출 회로를 구동하는 방법.
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