KR970023438A - 메모리 제어장치 - Google Patents
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Abstract
본 발명은 SRAM 제어 회로에 관한 것으로, 데이터 비트 라인과 데이터 비트 바아 라인의 기생 캐패시턴스 성분을 프리차아지 시킴과 동시에 상기 데이터 비트 라인과 데이터 비트 바아 라인을 동일한 전압 레벨로 균등화시켜 주기 위한 단펄스신호를 발생하는 SRAM 제어회로에 있어서, 인가 받은 메인클럭을 지연시켜 출력하는 제1논리회로; 인가 받은 선택 신호와 로우 인에이블신호를 논리 연산 처리하여 만든 디코더 선택 신호를 SRAM측에 출력하는 제2논리회로; 인가 받은 라이트 인에이블신호, 출력 인에이블신호와 상기 제2논리회로로부터 인가되는 디코더 선택 신호를 논리 연산 처리하여 만든 데이터 라이트 신호와 데이터 리이드신호를 상기 SRAM측에 출력하는 제3논리회로; 인가 받은 메인클럭, 출력 인에이블신호와 상기 제1논리회로로부터 인가받은 지연된 메인클럭을 논리 연산 처리하여 만든 단펄스신호를 상기 SRAM측에 출력하는 제4논리회로; 및 인가 받은 메인클럭, 상기 제2논리회로로부터 인가 받은 데코더 선택 신호 및 상기 제1논리회로로부터 인가 받은 지연된 메인클럭을 논리 연산 처리하여 만든 데코더 인에이블신호를 상기 SRAM측에 출력하는 제5논리회로를 포함한다.
따라서, 본 발명에서는 단펄스신호의 발생 순서에 관계없이 데이터 비트라인과 데이터 비트 바아 라인의 기생 캐패시턴스 성분을 충분히 충전시켜 줄시 있어 SRAM의 리이드 데이터에 대한 안정성을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 SRAM 제어회로 구성도.
Claims (6)
- 데이터 비트 라인과 데이터 비트 바아 라인의 기생 캐패시턴스 성분을 프리차아지 시킴과 동시에 상기 데이터 비트 라인과 데이터 비트 바아 라인을 동일한 전압 레벨로 균등화시켜 주기 위한 단펄스신호를 발생하는 SRAM 제어회로에 있어서, 외부에서 입력되는 메인클럭을 지연시켜 출력하는 제1논리회로; 인가 받은 선택 신호와 로우 인에이블신호를 논리 연산 처리하여 만든 디코더 선택 신호를 SRAM측에 출력하는 제2논리회로; 인가 받은 라이트 인에이블신호, 출력 인에이블신호와 상기 제2논리회로로부터 인가되는 디코더 선택 신호를 논리 연산 처리하여 만든 데이터 라이트 신호와 데이터 리이드신호를 상기 SRAM측에 출력하는 제3논리회로; 인가 받은 메인클럭, 출력 인에이블신호와 상기 제1논리회로로부터 인가받은 지연된 메인클럭을 논리 연산 처리하여 만든 단펄스신호를 상기 SRAM측에 출력하는 제4논리회로; 및 인가 받은 메인클럭, 상기 제2논리회로로부터 인가받은 데코더 선택 신호 및 상기 제1논리회로로부터 인가 받은 지연된 메인클럭을 논리 연산 처리하여 만든 데코더 인에이블신호를 상기 SRAM측에 출력하는 제5논리회로를 포함하는 것을 특징으로 하는 메모리 제어회로.
- 제1항에 있어서, 상기 제1논리회로는 입력되는 메인클럭을 반전시켜 출력하는 제1인버터와; 상기 제1인버터로부터 인가되는 메인클럭을 반전시켜 출력하는 제2인버터와; 상기 제2인버터로부터 인가되는 메인클럭을 반전시켜 출력하는 제3인버터와; 상기 제3인버터로부터 인가되는 메인클럭을 반전시켜 출력하는 제4인버터와; 상기 제4인버터로부터 인가되는 메인클럭을 반전시켜 출력하는 제5인버터와; 상기 제5인버터로부터 인가되는 메인클럭을 반전시켜 출력하는 제6인버터와; 상기 제6인버터로부터 인가되는 메인클럭을 반전시켜 상기 제4 및 제5논리회로 측에 출력하는 제7인버터를 구비하는 것을 특징으로 하는 메모리 제어회로.
- 제1항에 있어서, 상기 제2논리회로는 인가 받은 상기 로우 인에이블신호를 반전시켜 출력하는 제1인버터와; 제1입력 단자에 인가 받은 상기 선택 신호와 상기 제1인버터로부터 제2입력 단자에 인가 받은 신호를 논리 곱한 후 반전시켜 출력하는 낸드게이트와; 상기 낸드게이트로부터 인가되는 신호를 반전시켜 만든 데코더 선택 신호를 상기 SRAM, 제3논리회로 및 제5논리회로 측에 출력하는 제2인버터를 포함하는 것을 특징으로 하는 메모리 제어회로.
- 제1항에 있어서, 상기 제3논리회로는 상기 제2논리회로로부터 제1입력 단자에 인가받은 데코더 선택 신호와 제2입력단에 인가받은 상기 라이트 인에이블신호를 논리 곱한 후 반전시켜 출력하는 제1낸드게이트와; 상기 제1낸드게이트로부터 인가 받은 신호를 반전시켜 만든 데이터 라이트 신호를 상기 SRAM측에 출력하는 제1인버터와; 상기 라이트 인에이블신호를 반전시켜 출력하는 제2인버터와; 상기 제2논리회로로부터 제1입력 단자에 인가 받은 데코더 선택신호와 상기 제2인버터로부터 제2입력 단자에 인가 받은 신호와 제3입력 단자에 인가 받은 상기 출력 인에이블신호를 논리 곱한 후 반전시켜 출력하는 제2낸드게이트와; 상기 제2낸드게이트로부터 인가 받은 신호를 반전시켜 만든 데이터 라이드신호를 상기 SRAM측에 출력하는 제3인버터를 포함하는 것을 특징으로 하는 메모리 제어회로.
- 제1항에 있어서, 상기 제4논리회로는 제1입력 단자에 인가 받은 상기 메인클럭과 상기 제1논리회로로부터 제2입력 단자에 인가 받은 지연된 메인클럭과 제3입력 단자에 인가 받은 상기 출력 인에이블신호를 논리 곱한 후 반전시켜 출력하는 낸드게이트와; 상기 낸드게이트로부터 인가 받은 신호를 반전시켜 출력하는 제1인버터와; 상기 제1인버터로부터 인가 받은 신호를 반전시켜 출력하는 제2인버터와; 상기 제2인버터로부터 인가 받은 신호를 반전시켜 만든 단펄스신호를 상기 SRAM측에 출력하는 제3인버터를 포함하는 것을 특징으로 하는 메모리 제어회로.
- 제1항에 있어서, 상기 제5논리회로는 제1입력 단자에 인가 받은 상기 메인클럭과 상기 제1논리회로로부터 제2입력 단자에 인가 받은 지연된 메인클럭을 논리 곱한 후 반전시켜 출력하는 제1낸드게이트와; 상기 제2논리회로로부터 제1입력 단자에 인가 받은 데코더 선택 신호와 상기 제1낸드게이트로부터 제2입력 단자에 인가 받은 신호를 논리 곱한 후 반전시켜 출력하는 제2낸드게이트와; 상기 제2낸드게이트로부터 인가 받은 신호를 반전시켜 만든 데코더 인에이블신호를 상기 SRAM측에 출력하는 인버터를 포함하는 것을 특징으로 하는 메모리 제어회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036305A KR0157109B1 (ko) | 1995-10-20 | 1995-10-20 | 메모리 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036305A KR0157109B1 (ko) | 1995-10-20 | 1995-10-20 | 메모리 제어장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023438A true KR970023438A (ko) | 1997-05-30 |
| KR0157109B1 KR0157109B1 (ko) | 1998-12-01 |
Family
ID=19430761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950036305A KR0157109B1 (ko) | 1995-10-20 | 1995-10-20 | 메모리 제어장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0157109B1 (ko) |
-
1995
- 1995-10-20 KR KR1019950036305A patent/KR0157109B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0157109B1 (ko) | 1998-12-01 |
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